KR19990061065A - 모스 전계효과 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 본 발명은 모스 전계효과 트랜지스터의 제조방법에 관한 것으로, 특히 쇼트채널 N-MOSFET에서 발생하는 역단락채널 효과를 억제함으로서 소자의 신뢰성을 향상시키는 기술에 관한 것이다.
이를 위해 본 발명은 필드스톱 및 전압 조절 이온주입 공정 실시전에 이온주입 마스크용 감광막패턴을 채널영역에만 개방한 다음, 이온주입 공정을 실시하여 소오스/드레인영역에서의 보론 농도를 조절함으로서 보론의 농도가 채널이상의 농도로 상승하거나 보론의 농도가 상승하여 발생하는 역단락채널 효과를 억제할 수 있어 소자의 신뢰성을 향상시키는 모스 전계효과 트랜지스터의 제조방법을 제공한다.
Description
본 발명은 모스 전계효과 트랜지스터(metal oxide semiconductor field effect transistor)의 제조방법에 관한 것으로, 특히 쇼트 채널(short channel) N-MOSFET에서 발생하는 역단락채널(reverse short channel)효과를 억제함으로서 소자의 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로, P 또는 N형 반도체기판에 N 또는 P형 불순물로 형성되는 PN 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다.
따라서, 채널의 폭이 감소된 반도체 소자에서는 확산영역으로 부터의 측면 확산에 의한 쇼트채널효과(short channel effect)를 방지하기 위하여 접합 깊이를 얕게 형성하여야 한다.
한편, N-MOSFET에서 채널 길이가 감소하게 되면 소자 동작에 역영향을 미치는 쇼트채널효과가 일어나게 되며 채널의 길이와 반비례하여 드레인 바이어스(bias)에 의한 수평 전계의 크기가 커져 반도체 기판의 문턱전압 전류가 드레인 전압에 따라 많은 영향을 받게 된다.
또한, 전계가 증가되면 캐리어 드래프트 속도가 계속 증가하지 못하고 포화상태에 이르러 드레인 포화전류가 감소하게 되고 트랜스 콘턱턴스(trans conductance)도 줄어든다.
따라서, 채널 길이의 감소에 의한 전계의 증가는 게이트 산화막내로 핫캐리어(hot carrier)를 주입하게 되며 이로인해 문턱전압이 변동되어 소자의 신뢰성을 저하시키는 문제점이 있다.
이에, 상기와 같은 문턱전압이 변동되어 소자의 신뢰성이 떨어지는 것을 방지하기 위해 채널 형성시 카운터(counter) 도핑을 하였으나 도 1에 도시된 바와 같이 게이트 산화막(12)내로 보론(B)의 농도(18)가 채널 이상의 농도로 상승하거나 혹은 보론 농도(18)가 상승함으로 인해 채널길이 감소에 따른 역단락채널(reverse short channel)효과가 상승하는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 쇼트채널 N-MOSFET에서 필드스톱 및 전압 조절 이온주입 공정 실시전에 이온주입 마스크용 감광막패턴을 채널영역에만 개방(open)한 다음, 이온주입 공정을 실시하여 소오스/드레인영역에서의 보론 농도를 조절함으로서 보론의 농도가 채널이상의 농도로 상승하거나 보론의 농도가 상승하여 발생하는 역단락채널(reverse short channel)효과를 억제할 수 있어 소자의 신뢰성을 향상시키는 모스 전계효과 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 모스 전계효과 트랜지스터의 공정단면도
도 2a 내지 도 2c 는 본 발명에 따른 모스 전계효과 트랜지스터의 제조공정도
도면의 주요 부분에 대한 부호의 설명
10, 30 : 반도체 기판 12, 34 : 게이트산화막
14, 36 : 게이트전극 16, 38 : 절연 스페이서
18, 33 : 보론 농도 32 : 감광막패턴
상기 목적을 달성하기 위해 본 발명에 따르면,
반도체 기판에 웰마스크용 감광막패턴을 이용한 이온주입 공정으로 웰영역을 형성하는 공정과,
상기 감광막패턴을 제거한 후 열처리공정을 실시하는 공정과,
소오스/드레인 확산영역으로 예정된 부위의 반도체 기판 상부에 이온주입용 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 마스크로 필드스톱 이온주입 및 전압조절 이온주입 공정을 순차적으로 실시하는 공정과,
상기 감광막패턴을 제거한 후 반도체 기판 상부에 게이트산화막과 게이트전극을 순차적으로 형성하는 공정과,
상기 게이트전극 측벽에 절연 스페이서를 형성하는 공정과,
상기 절연 스페이서 양측의 반도체 기판에 소오스/드레인 확산영역을 형성하는 공정을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 모스 전계효과 트랜지스터의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2c 는 본 발명에 따른 모스 전계효과 트랜지스터의 제조공정도이다.
먼저, P형 반도체 기판(30)에 희생산화(sacrifical oxidation)공정을 거친후 P웰마스크용 감광막패턴(도시 안됨)을 이용한 이온주입(implant) 공정으로 P웰영역(도시 안됨)을 형성한다.
이 때, 상기 P웰영역 형성시의 이온주입 공정은 불순물 이온으로 보론(B)을 주입하며, 불순물 이온에너지는 300 ∼ 600 keV 이고, 불순물 농도는 7 × 1012∼ 2 × 1013cm-3인 범위에서 실시하며, 상기 감광막패턴은 네가티브(negative) 감광막을 사용한다.
다음, 상기 감광막패턴을 제거한 후 열처리(anneal)공정을 실시한다.
이 때, 상기 열처리공정시 800 ∼ 1100℃ 온도에서 20 ∼ 40분간 실시하며, 불순물영역을 활성화시킨다.
그 다음, 소오스/드레인 확산영역으로 예정된 부위의 반도체 기판(30) 상부에 이온주입용 감광막패턴(32)을 형성한다.
이 때, 상기 감광막패턴(32)은 네가티브 감광막을 사용한다.(도 2a 참조)
다음, 상기 감광막패턴(32)을 마스크로 필드스톱(field stop) 이온주입 및 전압조절(voltage adjust) 이온주입 공정을 순차적으로 실시한다.
이 때, 상기 필드스톱 이온주입 공정은 불순물 이온으로 보론을 주입하며, 불순물 이온에너지가 80 ∼ 110 keV 이며, 불순물 농도가 1 × 1012∼ 1 × 1013cm-3인 범위에서 실시하게 된다.
그리고, 상기 전압조절 이온주입 공정은 불순물 이온으로 보론을 주입하며, 불순물 이온에너지가 10 ∼ 30 keV 이며, 불순물 농도가 1 × 1010∼ 1 × 1013cm-3인 범위에서 실시하게 된다.
또한, 상기 전압조절 이온주입 공정을 두번 실시할 경우 상기 열처리 공정전에 불순물 이온으로 보론을 주입하고, 불순물 이온에너지는 10 ∼ 30 keV 이며, 상불순물 농도는 1 × 1010∼ 1 × 1013cm-3인 범위에서 전압조절 이온주입 공정을 추가로 실시할 수 있다.
여기서, 상기 열처리 공정을 상기 전압조절 임프란트 공정전(前)에 실시함으로서 전압조절 이온주입 농도의 분포가 열처리공정에 의해 보론 농도(33)에 영향을 주지 않게 된다.(도 2b 참조)
다음, 상기 감광막패턴(32)을 제거한 후 반도체 기판(30) 상부에 게이트산화막(34)과 폴리실리콘막패턴으로된 게이트전극(36)을 순차적으로 형성한다.
그 다음, 상기 구조의 전표면에 산화막 재질의 절연막을 1000 ∼ 1300Å 두께로 형성한 다음, 식각공정을 거쳐 상기 게이트전극(36) 측벽에 절연 스페이서(38)를 형성한다.
이 때, 채널의 에지부분에서 보론 농도(35)가 채널영역 이상의 농도로 상승함으로 인해 발생하는 역단락채널(reverse short channel)효과를 억제할 수 있다.
다음, 상기 구조의 전표면에 이온주입 공정을 실시하여 상기 절연 스페이서(38) 양측의 반도체 기판(30)에 소오스/드레인 확산영역(도시 안됨)을 형성하여 LDD 구조의 소오스/드레인 전극을 형성한다.
여기서, 상기 이온주입 공정은 불순물 이온으로 비소(arsenic)을 주입하며, 불순물 이온에너지가 20 ∼ 40 keV 이며, 불순물 농도가 6 × 1013∼ 6 × 1017cm-3인 범위에서 실시하게 된다.
이 때, 보론의 농도(35)가 채널영역 이상의 농도로 상승하거나 보론의 농도(35)가 상승함으로 인해 발생하는 역단락채널(reverse short channel)효과를 억제할 수 있다.(도 2c 참조)
상기한 바와같이 본 발명에 따르면, 쇼트채널(short channel) N-MOSFET에서 전압 조절 이온주입의 마스크를 채널영역에만 개방(open)하고 이온주입를 실시하여 소오스/드레인영역에서의 보론 농도를 감소시킴으로서 보론의 농도가 채널이상의 농도로 상승하거나 보론의 농도가 상승하여 발생하는 역단락채널(reverse short channel)효과를 억제할 수 있어 소자의 신뢰성을 향상시키는 이점이 있다.
Claims (7)
- 반도체 기판에 웰마스크용 감광막패턴을 이용한 이온주입 공정으로 웰영역을 형성하는 공정과,상기 감광막패턴을 제거한 후 열처리공정을 실시하는 공정과,소오스/드레인 확산영역으로 예정된 부위의 반도체 기판 상부에 이온주입용 감광막패턴을 형성하는 공정과,상기 감광막패턴을 마스크로 필드스톱 이온주입 및 전압조절 이온주입 공정을 순차적으로 실시하는 공정과,상기 감광막패턴을 제거한 후 반도체 기판 상부에 게이트산화막과 게이트전극을 순차적으로 형성하는 공정과,상기 게이트전극 측벽에 절연 스페이서를 형성하는 공정과,상기 절연 스페이서 양측의 반도체 기판에 소오스/드레인 확산영역을 형성하는 공정을 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 웰영역 형성시 이온주입 공정은 불순물 이온으로 보론(B)을 주입하며, 불순물 이온에너지는 300 ∼ 600 keV 이고, 불순물 농도는 7 × 1012∼ 2 × 1013cm-3인 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 열처리공정시 800 ∼ 1100℃ 온도에서 20 ∼ 40분간 실시하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 필드스톱 이온주입 공정은 불순물 이온으로 보론을 주입하며, 불순물 이온에너지는 80 ∼ 110 keV 이며, 불순물 농도는 1 × 1012∼ 1 × 1013cm-3인 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 전압조절 이온주입 공정은 불순물 이온으로 보론을 주입하며, 불순물 이온에너지는 10 ∼ 30 keV 이며, 불순물 농도는 1 × 1010∼ 1 × 1013cm-3인 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 전압조절 이온주입 공정을 두번 실시할 경우 상기 열처리 공정전에 불순물 이온으로 보론을 주입하고, 불순물 이온에너지는 10 ∼ 30 keV 이며, 상불순물 농도는 1 × 1010∼ 1 × 1013cm-3인 범위에서 전압조절 이온주입 공정을 추가로 실시하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 웰마스크용 및 이온주입용 감광막패턴은 네가티브 감광막을 사용하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019970081319A KR19990061065A (ko) | 1997-12-31 | 1997-12-31 | 모스 전계효과 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970081319A KR19990061065A (ko) | 1997-12-31 | 1997-12-31 | 모스 전계효과 트랜지스터의 제조방법 |
Publications (1)
Publication Number | Publication Date |
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KR19990061065A true KR19990061065A (ko) | 1999-07-26 |
Family
ID=66182019
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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KR (1) | KR19990061065A (ko) |
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