KR19990061026A - 리페어 회로 - Google Patents

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Abstract

본 발명은 동일 퓨즈 박스로 로오와 컬럼을 모두 리페어함으로써 퓨즈 박스의 수를 줄여 칩 사이즈를 대폭적으로 줄일 수 있도록 한 리페어 회로를 제공하기 위한 것이다.
이를 위해 본 발명은, 로오 어드레스 스트로브신호 및 컬럼 어드레스 스트로브신호의 입력여부에 따라 어드레스 라인의 프리차지를 결정하는 디코딩부와, 상기 로오 어드레스 스트로브신호/컬럼 어드레스 스트로브신호의 입력에 따라 상기 어드레스 라인상의 전류를 접지측으로 패스시키는 전류패스부와, 상기 전류패스부와 접지단 사이에 설치되어 해당 어드레스에 대한 결함여부에 따라 상기 어드레스 라인의 전위를 전이시키는 퓨즈 박스 및, 상기 어드레스 라인의 전위 및 상기 로오 어드레스 스트로브신호/컬럼 어드레스 스트로브신호의 입력에 따라 리페어결과를 해당하는 로오 패스측 또는 컬럼 패스측으로 전달하는 리페어신호 전달부를 구비함으로써, 종래에 비해 퓨즈 박스의 수를 대폭적으로 줄일 수 있을 뿐만 아니라 이로 인해 칩 사이즈를 줄이게 된다.

Description

리페어 회로
본 발명은 리페어 회로에 관한 것으로, 보다 상세하게는 동일 퓨즈 박스로 로오와 컬럼을 리페어하도록 된 리페어 회로에 관한 것이다.
일반적으로, 디램(DRAM)을 구성하고 있는 수많은 미세 셀(Cell)중에서 어느 한개라도 결함이 발생하게 되면 그 디램은 제기능을 수행할 수 없게 된다. 따라서, 이 경우 미리 디램내에 설치해 둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 양품율(Yield)을 높이는 리던던시 방식을 채용하고 있다.
특히, 이러한 리던던시 방식의 경우 메모리의 리던던시 셀(Redundancy Cell)은 서브-어레이 블럭별로 설치해 두는데, 예를 들어 16 메가 디램의 경우 256K 셀 어레이마다 예비 로오 및 컬럼을 미리 설치해 두어 결함(Fail)이 발생하여 불량으로 된 메모리 셀을 로오(Row)/컬럼(Column) 단위로 하여 예비 메모리 셀(즉, 리던던시 셀)로 치환하는 방식이 주로 사용된다.
도 1a는 종래 로오 리페어 회로의 일예로서, 어드레스 라인(AL)에 MOS소자(N1∼N4)를 매개로 접지에 연결된 복수의 퓨즈(f)를 갖춘 퓨즈 박스(10)와, 외부에서 입력되는 글로벌 어드레스(Global Address; GA)에 대하여 로오 어드레스 스트로브 신호(RAS)에 의해 로오 어드레스로 인식된 신호(XA)를 이용하여 퓨즈 박스(10)를 제어하는 MOS소자(P1) 및, 그 어드레스 라인(AL)의 상태에 따라 로오 패스(row path)측으로 리페어 상태를 알리는 MOS소자(N5)를 구비하게 된다.
이와 같이 구성된 로오 리페어 회로의 동작을 설명하면, 우선 어드레스 라인(AL)은 MOS소자(P1)에 의해 프리차지되어 있다가 로오 어드레스(XA0_0∼ XAn_1중의 어느 하나)가 입력되면 해당 어드레스에 대한 퓨즈(f)의 상태에 따라 그 어드레스 라인(AL)은 로우(L)와 하이(H)값을 가지게 되고, 이에 따라 그 어드레스 라인(AL)의 신호는 그 어드레스 라인(AL)에 게이트가 접속된 MOS소자(N5)에 의해 인버터(IV1)를 거쳐 로오 패스쪽으로 전달된다.
도 1b는 종래 컬럼 리페어 회로의 일예로서, 도 1a와 차이나는 점은 로오 어드레스(XA)가 아닌 컬럼 어드레스(YA)가 입력된다는 것이 차이나고, 그 동작은 상술한 로오 리페어 회로와 동일하다.
이와 같이 종래에는 로오 어드레스와 컬럼 어드레스에 대하여 각각의 퓨즈 박스를 사용하게 되는데, 이는 외부에서 입력되는 글로벌 어드레스를 로오 어드레스 스트로브 신호에 의해 로오 어드레스로 인식된 신호와 컬럼 어드레스 스트로브 신호에 의해 컬럼 어드레스로 인식된 신호로 퓨즈 박스를 제어함으로, 각각 별개의 퓨즈 박스를 사용할 수 밖에 없었다.
따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 동일 퓨즈 박스로 로오와 컬럼을 모두 리페어함으로써 퓨즈 박스의 수를 줄여 칩 사이즈를 대폭적으로 줄일 수 있도록 한 리페어 회로를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따르면, 로오 어드레스 스트로브신호 및 컬럼 어드레스 스트로브신호의 입력여부에 따라 어드레스 라인의 프리차지를 결정하는 디코딩부와, 상기 로오 어드레스 스트로브신호/컬럼 어드레스 스트로브신호의 입력에 따라 상기 어드레스 라인상의 전류를 접지측으로 패스시키는 전류패스부와, 상기 전류패스부와 접지단 사이에 설치되어 해당 어드레스에 대한 결함여부에 따라 상기 어드레스 라인의 전위를 전이시키는 퓨즈 박스 및, 상기 어드레스 라인의 전위 및 상기 로오 어드레스 스트로브신호/컬럼 어드레스 스트로브신호의 입력에 따라 리페어결과를 해당하는 로오 패스측 또는 컬럼 패스측으로 전달하는 리페어신호 전달부를 구비한 리페어 회로가 제공된다.
도 1a는 종래 로오 리페어 회로의 일예를 나타내 도면,
도 1b는 종래 컬럼 리페어 회로의 일예를 나타낸 도면,
도 2는 본 발명의 실시예에 따른 리페어 회로의 구성을 나타낸 회로도이다.
도면의 주요부분에 대한 부호의 설명
20 : 디코딩부 30 : 전류패스부
40 : 퓨즈 박스 50 : 리페어신호 전달부
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 어드레스 리페어 회로의 구성을 나타낸 회로도로서, 디코딩부(20)는 로오 어드레스 스트로브신호(RAS) 및 컬럼 어드레스 스트로브신호(CAS)의 입력여부에 따라 어드레스 라인(AL)의 프리차지(precharge)를 결정하는데, 이 디코딩부(20)는 로오 어드레스 스트로브신호(RAS) 및 컬럼 어드레스 스트로브신호(CAS)를 입력받아 논리연산하는 논리연산소자로서의 노어 게이트(20a; NOR gate)와, 상기 논리연산소자(20a)의 출력신호를 반전시키는 인버터(20b) 및, 상기 인버터(20b)의 출력신호에 따라 상기 어드레스 라인(AL)을 프리차지시키는 모스소자로서의 PMOS 트랜지스터(20c)로 구성된다.
상기와 같이 구성된 디코딩부(20)는 로오 어드레스를 스트로브하는 구간 및 컬럼 어드레스를 스트로브하는 구간에서는 PMOS 트랜지스터(20c)가 턴오프되고, 그러하지 않는 구간에서는 상기 PMOS 트랜지스터(20c)를 턴온시켜 어드레스 라인(AL)을 프리차지시킨다.
전류패스부(30)는 로오 어드레스 스트로브신호(RAS) 및 컬럼 어드레스 스트로브신호(CAS)를 모두 입력받을 수 있도록 구성되어 로오 어드레스 스트로브신호(RAS) 또는 컬럼 어드레스 스트로브신호(CAS)가 입력됨에 따라 상기 어드레스 라인(AL)상의 전류를 접지측으로 패스시키는데, 바람직하게는 해당 글로벌 어드레스(GA_0∼GA_n)마다 로오 어드레스 스트로브신호(RAS)의 입력에 따라 온/오프스위칭동작하는 제 1모스소자로서의 NMOS 트랜지스터(30a, 30c)와 상기 컬럼 어드레스 스트로브신호(CAS)의 입력에 따라 온/오프스위칭동작하는 제 2모스소자로서의 NMOS 트랜지스터(30b, 30d)가 상호 병렬접속(즉, 30a와 30b; 30c와 30d)된 구조를 취한다.
퓨즈 박스(40)는 글로벌 어드레스(GA_0∼GA_n)의 입력에 따라 턴온되는 NMOS 트랜지스터(N6∼Nn)를 매개로 상기 전류패스부(30)와 접지단 사이에 설치되어 해당 어드레스에 대한 결함여부에 따라 상기 어드레스 라인(AL)의 전위를 천이시키는데, 이 퓨즈 박스(40)내의 퓨즈(f)는 상기 제 1모스소자와 제 2모스소자의 소오스에 각각 설치된다.
리페어신호 전달부(50)는 상기 퓨즈 박스(40)내의 퓨즈(f)상태에 따른 상기 어드레스 라인(AL)의 전위 및 상기 로오 어드레스 스트로브신호(RAS)/컬럼 어드레스 스트로브신호(CAS)의 입력에 따라 리페어결과를 해당하는 로오 패스측 또는 컬럼 패스측으로 전달하는데, 이 리페어신호 전달부(50)는 상기 어드레스 라인(AL)의 전위에 따라 온/오프스위칭하는 모스소자로서의 NMOS 트랜지스터(50a)와, 상기 로오 어드레스 스트로브신호(RAS) 및 상기 모스소자(50a)의 온/오프결과에 따른 신호를 입력받아 논리연산하여 그 결과를 로오 패스(row path)측으로 전달하는 제 1논리연산소자로서의 낸드 게이트(50b) 및, 상기 컬럼 어드레스 스트로브신호(CAS) 및 상기 모스소자(50a)의 온/오프결과에 따른 신호를 입력받아 논리연산하여 그 결과를 컬럼 패스(column path)측으로 전달하는 제 2논리연산소자로서의 낸드 게이트(50c)로 구성된다.
이어, 상기와 같이 구성된 본 발명의 실시예에 따른 어드레스 리페어 회로의 동작에 대해 설명하면 다음과 같다.
먼저, NMOS 트랜지스터(N6∼Nn)는 글로벌 어드레스(GA_0∼GA_n)에 의해 로오 어드레스 든지 컬럼 어드레스든지에 상관없이 외부에서 들어오는 어드레스를 받아들여 턴온된다.
여기서, 로오 어드레스를 스트로브하는 신호(RAS)가 입력되었다고 설정하였을 경우, 프리차지되어 있던 어드레스 라인(AL)은 디코딩부(20)의 PMOS 트랜지스터(20c)가 턴오프됨에 따라 플로팅(floating)상태가 된다.
이때, 상기 로오 어드레스 스트로브신호(RAS)는 전류패스부(30)로도 입력되므로 제 1모스소자(30a, 30c)를 턴온시키게 되고, 그에 따라 상기 어드레스 라인(AL)은 그 각각의 제 1모스소자(30a, 30c)의 하단에 접속된 퓨즈(f)상태에 따라 로우(L)레벨 또는 하이(H)레벨을 갖게 된다. 즉, 퓨즈(f)가 끊어졌을 경우에는 상기 어드레 라인(AL)은 하이레벨을 계속 유지하게 되고, 끊어지지 않은 경우에는 하이레벨에서 로우레벨로 전이되어 로우레벨을 유지하게 된다.
그리고, 컬럼 어드레스 스트로브신호(CAS)는 입력되지 않은 상태이므로 전류패스부(30)내의 제 2모스소자(30b, 30d)의 하단에 접속된 퓨즈(f)로는 전류가 흐르지 않는다.
따라서, 상기 로오 어드레스 스트로브신호(RAS)가 입력되는 순간에 로오 어드레스를 리페어한 결과가 어드레스 라인(AL)에 접속된 리페어신호 전달부(50)내의 NMOS 트랜지스터(50a)를 통해 낸드 게이트(50b, 50c)로 전달되는데, 그 두개의 낸드 게이트(50b, 50c)중에서 컬럼 어드레스 스트로브신호(CAS)를 입력받는 낸드 게이트(50c)는 컬럼 어드레스 스트로브신호(CAS)가 로우레벨이므로 무조건 하이레벨의 신호를 컬럼 패스측으로 전달하고, 로오 어드레스 스트로브신호(RAS)를 입력받는 낸드 게이트(50b)는 그 로오 어드레스 스트로브신호(RAS)가 하이레벨이므로 다른 입력단자로 입력되는 결과값을 반전시켜 로오 패스측으로 전달하게 된다.
한편, 컬럼 어드레스의 경우도 역시 상술한 바와 동일하게 컬럼 어드레스 스트로브신호(CAS)에 의해 PMOS 트랜지스터(20c)를 턴오프시켜 어드레스 라인(AL)을 플로팅시키고, 전류패스부(30)내의 제 2모스소자(30b, 30d)를 턴온시킴으로써 그 제 2모스소자(30b, 20d)하단에 설치된 퓨즈(f)를 이용하게 된다.
따라서, 하나의 퓨즈 박스만으로 로오와 컬럼의 리페어를 행할 수 있다.
이상 설명한 바와 같은 본 발명에 의하면, 동일의 퓨즈 박스로 로오와 컬럼을 모두 리페어할 수 있으므로 종래에 비해 퓨즈 박스의 수를 대폭적으로 줄일 수 있을 뿐만 아니라 이로 인해 칩 사이즈를 줄이게 된다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims (11)

  1. 로오 어드레스 스트로브신호 및 컬럼 어드레스 스트로브신호의 입력여부에 따라 어드레스 라인의 프리차지를 결정하는 디코딩부와,
    상기 로오 어드레스 스트로브신호/컬럼 어드레스 스트로브신호의 입력에 따라 상기 어드레스 라인상의 전류를 접지측으로 패스시키는 전류패스부와,
    상기 전류패스부와 접지단 사이에 설치되어 해당 어드레스에 대한 결함여부에 따라 상기 어드레스 라인의 전위를 전이시키는 퓨즈 박스 및,
    상기 어드레스 라인의 전위 및 상기 로오 어드레스 스트로브신호/컬럼 어드레스 스트로브신호의 입력에 따라 리페어결과를 해당하는 로오 패스측 또는 컬럼 패스측으로 전달하는 리페어신호 전달부를 구비하는 것을 특징으로 하는 리페어 회로.
  2. 제 1항에 있어서, 상기 디코딩부는 로오 어드레스 스트로브신호 및 컬럼 어드레스 스트로브신호를 입력받아 논리연산하는 논리연산소자와, 상기 논리연산소자의 출력신호를 반전시키는 인버터 및, 상기 인버터의 출력신호에 따라 상기 어드레스 라인을 프리차지시키는 모스소자로 구성된 것을 특징으로 하는 리페어 회로.
  3. 제 2항에 있어서, 상기 논리연산소자는 노어 게이트인 것을 특징으로 하는 리페어 회로.
  4. 제 2항에 있어서, 상기 모스소자는 PMOS 트랜지스터인 것을 특징으로 하는 리페어 회로.
  5. 제 1항에 있어서, 상기 전류패스부는 해당 글로벌 어드레스마다 로오 어드레스 스트로브신호의 입력에 따라 온/오프스위칭동작하는 제 1모스소자와 상기 컬럼 어드레스 스트로브신호의 입력에 따라 온/오프스위칭동작하는 제 2모스소자가 상호 병렬접속된 것을 특징으로 하는 리페어 회로.
  6. 제 5항에 있어서, 상기 제 1모스소자는 NMOS 트랜지스터인 것을 특징으로 하는 리페어 회로.
  7. 제 5항에 있어서, 상기 제 2모스소자는 NMOS 트랜지스터인 것을 특징으로 하는 리페어 회로.
  8. 제 1항에 있어서, 상기 리페어신호 전달부는 상기 어드레스 라인의 전위에 따라 온/오프스위칭하는 모스소자와, 상기 로오 어드레스 스트로브신호 및 상기 모스소자의 온/오프결과에 따른 신호를 입력받아 논리연산하여 그 결과를 로오 패스측으로 전달하는 제 1논리연산소자 및, 상기 컬럼 어드레스 스트로브신호 및 상기 모스소자의 온/오프결과에 따른 신호를 입력받아 논리연산하여 그 결과를 컬럼 패스측으로 전달하는 제 2논리연산소자로 구성된 것을 특징으로 하는 리페어 회로.
  9. 제 8항에 있어서, 상기 모스소자는 NMOS 트랜지스터인 것을 특징으로 하는 리페어 회로.
  10. 제 8항에 있어서, 상기 제 1논리연산소자는 낸드 게이트인 것을 특징으로 하는 리페어 회로.
  11. 제 8항에 있어서, 상기 제 2논리연산소자는 낸드 게이트인 것을 특징으로 하는 리페어 회로.
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KR100546103B1 (ko) * 1999-08-18 2006-01-24 주식회사 하이닉스반도체 로오 리던던시 회로

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546103B1 (ko) * 1999-08-18 2006-01-24 주식회사 하이닉스반도체 로오 리던던시 회로
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