KR19990057290A - A method of forming a conductor plug for multilayer wiring of a semiconductor device - Google Patents

Abstract

본 발명은 반도체 장치의 다층 배선을 위한 도전체 플러그 형성 방법에 관한 것으로서, 특히 반도체 기판의 층간 절연막 내에 활성 영역 또는 하부 배선의 표면이 개방되도록 개구부를 형성하며, 개구부를 포함하는 층간 절연막 전면에 개구부를 완전히 매립하기 위한 도전체 두께의 40∼60%에 대응하도록 제 1 도전체를 증착하며, 제 1 도전체 전면에 개구부를 완전히 매립하도록 제 2 도전체를 증착하며, 제 2 도전체를 제 1 도전체 표면 높이와 동일하도록 평탄화하여 제 1 도전체 내의 개구부에 도전체 플러그를 형성하는 것을 특징으로 한다. 본 발명에 의하면, 플러그 평탄화 공정시 개구부의 계면 사이에 슬러리 내지 화학물이 침투하더라도 수직 배선을 이루는 하부의 알루미늄막과 상부의 텅스텐 플러그에 사이에 잔여하게 되어 하부 배선에 영향을 미치지 않기 때문에 제조 수율을 높일 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a conductor plug for multilayer wiring of a semiconductor device, and in particular, an opening is formed in the interlayer insulating film of the semiconductor substrate so as to open the surface of the active region or the lower wiring. Depositing the first conductor so as to correspond to 40 to 60% of the conductor thickness for completely embedding the second conductor, depositing the second conductor so as to completely fill the opening in front of the first conductor, and depositing the second conductor as the first conductor. And planarizing to equal the conductor surface height to form a conductor plug in the opening in the first conductor. According to the present invention, even if the slurry or chemical penetrates between the interface of the opening during the plug planarization process, it remains between the lower aluminum film constituting the vertical wiring and the upper tungsten plug, so that the lower wiring does not affect the manufacturing yield. Can increase.

Description

반도체 장치의 다층 배선을 위한 도전체 플러그 형성 방법Conductor plug formation method for multilayer wiring of semiconductor device

본 발명은 반도체 장치의 다층 배선 형성 방법에 관한 것으로서, 특히 배선간 층간 접속을 위한 플러그 공정시 텅스텐 대신에 알루미늄을 이용하여 저저항성의 배선 특성을 확보할 수 있는 반도체 장치의 다층 배선을 위한 도전체 플러그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a multilayer wiring of a semiconductor device, and in particular, a conductor for multilayer wiring of a semiconductor device capable of securing low resistance wiring characteristics by using aluminum instead of tungsten in the plug process for inter-wiring connection. It relates to a method of forming a plug.

반도체 장치의 배선은 층간 접속의 역할을 하는데, 최근 고집적화에 의해 배선간 피치와 배선 폭이 좁아짐에 따라 배선과 배선을 접속하기 위해 미세한 개구부, 예컨대 콘택홀 내지 비아를 도체로 메우는 수직 배선 공정이 필요하게 되었다. 이러한 수직 배선 공정은 제조 공정이 까다롭지 않는 텅스텐 플러그를 주로 이용하고 있는데 이때, 상부 배선을 플러그와 연결하기 위해서는 텅스텐 플러그의 평탄화 공정을 요구하고 있다. 그러므로, 평탄화 공정시 개구부 계면, 즉 층간 절연막과 텅스텐 플러그 사이로 슬러리가 흐르거나 평탄화 공정 후 실시되는 세정 공정시 화학물질이 계면 사이로 침투하여 하부 배선에 침식을 주게 된다.The wiring of the semiconductor device serves as an interlayer connection, and as the integration and the width of the wiring become narrow due to the recent high integration, a vertical wiring process is required to fill minute openings, such as contact holes or vias, with conductors in order to connect the wiring and the wiring. Was done. The vertical wiring process mainly uses a tungsten plug which is not difficult to manufacture, and in order to connect the upper wiring with the plug, a flattening process of the tungsten plug is required. Therefore, during the planarization process, the slurry flows between the opening interface, that is, the interlayer insulating film and the tungsten plug, or during the cleaning process performed after the planarization process, chemicals penetrate between the interfaces and erode the lower wiring.

또한, 상기 수직 배선 공정은 저저항성의 특성을 가지는 알루미늄 플러그를 이용하여 하부 배선과 상부 배선의 층간 접속할 경우 역시 알루미늄 플러그의 평탄화 공정시 슬러리의 알루미나 등에 알루미늄이 쉽게 긁히기 때문에 후속 상부 배선 공정시 배선층에 헤이즈(haze)가 발생하거나 거칠기 증가로 인해 정확한 상부 배선의 패터닝이 어렵게 되는 문제점이 있었다.In the vertical wiring process, when the interconnection between the lower wiring and the upper wiring is made using an aluminum plug having low resistance, the aluminum layer is easily scratched during the planarization of the aluminum plug. There was a problem in that the patterning of the upper wiring was difficult due to haze or increase in roughness.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 층간 절연막의 개구부에 일정 두께의 알루미늄막을 증착한 후에 다시 안정된 량으로 텅스텐을 평탄화하여 플러그를 형성하므로서 플러그 평탄화 공정시 개구부 계면 사이에 침투되는 슬러리 내지 화학물에 의해 하부 배선이 침식되는 현상을 미연에 방지할 수 있는 반도체 장치의 다층 배선을 위한 도전체 플러그 형성 방법을 제공하는데 있다.An object of the present invention is to penetrate between the opening interface during the plug planarization process by forming a plug by flattening tungsten in a stable amount after depositing a predetermined thickness of aluminum film in the opening of the interlayer insulating film to solve the problems of the prior art as described above. The present invention provides a method for forming a conductor plug for multilayer wiring of a semiconductor device which can prevent the phenomenon in which the lower wiring is eroded by the slurry or the chemical.

도 1 내지 도 5는 본 발명에 따른 반도체 장치의 다층 배선을 위한 도전체 플러그 형성 공정을 나타낸 공정 순서도이다.1 to 5 are process flowcharts showing a conductor plug forming process for multilayer wiring of a semiconductor device according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 실리콘 기판10: silicon substrate

12 : 소자 분리 영역12: device isolation region

14, 18 : 층간 절연막14, 18: interlayer insulation film

16 : 하부 배선16: bottom wiring

20 : 개구부20: opening

22, 26 : 확산 방지막22, 26: diffusion barrier

28' : 도전체 플러그28 ': conductor plug

30 : 상부 배선30: upper wiring

상기 목적을 달성하기 위하여 본 발명의 제조 방법은 층간 접속을 위한 도전체 플러그를 형성함에 있어서, 반도체 기판의 층간 절연막 내에 활성 영역 또는 하부 배선의 표면이 개방되도록 개구부를 형성하는 단계; 상기 개구부를 포함하는 층간 절연막 전면에 개구부를 완전히 매립하기 위한 도전체 두께의 40∼60%에 대응하도록 제 1 도전체를 증착하는 단계; 상기 제 1 도전체 전면에 개구부를 완전히 매립하도록 제 2 도전체를 증착하는 단계; 상기 제 2 도전체를 제 1 도전체 표면 높이와 동일하도록 평탄화하여 제 1 도전체 내의 개구부에 도전체 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the manufacturing method of the present invention comprises the steps of: forming an opening in the interlayer insulating film of the semiconductor substrate so as to open the surface of the active region or the lower wiring in forming a conductor plug for interlayer connection; Depositing a first conductor on the entire surface of the interlayer insulating film including the opening so as to correspond to 40 to 60% of the thickness of the conductor to completely fill the opening; Depositing a second conductor to completely fill the opening in front of the first conductor; And planarizing the second conductor to equal the first conductor surface height to form a conductor plug in an opening in the first conductor.

본 발명의 제조 방법에 있어서, 상기 제 1 도전체를 증착하는 단계 전에, 상기 개구부를 포함하는 층간 절연막 전면에 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.In the manufacturing method of the present invention, before the step of depositing the first conductor, characterized in that it further comprises the step of forming a diffusion barrier on the entire surface of the interlayer insulating film including the opening.

또한, 본 발명의 제조 방법에 있어서, 상기 제 2 도전체를 증착하는 단계 전에, 상기 개구부를 포함하는 층간 절연막 전면에 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.In addition, the manufacturing method of the present invention, before the step of depositing the second conductor, characterized in that it further comprises the step of forming a diffusion barrier on the entire surface of the interlayer insulating film including the opening.

본 발명에 제조 방법에 있어서, 상기 제 1 도전체는 알루미늄, 제 2 도전체는 텅스텐으로 이루어지며, 상기 확산 방지막은 Ti 내지 TiN이 단일 또는 복합막으로 이루어진다.In the manufacturing method of the present invention, the first conductor is made of aluminum, the second conductor is made of tungsten, and the diffusion barrier layer is made of Ti or TiN single or composite film.

한편, 본 발명의 제조 방법에 있어서, 상기 도전체 플러그를 형성하는 단계 후에, 상기 도전체 플러그 및 제 1 도전체가 균일하게 평탄화된 전면에 상부 배선층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.Meanwhile, in the manufacturing method of the present invention, after the forming of the conductor plug, the method further includes forming an upper wiring layer on the entire surface where the conductor plug and the first conductor are uniformly flattened.

본 발명에 따른 반도체 장치의 다층 배선을 위한 도전체 플러그 형성 방법에 의하면, 하부 배선과 상부 배선의 층간 접속을 위해 층간 절연막의 개구부에 일정 두께의 도전체를 1차로 증착한 후에 다시 일정 두께의 도전체를 2차로 증착하고 평탄화 공정을 실시하여 제 1 도전체 위의 개구부에 제 2 도전체로 이루어진 도전체 플러그를 형성하므로서 플러그 평탄화 공정시 개구부 계면 사이에 슬러리 내지 화학물이 침투하더라도 제 1 도전체와 제 2 도전체 사이에 내재하게 되어 하부 배선에 영향을 미치지 않기 때문에 수직 배선 공정의 안정화 및 제조 수율을 높인다.According to the method for forming a conductor plug for multi-layer wiring of a semiconductor device according to the present invention, a conductor having a predetermined thickness is again deposited after first depositing a conductor having a predetermined thickness in an opening of an interlayer insulating film for interlayer connection between a lower wiring and an upper wiring. Secondary deposition of the sieve and a planarization process are performed to form a conductor plug made of a second conductor in the opening on the first conductor, so that the slurry and the chemical infiltrate between the opening interfaces during the plug planarization process. Since it is inherent between the second conductors and does not affect the lower wiring, the stabilization of the vertical wiring process and the production yield are increased.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 5는 본 발명에 따른 반도체 장치의 다층 배선을 위한 도전체 플러그 형성 공정을 나타낸 공정 순서도이다.1 to 5 are process flowcharts showing a conductor plug forming process for multilayer wiring of a semiconductor device according to the present invention.

본 발명의 제조 공정은 우선, 도 1에 나타난 바와 같이 소자간 분리를 위해 소자 분리 영역(12)이 형성된 실리콘 기판(10)에 식각 선택비가 다른 다층의 층간 절연막(14,18)을 형성하는데, 소자 분리 영역(12)에 대응하는 하부 층간 절연막(14) 위에는 금속 배선 공정에 의한 하부 배선(16)이 형성되어 있다. 수직 배선 공정이 실시하고자 하는 부위에 대응하여 상부 및 하부의 층간 절연막(18,14)을 선택하여 기판(10)의 활성 영역 표면이 개방되거나 또는 하부 배선(16) 표면이 개방되는 개구부(20)를 형성한다.In the manufacturing process of the present invention, first, as shown in Figure 1 to form a multi-layer interlayer insulating film (14, 18) having different etching selectivity on the silicon substrate 10, the device isolation region 12 is formed for isolation between devices, On the lower interlayer insulating film 14 corresponding to the element isolation region 12, the lower wiring 16 by a metal wiring process is formed. Openings 20 in which the upper and lower interlayer insulating films 18 and 14 are selected corresponding to the portion to be subjected to the vertical wiring process so that the active region surface of the substrate 10 is opened or the surface of the lower wiring 16 is opened. To form.

이어서 도 2에 나타난 바와 같이 개구부(20)를 가지는 상부 및 하부의 층간 절연막(18,14) 전면에 확산 방지막(22)으로서 Ti, TiN을 순차적으로 적층한다. 이때, 상기 확산 방지막(22)은 화학 기상 증착법에 의해 형성되고, 400∼600Å 두께로 이루어진다. 다시 그 위에 제 1 도전체(24)로서 알루미늄을 증착하는데, 개구부(20)를 완전히 매립할 수 있는 알루미늄 두께의 40∼60%에 해당하는 량을 증착하도록 한다. 예컨대 개구부(20)를 매립하기 위해 증착해야 할 알루미늄의 두께가 약5000Å일 경우 제 1 도전체(24)의 두께는 2000∼3000Å으로 한다. 이로 인해 알루미늄막의 거칠기 증가를 최소화한다. 그 다음 제 1 도전체(24) 전면에 확산 방지막(26)으로서 Ti, TiN을 순차적으로 적층하거나 TiN을 증착하며, 확산 방지막(26)의 두께는 400∼600Å를 가진다.Next, as shown in FIG. 2, Ti and TiN are sequentially stacked as the diffusion barrier 22 on the upper and lower interlayer insulating films 18 and 14 having the openings 20. At this time, the diffusion barrier 22 is formed by chemical vapor deposition, and has a thickness of 400 to 600 kPa. Again, aluminum is deposited as a first conductor 24 thereon, so as to deposit an amount corresponding to 40 to 60% of the thickness of aluminum that can completely fill the opening 20. For example, when the thickness of aluminum to be deposited to fill the opening 20 is about 5000 kPa, the thickness of the first conductor 24 is 2000 to 3000 kPa. This minimizes the increase in the roughness of the aluminum film. Next, Ti and TiN are sequentially deposited or TiN is deposited as the diffusion barrier 26 over the first conductor 24, and the diffusion barrier 26 has a thickness of 400 to 600 GPa.

그 다음 도 3에 나타난 바와 같이 제 1 도전체(24) 내에 형성된 개구부를 완전히 매립하도록 제 2 도전체(28)로서 텅스텐을 증착하는데, 제 2 도전체(28)의 두께는 2000∼3000Å으로 한다.3, tungsten is deposited as the second conductor 28 so as to completely fill the opening formed in the first conductor 24, and the thickness of the second conductor 28 is 2000 to 3000 mW. .

CMP(Chemical Mechanical Polishing) 공정으로 제 2 도전체(28)의 표면을 연마하여 제 2 도전체(28)가 제 1 도전체(24) 위의 확산 방지막(26) 높이에 동일할 때까지 실시한다. 여기서 확산 방지막(26)은 제 2 도전체(28)의 식각 공정시 식각 정지점(end point)으로 사용된다. 상기 연마 공정에 의해 제 1 도전체(24) 내의 개구부 내에는 도 4에 나타난 바와 같이 평탄화된 도전체 플러그(28')가 형성된다.The surface of the second conductor 28 is polished by a chemical mechanical polishing (CMP) process until the second conductor 28 is equal to the height of the diffusion barrier 26 on the first conductor 24. . The diffusion barrier 26 is used as an etch end point during the etching process of the second conductor 28. By the polishing process, a flattened conductor plug 28 'is formed in the opening in the first conductor 24 as shown in FIG.

그리고, 도 5에 나타난 바와 같이 평탄화된 도전체 플러그(28')를 가지는 확산 방지막(26) 전면에 스퍼터링 방식으로 알루미늄을 증착하여 도전체 플러그(28)와 연결되는 상부 배선(30)을 형성한다. 이후, 이러한 제조 공정을 반복하여 반도체 장치의 다층 배선을 완성한다.As shown in FIG. 5, aluminum is deposited on the entire surface of the diffusion barrier layer 26 having the planarized conductor plug 28 'by sputtering to form an upper wiring 30 connected to the conductor plug 28. . Thereafter, this manufacturing process is repeated to complete the multilayer wiring of the semiconductor device.

상술한 바와 같이 본 발명에 의하면, 플러그 평탄화 공정시 개구부의 계면 사이에 슬러리 내지 화학물이 침투하더라도 수직 배선을 이루는 하부의 알루미늄막과 상부의 텅스텐 플러그에 사이에 잔여하게 되어 하부 배선에 영향을 미치지 않기 때문에 제조 수율을 높일 수 있는 효과가 있다. 또한, 수직 배선시 사용되는 알루미늄의 두께를 거칠기가 최소화되는 안정량으로 조절할 수 있기 때문에 수직 배선 공정의 안정화를 이룰 수 있다.As described above, according to the present invention, even if a slurry or a chemical penetrates between the interfaces of the opening during the plug planarization process, it remains between the lower aluminum film forming the vertical wiring and the upper tungsten plug, thereby affecting the lower wiring. Since it does not have an effect that can increase the production yield. In addition, since the thickness of the aluminum used in the vertical wiring can be adjusted to a stable amount to minimize the roughness, it is possible to achieve the stabilization of the vertical wiring process.

Claims (6)

층간 접속을 위한 도전체 플러그를 형성함에 있어서,In forming a conductor plug for interlayer connection, 반도체 기판의 층간 절연막 내에 활성 영역 또는 하부 배선의 표면이 개방되도록 개구부를 형성하는 단계;Forming an opening in the interlayer insulating film of the semiconductor substrate such that the surface of the active region or the lower wiring is opened; 상기 개구부를 포함하는 층간 절연막 전면에 개구부를 완전히 매립하기 위한 도전체 두께의 40∼60%에 대응하도록 제 1 도전체를 증착하는 단계;Depositing a first conductor on the entire surface of the interlayer insulating film including the opening so as to correspond to 40 to 60% of the thickness of the conductor to completely fill the opening; 상기 제 1 도전체 전면에 개구부를 완전히 매립하도록 제 2 도전체를 증착하는 단계;Depositing a second conductor to completely fill the opening in front of the first conductor; 상기 제 2 도전체를 제 1 도전체 표면 높이와 동일하도록 평탄화하여 제 1 도전체 내의 개구부에 도전체 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 다층 배선을 위한 도전체 플러그 형성 방법.Forming a conductor plug in an opening in the first conductor by planarizing the second conductor to be equal to the height of the first conductor surface to form a conductor plug in the semiconductor device. . 제1항에 있어서, 상기 제 1 도전체를 증착하는 단계 전에,The method of claim 1, prior to depositing the first conductor, 상기 개구부를 포함하는 층간 절연막 전면에 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 다층 배선을 위한 도전체 플러그 형성 방법.And forming a diffusion barrier on the entire surface of the interlayer insulating film including the openings. 제1항에 있어서, 상기 제 2 도전체를 증착하는 단계 전에,The method of claim 1, prior to depositing the second conductor, 상기 개구부를 포함하는 층간 절연막 전면에 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 다층 배선을 위한 도전체 플러그 형성 방법.And forming a diffusion barrier on the entire surface of the interlayer insulating film including the openings. 제1항에 있어서, 상기 제 1 도전체는 알루미늄, 제 2 도전체는 텅스텐으로 이루어진 것을 특징으로 하는 반도체 장치의 다층 배선을 위한 도전체 플러그 형성 방법.The method of claim 1, wherein the first conductor is made of aluminum, and the second conductor is made of tungsten. 제2항 내지 제3항에 있어서, 상기 확산 방지막은 Ti 내지 TiN이 단일 또는 복합막으로 이루어진 것을 특징으로 하는 반도체 장치의 다층 배선을 위한 도전체 플러그 형성 방법.The method of claim 2, wherein the diffusion barrier layer is formed of a single layer or a composite layer of Ti to TiN. 제1항에 있어서, 상기 도전체 플러그를 형성하는 단계 후에,The method of claim 1, wherein after forming the conductor plug, 상기 도전체 플러그 및 제 1 도전체가 균일하게 평탄화된 전면에 상부 배선층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 다층 배선을 위한 도전체 플러그 형성 방법.And forming an upper wiring layer on the entire surface of which the conductor plug and the first conductor are uniformly flattened.