KR19990050861A - MOSFET and its manufacturing method - Google Patents
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Abstract
본 발명은 폴리실리콘으로 이루어진 게이트전극을 금속으로 감싸도록 형성함으로써, 게이트저항을 최소화하여 소자의 신뢰성을 향상시키는 모스팻 및 그의 제조방법을 제공하기 위한 것으로써, 기판의 표면내에 소정간격을 두고 형성된 소자격리막들과, 상기 소자격리막 사이의 소정의 기판상에 형성된 제 1 게이트전극과, 상기 제 1 게이트전극을 둘러싸고 형성된 제 2 게이트전극과, 상기 제 1 게이트전극 양측의 제 2 게이트전극에 상응하는 반도체기판 표면내에 형성된 LDD영역과, 상기 소자격리막과 상기 LDD영역 사이에 형성된 소오스 및 드레인 불순물영역을 포함하여 구성The present invention is to provide a MOSFET and a method of manufacturing the same by forming a gate electrode made of polysilicon wrapped with a metal, thereby minimizing the gate resistance to improve the reliability of the device, formed at a predetermined interval within the surface of the substrate Device isolation layers, a first gate electrode formed on a predetermined substrate between the device isolation layers, a second gate electrode formed surrounding the first gate electrode, and a second gate electrode on both sides of the first gate electrode. An LDD region formed in the surface of the semiconductor substrate, and source and drain impurity regions formed between the device isolation film and the LDD region.
Description
본 발명은 반도체소자에 관한 것으로 특히, 게이트저항을 감소시킴으로써 소자의 신뢰성을 향상시키는데 적당한 모스팻(MOSFET) 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to MOSFETs and methods for manufacturing the same, which are suitable for improving the reliability of devices by reducing gate resistance.
일반적으로 모스팻(MOSFET)은 게이트전극의 구조가 게이트절연막위에 폴리실리콘이 형성되고, 폴리실리콘위에 게이트저항을 줄이기 위한 실리사이드 또는 메탈이 형성된다.In general, a MOSFET has a gate electrode structure in which polysilicon is formed on a gate insulating layer, and silicide or metal is formed on the polysilicon to reduce gate resistance.
이하, 종래 모스팻 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a conventional MOSFET manufacturing method will be described with reference to the accompanying drawings.
도 1a 내지 1e는 종래 모스팻 제조방법을 설명하기 위한 공정단면도이다.1A to 1E are cross-sectional views for describing a conventional manufacturing method.
종래기술에 따른 모스팻 제조방법은 먼저, 도 1a에 도시한 바와같이, 반도체기판(11)의 소정영역에 트랜치를 형성한 후, 트랜치내부를 절연물질로 매립하여 소자격리막(12)을 형성한다.In the MOSFET manufacturing method according to the related art, first, as shown in FIG. 1A, a trench is formed in a predetermined region of the semiconductor substrate 11, and then the inside of the trench is filled with an insulating material to form the device isolation film 12. .
이후, 소자격리막(12)을 포함한 반도체기판(11)전면에 게이트절연막(13)을 형성하고, 상기 게이트절연막(13)상에 불순물이 도핑되지 않은 폴리실리콘층(14)을 형성한다.Subsequently, a gate insulating film 13 is formed on the entire surface of the semiconductor substrate 11 including the device isolation film 12, and a polysilicon layer 14 which is not doped with impurities is formed on the gate insulating film 13.
상기 폴리실리콘층(14)상에 PSG(Phospho Silicate Glass)막(15)을 증착한다.A PSG (Phospho Silicate Glass) film 15 is deposited on the polysilicon layer 14.
여기서, 상기 소자격리막(12)은 트랜치 아이솔레이션 공정으로 이루어지나, 선택산화공정(LOCOS)을 적용하여도 무관하다.Here, the device isolation layer 12 may be formed of a trench isolation process, but may be applied to a selective oxidation process (LOCOS).
그리고, 상기 게이트절연막(13)의 두께는 대략 30∼100Å정도이다.The gate insulating film 13 has a thickness of about 30 to 100 kPa.
이어서, 도 1b에 도시한 바와같이, 상기 PSG막(15), 폴리실리콘층(14), 그리고 게이트절연막(13)을 선택적으로 제거하여 게이트전극(14a)을 형성한다.Subsequently, as shown in FIG. 1B, the PSG film 15, the polysilicon layer 14, and the gate insulating film 13 are selectively removed to form a gate electrode 14a.
상기 게이트전극(14a)을 포함한 반도체기판(11)전면에 실리콘질화막을 증착한 후 에치백하여 상기 게이트전극(14a)의 양측면에 사이드월 스페이서(16)를 형성한다.The silicon nitride film is deposited on the entire surface of the semiconductor substrate 11 including the gate electrode 14a and then etched back to form sidewall spacers 16 on both sides of the gate electrode 14a.
이어, 도 1c에 도시한 바와같이, HF용액을 사용하여 상기 게이트전극(14a)상측에 형성된 PSG막(15)을 제거하여 게이트전극(14a)의 상부면을 노출시킨다.Subsequently, as shown in FIG. 1C, the PSG film 15 formed on the gate electrode 14a is removed using an HF solution to expose the top surface of the gate electrode 14a.
이어, 상기 게이트전극(14a)이 형성된 반도체기판(11)전면에 소오스 및 드레인 형성용 불순물 이온주입을 실시하여 상기 사이드월 스페이서(16)양측의 반도체기판(11)표면내에 소오스 및 드레인 불순물영역(17,17a)을 형성한다.Subsequently, source and drain impurity ions are implanted into the entire surface of the semiconductor substrate 11 on which the gate electrode 14a is formed. 17, 17a).
이때, 상기 노출된 게이트전극(14a)에도 불순물이 도핑되어 상기 게이트전극(14a)은 도전성을 갖게 된다.In this case, impurities are also doped into the exposed gate electrode 14a so that the gate electrode 14a has conductivity.
이어, 도 1e에 도시한 바와같이, 상기 게이트전극(14a)을 포함한 반도체기판(11)전면에 텅스텐(W)을 증착한 후, 열처리하여 상기 게이트전극(14a)의 상부면과, 상기 소오스 및 드레인 불순물영역(17,17a)상에 실리사이드층(18)을 형성하면 종래 모스팻 제조공정이 완료된다.Next, as illustrated in FIG. 1E, tungsten (W) is deposited on the entire surface of the semiconductor substrate 11 including the gate electrode 14a, and then heat-treated to form an upper surface of the gate electrode 14a, the source and If the silicide layer 18 is formed on the drain impurity regions 17 and 17a, the conventional MOSFET manufacturing process is completed.
그러나 상기와 같은 종래 모스팻 제조방법은 다음과 같은 문제점이 있었다.However, the conventional method for preparing MOSFETs has the following problems.
첫째, 게이트전극상에 실리사이드층이 형성되어 게이트저항을 감소시키는 효과는 있지만, 게이트 길이가 더욱더 감소할 경우, 게이트저항을 줄이기 위한 실리사이드층의 두께가 두꺼워져야 하므로, 게이트전극의 높이가 증가하여 이후공정이 어려워진다.First, the silicide layer is formed on the gate electrode to reduce the gate resistance. However, when the gate length is further reduced, the thickness of the silicide layer for reducing the gate resistance must be thickened. The process becomes difficult.
둘째, 좁은 공간을 갖는 게이트 어레이를 구현할 경우, 후공정에서 이루어지는 열처리시 크랙(crack)이 발생될 염려가 있다.Second, when implementing a gate array having a narrow space, there is a fear that cracks are generated during the heat treatment performed in the post-process.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로써, 게이트저항을 감소시켜 소자의 신뢰성을 향상시키고, 공정을 보다 간략화하는데 적당한 모스팻 및 그의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a MOSFET and a manufacturing method thereof suitable for reducing the gate resistance, improving the reliability of the device, and simplifying the process.
도 1a 내지 1e는 종래 모스팻 제조방법을 설명하기 위한 공정단면도Figures 1a to 1e is a cross-sectional view for explaining a conventional manufacturing method
도 2는 본 발명에 따른 모스팻의 구조단면도Figure 2 is a structural cross-sectional view of the MOSFET in accordance with the present invention
도 3a 내지 3d는 본 발명의 모스팻 제조방법을 설명하기 위한 공정단면도Figure 3a to 3d is a cross-sectional view for explaining the manufacturing method of the present invention
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
11,21 : 반도체기판 12,22 : 소자격리막11,21: semiconductor substrate 12,22: device isolation film
13,23 : 게이트절연막 14,24 : 폴리실리콘층13,23 gate insulating film 14,24 polysilicon layer
14a,24a : 게이트전극 25 : LDD영역14a, 24a: gate electrode 25: LDD region
18,26 : 실리사이드층 17,27 : 소오스 불순물영역18, 26: silicide layer 17, 27: source impurity region
17a,27a : 드레인 불순물영역17a, 27a: drain impurity region
상기의 목적을 달성하기 위한 본 발명에 따른 모스팻은 기판의 표면내에 소정간격을 두고 형성된 소자격리막들과, 상기 소자격리막 사이의 소정의 기판상에 형성된 제 1 게이트전극과, 상기 제 1 게이트전극을 둘러싸고 형성된 제 2 게이트전극과, 상기 제 1 게이트전극 양측의 제 2 게이트전극에 상응하는 반도체기판 표면내에 형성된 LDD영역과, 상기 소자격리막과 상기 LDD영역 사이에 형성된 소오스 및 드레인 불순물영역을 포함하여 구성되고, 본 발명에 따른 모스팻 제조방법은 기판표면내의 소정영역에 서로 일정간격을 갖는 소자격리막을 형성하는 공정과, 상기 소자격리막 사이의 소정의 기판상에 제 1 게이트전극을 형성하는 공정과, 상기 제 1 게이트전극 양측의 기판 표면내에 LDD영역을 형성하는 공정과, 상기 제 1 게이트전극을 둘러싸도록 제 2 게이트전극을 형성하는 공정과, 상기 제 2 게이트전극 양측의 반도체기판 표면내에 소오스 및 드레인 불순물영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the MOSFET according to the present invention includes device isolation layers formed at predetermined intervals in a surface of a substrate, a first gate electrode formed on a predetermined substrate between the device isolation layers, and the first gate electrode. A second gate electrode formed around the second gate electrode, an LDD region formed in a surface of the semiconductor substrate corresponding to the second gate electrodes on both sides of the first gate electrode, and a source and drain impurity region formed between the device isolation layer and the LDD region; The method for manufacturing a MOSFET according to the present invention comprises the steps of forming a device isolation film having a predetermined distance from each other in a predetermined region on a substrate surface, and forming a first gate electrode on a predetermined substrate between the device isolation films; Forming an LDD region in the surface of the substrate on both sides of the first gate electrode, and enclosing the second gate electrode to surround the first gate electrode. The step of forming the electrode site, and including the step of forming the source and drain impurity regions in the first semiconductor substrate surface of the second gate electrode on both sides characterized in that formed.
이하, 본 발명의 모스팻 및 그의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the mospat of the present invention and a manufacturing method thereof will be described with reference to the accompanying drawings.
도 2는 본 발명에 따른 모스팻(MOSFET)의 구조단면도이다.2 is a structural cross-sectional view of a MOSFET according to the present invention.
도 2에 도시한 바와같이 본 발명의 모스팻은 기판 표면내에 서로 일정간격을 갖고 형성되는 소자격리막(22)들과, 활성영역의 반도체기판 소정영역에 형성된 제 1 게이트전극(24a)과, 상기 제 1 게이트전극(24a)을 둘러싸고 형성된 제 2 게이트전극(26)과, 상기 제 1 게이트전극(24a) 양측의 제 2 게이트전극에 상응하는 반도체기판(21)표면내에 형성된 LDD영역(25)과, 상기 소자격리막(22)들과 LDD영역(25)사이에 형성된 소오스 및 드레인 불순물영역(27,27a)들을 포함하여 구성된다.As shown in FIG. 2, the MOSFET of the present invention includes device isolation layers 22 formed at predetermined intervals in a substrate surface, a first gate electrode 24a formed in a predetermined region of a semiconductor substrate in the active region, and A second gate electrode 26 formed around the first gate electrode 24a, an LDD region 25 formed in the surface of the semiconductor substrate 21 corresponding to the second gate electrodes on both sides of the first gate electrode 24a, and And source and drain impurity regions 27 and 27a formed between the device isolation layers 22 and the LDD region 25.
여기서, 상기 제 1 게이트전극(24a)은 폴리실리콘이고, 제 2 게이트전극(26)은 저저항금속으로써, 텅스텐 또는 실리사이드층으로 구성된다.Here, the first gate electrode 24a is polysilicon, and the second gate electrode 26 is a low resistance metal, and is composed of a tungsten or silicide layer.
이와같이 구성된 본 발명의 모스팻 제조방법을 설명하면 다음과 같다.Referring to the method for producing mospat according to the present invention configured as described above is as follows.
도 3a 내지 3d는 본 발명의 모스팻 제조방법을 설명하기 위한 공정단면도이다.3A to 3D are cross-sectional views illustrating a method for manufacturing a mospat according to the present invention.
본 발명의 모스팻 제조방법은 먼저, 도 3a에 도시한 바와같이, 반도체기판(21)상의 소정영역에 소자격리막(22)을 형성하고, 상기 소자격리막(22)을 포함한 반도체기판(21)전면에 게이트절연막(23)과, 폴리실리콘층(24)을 차례로 형성한다.In the MOSFET manufacturing method of the present invention, first, as shown in FIG. 3A, the device isolation film 22 is formed in a predetermined region on the semiconductor substrate 21, and the front surface of the semiconductor substrate 21 including the device isolation film 22 is formed. The gate insulating film 23 and the polysilicon layer 24 are formed in this order.
여기서, 상기 소자격리막(22)은 트랜치 아이솔레이션공정 또는 선택적 산화공정(LOCOS)을 모두 적용할 수 있다.Here, the device isolation layer 22 may apply both a trench isolation process or a selective oxidation process (LOCOS).
본 발명의 실시예에서는 트랜치 아이솔레이션 공정을 이용하여 소자격리막을 형성한 경우이다.In an embodiment of the present invention, the device isolation layer is formed using a trench isolation process.
그리고, 상기 폴리실리콘층(24)은 불순물이 도핑되지 않은 폴리실리콘을 사용하거나 또는 인-시튜 도핑된 폴리실리콘을 사용해도 무관하다.In addition, the polysilicon layer 24 may use polysilicon that is not doped with impurities or may use in-situ doped polysilicon.
본 발명의 실시예에서는 인-시튜 도핑된 폴리실리콘을 사용한 경우이다.In the embodiment of the present invention it is the case using in-situ doped polysilicon.
이어, 도 3b에 도시한 바와같이, 상기 폴리실리콘층(24)을 선택적으로 제거하여 제 1 게이트전극(24a)을 형성한다.3B, the polysilicon layer 24 is selectively removed to form the first gate electrode 24a.
이후, 상기 제 1 게이트전극(24a)을 마스크로 이용한 불순물 이온주입으로 상기 게이트전극(24a)양측의 반도체기판(21)표면내에 LDD영역(25)을 형성한다.Thereafter, the LDD region 25 is formed on the surface of the semiconductor substrate 21 on both sides of the gate electrode 24a by impurity ion implantation using the first gate electrode 24a as a mask.
이때, 도 3b에서도 도시된 바와같이, 제 1 게이트전극(24a)을 형성하기 위한 식각시, 게이트절연막(23)은 식각하지 않는다.In this case, as shown in FIG. 3B, the gate insulating layer 23 is not etched during the etching to form the first gate electrode 24a.
이어, 도 3c에 도시한 바와같이, 상기 제 1 게이트전극(24a)을 포함한 반도체기판(21)전면에 저저항금속, 예컨대 텅스텐(W), 티타늄(Ti)중 어느하나를 증착한다.Next, as shown in FIG. 3C, any one of low resistance metals such as tungsten (W) and titanium (Ti) is deposited on the entire surface of the semiconductor substrate 21 including the first gate electrode 24a.
이후, 열처리하면, 상기 제 1 게이트전극(24a)표면에 실리사이드층으로 이루어지는 제 2 게이트전극(26)이 형성된다.Subsequently, when the heat treatment is performed, a second gate electrode 26 made of a silicide layer is formed on the surface of the first gate electrode 24a.
이때, 상기 제 2 게이트전극(26)은 실리사이드 대신에 상기 제 1 게이트전극(24a)을 둘러싸도록 선택적으로 저저항금속을 형성하는 공정을 적용할 수 있다.In this case, a process of forming a low resistance metal may be applied to the second gate electrode 26 to surround the first gate electrode 24a instead of silicide.
한편, 상기 LDD영역(25)의 반도체기판(21)상에는 게이트절연막(23)에 의해 실리사이드층이 형성되지 않으며, 상기 저저항금속의 증착두께는 대략 500∼1000Å정도이다.On the other hand, no silicide layer is formed on the semiconductor substrate 21 of the LDD region 25 by the gate insulating film 23, and the deposition thickness of the low resistance metal is about 500 to 1000 GPa.
이어, 도 3d에 도시한 바와같이, 상기 제 2 게이트전극(26)을 포함한 반도체기판(21)전면에 불순물 이온을 주입하여 소오스 및 드레인 불순물영역(27,27a)을 형성하면, 본 발명에 따른 모스팻 제조공정이 완료된다.Subsequently, as shown in FIG. 3D, source and drain impurity regions 27 and 27a are formed by implanting impurity ions into the entire surface of the semiconductor substrate 21 including the second gate electrode 26. Most manufacturing process is completed.
이상 상술한 바와같이, 본 발명의 모스팻 및 그의 제조방법은 다음과 같은 효과가 있다.As described above, the mospat and the manufacturing method of the present invention has the following effects.
첫째, 게이트전극의 상부면뿐만 아니라 양측면에 걸쳐 실리사이드층을 형성하므로 게이트전극의 표면적이 증가하게 되어 동일한 게이트 길이에 대비 게이트저항을 현저하게 감소시킨다.First, since the silicide layer is formed not only on the top surface of the gate electrode but also on both sides thereof, the surface area of the gate electrode is increased, thereby significantly reducing the gate resistance compared to the same gate length.
둘째, LDD영역과 소오스 및 드레인 불순물영역을 형성하기 위한 별도의 사이드월 스페이서를 형성하지 않아도 되므로 공정을 간략화시킨다.Second, since the side wall spacers for forming the LDD region and the source and drain impurity regions do not need to be formed, the process is simplified.
셋째, LDD영역이 게이트전극으로 사용되는 실리사이드층 하부에 형성되므로 핫 캐리어 효과를 방지하여 소자의 신뢰성을 향상시킨다.Third, since the LDD region is formed under the silicide layer used as the gate electrode, the hot carrier effect is prevented to improve the reliability of the device.
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| KR1019970070052A KR19990050861A (en) | 1997-12-17 | 1997-12-17 | MOSFET and its manufacturing method |
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| KR (1) | KR19990050861A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340868B1 (en) * | 1999-12-27 | 2002-06-20 | 박종섭 | Method for forming gate electrode in semiconductor device |
-
1997
- 1997-12-17 KR KR1019970070052A patent/KR19990050861A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340868B1 (en) * | 1999-12-27 | 2002-06-20 | 박종섭 | Method for forming gate electrode in semiconductor device |
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