KR19990039741A - 반도체장치에 있어서 평탄화 방법 - Google Patents

Abstract

본 발명의 목적은 반도체기판상 또는 이미 소자가 형성된 반도체 기판상에 형성된 절연층에 대한 씨엠피(chemical mechanical polishing) 작업 후 식각공정으로 상기 절연층을 평탄화시키는 방법에 관한 것으로서 특히 소자간의 격리(isolation)에 적합하도록한 절연층의 평탄화 방법에 관한 것이다.

상기 목적을 달성하기 위한 본 발명은 반도체 기판상에 질화막을 증착하는 단계와, 질화막의 소정 부위를 제거하여 트렌치를 형성하는 단계와, 트렌치 내부 및 잔류한 질화막 표면에 산화막(gap filling oxide)을 형성하는 단계와, 산화막에 대한 제 1 차 평탄화를 씨엠피작업으로 실시하는 단계와, 잔류한 질화막을 에칭스톱층으로 이용하여 평탄화가 이루어진 산화막의 일부를 제거하는 제 2 차 평탄화를 실시하는 단계와, 잔류한 질화막을 제거하는 단계로 이루어진 반도체장치의 평탄화 방법.

Description

반도체장치에 있어서 평탄화 방법

본 발명은 반도체장치의 평탄화 방법에 관한 것으로서 반도체기판상 또는 이미 소자가 형성된 반도체 기판상에 형성된 절연층에 대한 씨엠피(chemical mechanical polishing) 작업 후 식각공정으로 상기 절연층을 평탄화시키는 방법에 관한 것으로서 특히 소자간의 격리(isolation)에 적합하도록한 절연층의 평탄화 방법에 관한 것이다.

종래 기술은 사진식각공정을 이용해 트렌치를 형성한 다음 각각의 소자 또는 워드라인 등의 간격을 메꾸기 위하여 갭매립용 산화막(gap filling oxide)을 증착한 후 씨엠피 작업을 수행하게 된다. 일반적인 씨엠피 작업은 하드패드(hard pad)를 이용하여 폴리싱작업을 수행하게 되는데 평탄화되어야 할 부위의 토폴로지(topology)의 차이때문에 하드패드와 절연층의 접촉 부위의 압력차이가 있으므로 즉 패턴밀도의 변화(pattern density varition)가 크게되어 씨엠피 작업 후 절연층의 두께 차이가 벌어져 우수한 평탄도를 얻을 수 없게 된다.

종래의 반도체장치의 평탄화 방법은 다음과 같다.

반도체기판 위에 버퍼용 패드산화막을 형성한 다음 그 위에 식각정지용 질화막(active nitride)을 증착한 후 사진식각공정으로 트렌치를 형성하고 그 다음 트렌치를 충분히 메울 수 있는 두께로 실리콘산화막(gap filling oxide)을 증착한 다음 씨엠피 공정을 수행하여 반도체 기판의 표면을 평탄화 시킨다.

도 1a 내지 도 1e는 종래의 기술에 의한 반도체장치의 평탄화방법을 나타낸 것으로서 반도체장치의 수직 단면도이다.

도 1a에 있어서, 실리콘기판(10)상에 버퍼용 패드산화막(pad oxide, 11)을 형성한 후 그 위에 식각정지용 질화막(12))을 증착한다.

도 1b에 있어서, 마스크를 이용하여 트렌치 형성부위를 정한 다음 사진식각공정으로 질화막(12), 패드산화막(11), 실리콘 기판(10)의 소자형성부위를 제외한 나머지 부분을 소정의 두께만큼 제거하여 트렌치를 형성한다.

도 1c에 있어서, 트렌치 부위를 충분히 메울 수 있는 두께로 갭 매립용 산화막(gap filling oxide, 13)을 화학기상증착법으로 형성한다. 이때 트랜치 부위 저면과 식각되지 아니한 실리콘 기판상의 질화막(12)과의 높이 차이 때문에 증착되는 산화막(13)의 표면의 높이도 균일하지 아니하게 된다.

도 1d에 있어서, 씨엠피 작업으로 질화막(12)의 표면이 노출될 때까지 폴리싱한다. 이때 도면에 표시된 바와 같이 물리적 성질 차이로 인하여 노출된 질화막(12)의 표면의 높이가 폴리싱된 산화막(13)의 표면보다 높게되어 표면의 평탄화 정도가 열악하다.

도 1e에 있어서, 잔류한 식각정지용 질화막(12)을 제거하여 아이솔레이션(isolation)공정을 완성한다.

상술한 바와 같이 종래 기술은 패턴 덴시티의 변화(pattern density variation)가 커서 씨엠피 작업 후 표면의 높이 차이가 크므로 우수한 평탄도를 제공하기 어렵다.

따라서, 본 발명의 목적은 반도체기판상 또는 이미 소자가 형성된 반도체 기판상에 형성된 절연층에 대한 씨엠피(chemical mechanical polishing) 작업 후 식각공정으로 상기 절연층을 평탄화시키는 방법에 관한 것으로서 특히 소자간의 격리(isolation)에 적합하도록한 절연층의 평탄화 방법에 관한 것이다.

즉 본 발명은 상술한 바와 같은 종래의 기술이 갖고 있는 단점인 씨엠피 작업 후에 나타나는 산화막의 두께 변화(variation)을 최소화하기 위하여 씨엠피 작업시 경질 패드(hard pad) 및 로우다운 포스(low down force), 하이 플레이튼 스피드(high platen speed)를 채용할 경우 산화막 중착 후에 패턴상부의 토폴로지를 선택적으로 제거할 수 있으며, 씨엠피 작업만으로 평탄화 공정을 진행할 경우 패턴의 밀도에 따라 높이 차이에 의한 변화 차이가 크게 나타나지만 토폴로지를 제거하여 균일하게 만들어준 다음 식각작업으로 평탄화 작업을 실시할 경우 패턴밀도 차이에 의한 높이 변화를 감소시킬 수 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체장치에 있어서 평탄화 방법은 반도체 기판상에 질화막을 증착하는 단계와, 질화막의 소정 부위를 제거하여 트렌치를 형성하는 단계와, 트렌치 내부 및 잔류한 질화막 표면에 산화막(gap filling oxide)을 형성하는 단계와, 산화막에 대한 제 1 차 평탄화를 씨엠피작업으로 실시하는 단계와, 잔류한 질화막을 에칭스톱층으로 이용하여 평탄화가 이루어진 산화막의 일부를 제거하는 제 2 차 평탄화를 실시하는 단계와, 잔류한 질화막을 제거하는 단계로 이루어진다.

도 1a 내지 도 1e 는 종래 기술에 따른 반도체장치의 평탄화 방법을 나타낸 단면도이다.

도 2a 내지 도 2f 는 본 발명에 따른 반도체장치의 평탄화 방법을 나타낸 단면도이다.

본 발명에 따른 반도체장치에 있어서 평탄화 방법은 다음의 공정들로 이루어진다.

먼저 반도체 기판상에 질화막을 증착하는 단계와 질화막을 사진식각공정으로 소정 부위를 제거하여 트렌치를 형성하는 단계와 그 트렌치내부 및 잔류한 질화막 표면에 산화막(gap filling oxide)을 증착하는 단계와 그 산화막에 대한 제 1 차 평탄화를 씨엠피작업으로 실시하는 단계와 잔류한 질화막을 에칭스톱층으로 이용하여 평탄화가 이루어진 산화막 표면을 식각하는 단계와 잔류한 질화막을 제거하는 단계로 이루어져서 소자격리영역을 형성하거나 평탄화된 층간절연막을 형성한다.

도 2a 내지 도 2f 는 본 발명에 따른 반도체장치의 평탄화 방법을 도시한 단면도이다.

도 2a 에 있어서, 실리콘 기판(20) 상에 실리콘 기판(20)과 이후 형성될 질화막과의 접착성을 용이하게 하기 위한 버퍼용 실리콘산화막(21)을 형성한 다음 그(21) 위에 식각정지용(etching stop) 질화막을 증착한다.

도 2b 에 있어서, 트렌치 형성용 마스크를 이용한 사진식각공정을 실시하여 질화막(22), 버퍼용 산화막(21) 및 실리콘 기판(20)의 소정 부분을 제거하여 트렌치를 형성한다.

도 2c 에 있어서, 형성된 트렌치를 충분히 매립하고 남을 두께를 갖는 갭매립용 산화막(gap filling oxide, 23)을 트렌치가 형성된 실리콘 기판(20)의 노출부위 및 잔류한 버퍼용 산화막(21)과 잔류한 질화막(22)의 노출부위에 증착한다. 이때 증착된 갭매립용 산화막(23)은 트렌치부위의 저면 높이와 질화막(22)의 최고 높이와의 차이로 인한 토폴로지 때문에 증착된 산화막의 표면이 평탄하지 아니하다. 따라서 씨엠피 작업시 갭매립용 산화막 표면의 각각의 부위가 씨엠피용 하드패드(hard pad)로부터 받는 압력 내지는 스트레스가 상이하므로 갭매립 후의 평탄화가 용이하지 아니하게 된다.

도 2d 에 있어서, 증착된 갭매립용 산화막(23) 표면의 평탄화를 위하여 씨엠피 방법으로 제 1 차 평탄화를 실시한다. 이때 씨엠피 작업은 하드패드(hard pad)를 사용하고 상기 하드패드 상부에 위치한 웨이퍼 내지 실리콘 기판의 하향수직방향의 힘(low down force)은 약하게 하며 플레이튼의 회전속도(high platen speed)는 고속으로 유지하며 실시한다. 또한 폴리싱하여 제거하는 갭매립용 산화막(23)의 두께는 종래의 기술과 비교하여 질화막(22)의 표면이 노출되지 아니하고 표면의 평탄화에 영향을 주지않도록 크지 아니하다. 결과적으로 제 1 차 평탄화 작업 후의 폴리싱된 갭매립용 산화막(23)의 표면은 고평탄도를 갖게 된다.

도 2e 에 있어서, 실리콘 기판(20)상에 소자형성을 위한 소자영역을 노출시키기 위하여 제 2 차 평탄화 작업을 실시한다. 이때의 평탄화 작업은 이미 제 1 차 평탄화 작업의 덕분으로 갭매립용 산화막(23) 표면의 토폴로지 차이가 가 없으므로 식각방법을 사용하여 우수한 평탄도를 제공한다. 갭매립용 산화막(23)에 대한 습식 또는 건식식각은 질화막(22)을 식각정지용으로 사용하였으므로 도시된 바와 같이 질화막(220의 표면이 노출될 때까지 실시한다.

도 2f 에 있어서, 소자영역을 노출시키기 위하여 잔류한 질화막(22)과 버퍼용 산화막(21)을 식각하여 제거하므로써 아이솔레이션(isolation)을 형성하였다.

또한 본 발명은 소자격리영역 형성시 뿐만 아니라 층간절연막(interlayer dielectric, intermetal dielectric) 또는 폴리실리콘 플러그 및 텅스텐 플러그(W plug)의 평탄화에도 동일한 공정을 이용할 수 있다.

즉 본 발명은 씨엠피 작업 후에 나타나는 산화막의 두께 변화(variation)를 최소화하기 위하여 씨엠피 작업시 경질 패드(hard pad) 및 로우다운 포스(low down force), 하이 플레이튼 스피드(high platen speed)를 채용할 경우 산화막 중착 후에 패턴상부의 토폴로지를 선택적으로 제거할 수 있으며, 씨엠피 작업만으로 평탄화 공정을 진행할 경우 패턴의 밀도에 따라 높이 차이에 의한 변화 차이가 크게 나타나지만 토폴로지를 제거하여 균일하게 만들어준 다음 식각작업으로 평탄화 작업을 실시할 경우 패턴밀도 차이에 의한 높이 변화를 감소시킬 수 있다.

Claims (7)

1. 반도체 기판상에 질화막을 증착하는 단계와,

   상기 질화막의 소정 부위를 제거하여 트렌치를 형성하는 단계와,

   상기 트렌치 내부 및 잔류한 상기 질화막 표면에 산화막(gap filling oxide)을 형성하는 단계와,

   상기 산화막에 대한 제 1 차 평탄화를 씨엠피작업으로 실시하는 단계와,

   잔류한 상기 질화막을 에칭스톱층으로 이용하여 평탄화가 이루어진 상기 산화막의 일부를 제거하는 제 2 차 평탄화를 실시하는 단계와,

   잔류한 상기 질화막을 제거하는 단계로 이루어진 반도체장치의 평탄화 방법.
2. 청구항 1에 있어서 상기 반도체 기판은 실리콘 기판인 것이 특징인 반도체 장치의 평탄화 방법.
3. 청구항 1에 있어서 상기 질화막의 소정 부위는 소자격리영역형성용 마스크의 패턴인 것이 특징인 반도체 장치의 평탄화 방법.
4. 청구항 1에 있어서 상기 상기 산화막은 상기 트렌치를 충분히 매립할 수 있는 두께로 형성되는 것이 특징인 반도체 장치의 평탄화 방법.
5. 청구항 1에 있어서 상기 씨엠피 작업은 하드패드를 사용하고 로우 다운 포스 및 하이 플레이튼 스피드를 이용하는 것이 특징인 반도체 장치의 평탄화 방법.
6. 청구항 1에 있어서 상기 제 2 평탄화는 습식 또는 건식식각으로 하는 것이 특징인 반도체 장치의 평탄화 방법.
7. 청구항 1에 있어서 상기 제 1 평탄화 및 제 2 평탄화를 층간 절연층 또는 텅스텐 플러그 또는 폴리실리콘 플러그에 이용하는 것이 특징인 반도체 장치의 평탄화 방법.