KR19990026244A - Dualization of Contact Hole Formation - Google Patents
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Abstract
본 발명은 콘텍트 홀을 형성하는 반도체 제조 방법에 관한 것이다. 좀 더 구체적으로는, 소오스/드레인 콘텍트 홀 영역과 게이트 콘텍트 홀 영역 내의 층간 절연층 및 질화층의 두께가 다른 경우, 에칭 선택비를 최적화시킨다 하더라도, 상대적으로 질화층의 두께가 얇은 소오스/드레인 콘텍트 홀 영역의 하부에 있는 소오스/드레인이 식각되는 것을 감수해야 했던 종래 기술의 문제점을 해결하기 위하여, 소오스/드레인 콘텍트 홀 영역에 대한 식각과 게이트 콘텍트 홀 영역에 대한 식각을 개별적으로 이원화시켜 수행한다. 그리하여 소오스/드레인 콘텍트 홀 영역 하부의 소오스/드레인까지 식각되는 것을 방지할 수 있다. 또한, 소오스/드레인이 손상되어 PN 정션에 의한 누설 전류가 발생되는 것을 막을 수 있다.The present invention relates to a semiconductor manufacturing method for forming contact holes. More specifically, when the thicknesses of the interlayer insulating layer and the nitride layer in the source / drain contact hole region and the gate contact hole region are different, the source / drain contact having a relatively thin thickness of the nitride layer, even if the etching selectivity is optimized. In order to solve the problems of the prior art that the source / drain under the hole area has to be etched, the etching for the source / drain contact hole area and the etching for the gate contact hole area are performed separately by dualization. Thus, it is possible to prevent etching to the source / drain under the source / drain contact hole region. In addition, the source / drain may be damaged to prevent the leakage current caused by the PN junction.
Description
본 발명은 반도체 장치 제조 방법에 있어서, 콘텍트 홀(contact hall)를 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a contact hole in a method of manufacturing a semiconductor device.
도 1a 내지 도 1b는 종래 기술에 따른 콘텍트 홀 형성 방법에 의한 반도체 장치의 단면도이다.1A to 1B are cross-sectional views of a semiconductor device by a contact hole forming method according to the prior art.
도 1a를 참조하면, P형 반도체 기판 상에 메모리 셀 소자들을 위한 셀 어레이 영역(10)과 기타 회로 소자들을 위한 주변 회로 영역(20)을 정의하여, 각 영역에 다수의 게이트 전극들(15, 15')을 형성시킨다. 다음, 상기 반도체 기판 상에 실리콘 질화층(30)을 형성하고, 각 게이트 전극(15, 15') 측벽에 있는 실리콘 질화층(30)을 식각하여 게이트 스페이서를 형성한 다음 나머지 실리콘 질화층을 모두 식각해낸다.Referring to FIG. 1A, a cell array region 10 for memory cell elements and a peripheral circuit region 20 for other circuit elements are defined on a P-type semiconductor substrate, whereby a plurality of gate electrodes 15, 15 '). Next, a silicon nitride layer 30 is formed on the semiconductor substrate, the silicon nitride layer 30 on the sidewalls of each gate electrode 15 and 15 'is etched to form a gate spacer, and then all remaining silicon nitride layers are formed. Etch it.
또한, 셀 어레이 영역(10)의 게이트 전극들(15) 사이에 n-형 소오스/드레인(16)을 형성시키고, 주변 회로 영역(20)의 게이트 전극(15') 측면의 반도체 기판 하부에는 N과 P 타입 중 하나인 도전형 불순물을 주입하여 주변 회로 소오스/드레인(25)을 형성시킨다.In addition, an n-type source / drain 16 is formed between the gate electrodes 15 of the cell array region 10, and N is formed under the semiconductor substrate on the side of the gate electrode 15 ′ of the peripheral circuit region 20. Conductive impurity, which is one of and P type, is implanted to form the peripheral circuit source / drain 25.
다음, 게이트 스페이서들을 포함한 반도체 기판 상에 실리콘 질화층(30)을 얇게 한번 더 형성시킨다. 이때, 게이트 스페이서 상부의 실리콘 질화층(30)의 두께가 반도체 기판 활성 영역에 형성된 실리콘 질화층(30)의 두께보다 수배 이상 커지게 된다.Next, the silicon nitride layer 30 is thinly formed once more on the semiconductor substrate including the gate spacers. In this case, the thickness of the silicon nitride layer 30 on the gate spacer is larger than the thickness of the silicon nitride layer 30 formed in the semiconductor substrate active region.
다음, 상기 실리콘 질화층(30) 위에 제 1 층간 절연층(40)을 형성시킨다. 이어서, 셀 어레이 영역(10)에 있는 인접한 게이트 스페이서들 사이에 셀 어레이 소오스/드레인 콘텍트 홀 영역을 정의한 포토레지스트 패턴을 마스크로 하여, 셀 어레이 소오스/드레인 콘텍트 홀 영역 내부의 제 1 층간 절연층(40) 및 질화층(30)을 제거한다.Next, a first interlayer insulating layer 40 is formed on the silicon nitride layer 30. Subsequently, the first interlayer insulating layer inside the cell array source / drain contact hole region is formed using a photoresist pattern defining a cell array source / drain contact hole region between adjacent gate spacers in the cell array region 10 as a mask. 40 and the nitride layer 30 are removed.
그리고 상기 셀 어레이 소오스/드레인 콘텍트 영역에 도전성 폴리를 충전시켜 폴리층(50)를 형성한다.The poly layer 50 is formed by filling conductive poly in the cell array source / drain contact region.
다음, 상기 제 1 층간 절연층(40) 및 폴리층(50) 위에 제 2 층간 절연층(60)을 형성한다.Next, a second interlayer insulating layer 60 is formed on the first interlayer insulating layer 40 and the poly layer 50.
이어서, 상기 폴리층(50)에 접속되는 셀 어레이 콘텍트 홀(70) 영역과 주변 회로 소오스/드레인(25)에 접속되는 소오스/드레인 콘텍트 홀(80) 영역 및 주변 회로 게이트 전극(15')에 접속되는 게이트 콘텍트 홀(90) 영역을 정의한 포토레지스트 패턴을 마스크로 하여, 셀 어레이 콘텍트 홀(70)과 소오스/드레인 콘텍트 홀(80) 및 게이트 콘텍트 홀(90) 영역들 내의 제 1, 제 2 층간 절연층(40,60) 및 실리콘 질화층(30)을 식각해낸다. 이때, 제 1, 제 2 층간 절연층(40, 60) 및 질화층(30)에 대한 식각 선택비는 높고, 폴리층(50)에 대한 식각 선택비는 낮은 식각 물질을 사용한다.Next, the cell array contact hole 70 region connected to the poly layer 50 and the source / drain contact hole 80 region connected to the peripheral circuit source / drain 25 and the peripheral circuit gate electrode 15 ′. First and second in the cell array contact hole 70 and the source / drain contact hole 80 and the gate contact hole 90 regions, using the photoresist pattern defining the region of the gate contact hole 90 to be connected as a mask. The interlayer insulating layers 40 and 60 and the silicon nitride layer 30 are etched away. In this case, an etching selectivity with respect to the first and second interlayer insulating layers 40 and 60 and the nitride layer 30 is high, and an etching selectivity with respect to the poly layer 50 uses a low etching material.
하지만 상술한 종래 기술에 따르면, 주변 회로 소오스/드레인 콘텍트 홀(80) 영역과 게이트 콘텍트 홀(90) 영역의 두께가 각각 다르고, 게다가 게이트 콘텍트 홀(90) 영역 내의 실리콘 질화층(30)의 두께가 소오스/드레인 콘텍트 홀(80) 영역 내의 실리콘 질화층(30)의 두께보다 훨씬 두껍다. 이에 따라, 제 1, 제 2 층간 절연층(40, 60)이 실리콘 질화층(30)보다 상대적으로 식각이 잘 되야하는 식각 선택비가 요구되는 조건하에서, 게이트 콘텍트 홀(90) 영역 내의 두꺼운 실리콘 질화층(30)을 모두 식각해내기 위해서는, 얇은 실리콘 질화층(30)을 포함하는 소오스/드레인 콘텍트 홀(80) 영역의 하부에 있는 소오스/드레인의 일부(85)가 식각되는 것을 감수해야 하는 경우가 발생한다. 이때, 소오스/드레인(25)의 손상이 치명적이 되면, PN 정션에 의한 누설 전류가 증가하게 되어 반도체 장치 제조 공정이 실패하게 된다.However, according to the above-described prior art, the thickness of the peripheral circuit source / drain contact hole 80 region and the gate contact hole 90 region are different, and in addition, the thickness of the silicon nitride layer 30 in the gate contact hole 90 region. Is much thicker than the thickness of the silicon nitride layer 30 in the source / drain contact hole 80 region. Accordingly, the thick silicon nitride in the region of the gate contact hole 90 under the condition that the etch selectivity in which the first and second interlayer insulating layers 40 and 60 should be etched relatively better than the silicon nitride layer 30 is required. In order to etch all of the layer 30, a portion of the source / drain 85 in the lower portion of the source / drain contact hole 80 including the thin silicon nitride layer 30 must be etched. Occurs. At this time, if the damage of the source / drain 25 becomes fatal, the leakage current caused by the PN junction increases, which causes the semiconductor device manufacturing process to fail.
따라서 본 발명은 주변 회로 영역의 소오스/드레인 콘텍트 홀과 게이트 콘텍트 홀을 형성할 때, 두 콘텍트 홀 영역의 두께 및 그 내부의 층간 절연층 및 실리콘 질화층의 두께가 서로 달라서 식각시 실리콘 질화층의 두께가 얇은 소오스/드레인 콘텍트 홀 영역의 하부에 있는 소오스/드레인이 손상되는 것을 방지하여, PN 정션에 의한 누설 전류가 발생하는 것을 방지하는데 그 목적이 있다.Therefore, when the source / drain contact hole and the gate contact hole of the peripheral circuit region are formed, the thicknesses of the two contact hole regions and the thicknesses of the interlayer insulating layer and the silicon nitride layer therein are different from each other. The purpose is to prevent the source / drain under the thin source / drain contact hole region from being damaged, thereby preventing the leakage current caused by the PN junction.
도 1a 내지 도 1b는 종래 기술에 따른 콘텍트 홀 형성 방법에 의한 단면도.1A to 1B are cross-sectional views of a contact hole forming method according to the prior art.
도 2a 내지 도 2b는 본 발명의 제 1 실시예에 따른 콘텍트 홀 형성 방법에 의한 단면도.2A to 2B are cross-sectional views of a contact hole forming method according to a first embodiment of the present invention.
도 3은 본 발명의 제 2 실시예에 따른 콘텍트 홀 형성 방법에 의한 단면도.3 is a cross-sectional view of a contact hole forming method according to a second exemplary embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
115, 115' : 게이트 전극 125 : 소오스/드레인115, 115 ': gate electrode 125: source / drain
130 : 실리콘 질화층 140 : 제 1 층간 절연층130 silicon nitride layer 140 first interlayer insulating layer
150 : 폴리층 160 : 제 2 층간 절연층150: poly layer 160: second interlayer insulating layer
170 : 셀 어레이 콘텍트 홀 180 : 소오스/드레인 콘텍트 홀170: cell array contact hole 180: source / drain contact hole
190 : 게이트 콘텍트 홀190: gate contact hole
(제 1 실시예)(First embodiment)
이하, 상술한 목적을 달성하기 위한 본 발명의 바람직한 제 1 실시예를 도 2a 내지 도 2b를 참조하여 설명한다.Hereinafter, a first preferred embodiment of the present invention for achieving the above object will be described with reference to FIGS. 2A to 2B.
도 2a를 참조하면, P형 반도체 기판 상에 메모리 셀 소자들을 위한 셀 어레이(110) 영역과 기타 회로 소자들을 위한 주변 회로(120) 영역을 정의하여, 각 영역에 다수의 게이트 전극들(115, 115')을 형성한다. 다음, 상기 반도체 기판 상에 실리콘 질화층(130)을 형성한다. 그리고 각 게이트 전극(115, 115') 측벽쪽의 실리콘 질화층(130)을 식각하여 게이트 스페이서를 형성시키고, 나머지 실리콘 질화층은 모두 식각해낸다.Referring to FIG. 2A, a region of a cell array 110 for memory cell elements and a region of a peripheral circuit 120 for other circuit elements is defined on a P-type semiconductor substrate, whereby a plurality of gate electrodes 115, 115 '). Next, a silicon nitride layer 130 is formed on the semiconductor substrate. The silicon nitride layer 130 on the sidewalls of the gate electrodes 115 and 115 'is etched to form gate spacers, and the remaining silicon nitride layers are etched away.
또한, 셀 어레이(120) 영역의 게이트 전극들(115) 사이에 n-형 소오스/드레인(116)을 형성시키고, 주변 회로(120) 영역의 각 게이트 전극(115') 측면의 반도체 기판 하부에는 N과 P 타입 중 하나인 도전형 불순물을 주입하여 주변 회로 소오스/드레인(125)을 형성한다.In addition, an n-type source / drain 116 is formed between the gate electrodes 115 in the cell array 120 region, and is formed under the semiconductor substrate on the side of each gate electrode 115 ′ in the peripheral circuit 120 region. A conductive impurity, one of N and P types, is implanted to form the peripheral circuit source / drain 125.
다음, 게이트 스페이서들을 포함한 반도체 기판 상에 실리콘 질화층(130)을 얇게 한번 더 형성한다. 이때, 게이트 스페이서 상부의 실리콘 질화층(130)의 두께가 반도체 기판 활성 영역에 형성된 실리콘 질화층(130)의 두께보다 수배 이상 커지게 된다.Next, the silicon nitride layer 130 is thinly formed once more on the semiconductor substrate including the gate spacers. At this time, the thickness of the silicon nitride layer 130 on the gate spacer is larger than the thickness of the silicon nitride layer 130 formed in the semiconductor substrate active region.
다음, 상기 실리콘 질화층(130) 상에 제 1 층간 절연층(140)을 형성한다. 이어서, 셀 어레이 영역(110) 내에 있는 인접한 게이트 스페이서들 사이에 셀 어레이 소오스/드레인 콘텍트 홀 영역을 정의한 포토레지스트 패턴을 마스크로 하여, 셀 어레이 소오스/드레인 콘텍트 홀 영역 내부의 제 1 층간 절연층(140) 및 실리콘 질화층(130)을 제거한다. 그리고 셀 어레이 소오스/드레인 콘텍트 영역에 도전성 폴리를 충전시켜 폴리층(150)을 형성한다.Next, a first interlayer insulating layer 140 is formed on the silicon nitride layer 130. Subsequently, the first interlayer insulating layer inside the cell array source / drain contact hole region is formed using a photoresist pattern defining a cell array source / drain contact hole region between adjacent gate spacers in the cell array region 110 as a mask. 140 and the silicon nitride layer 130 are removed. The poly layer 150 is formed by filling conductive poly in the cell array source / drain contact region.
다음, 제 1 층간 절연층(140) 및 폴리층(150) 위에 제 2 층간 절연층(160)을 형성한다.Next, a second interlayer insulating layer 160 is formed on the first interlayer insulating layer 140 and the poly layer 150.
다음, 다시 도 2a를 참조하면, 셀 어레이 콘텍트 홀(170) 영역과 주변 회로의 소오스/드레인 콘텍트 홀(180) 영역을 정의한 포토레지스트 패턴을 마스크로 하여, 셀 어레이 콘텍트 홀(170)과 주변 회로의 소오스/드레인 콘텍트 홀(180) 영역들 내의 제 1, 제 2 층간 절연층(140, 160) 및 실리콘 질화층(130)을 식각해낸다. 이때, 제 1, 제 2 층간 절연층(140, 160) 및 실리콘 질화층(130)에 대한 식각 선택비는 높고 폴리층(150)에 대한 식각 선택비는 낮은 식각 물질을 사용한다.Next, referring again to FIG. 2A, the cell array contact hole 170 and the peripheral circuit are formed using a photoresist pattern defining a cell array contact hole 170 region and a source / drain contact hole 180 region of the peripheral circuit as a mask. The first and second interlayer insulating layers 140 and 160 and the silicon nitride layer 130 in the source / drain contact hole 180 regions of the silicon nitride layer 130 are etched. In this case, an etching selectivity with respect to the first and second interlayer insulating layers 140 and 160 and the silicon nitride layer 130 is high, and an etching selectivity with respect to the poly layer 150 is low.
다음, 도 2b를 참조하면, 주변 회로(120)의 게이트 콘텍트 홀(190) 영역을 정의한 포토레지스트 패턴을 마스크로 하여, 게이트 콘텍트 홀(190) 영역 내의 제 1, 제 2 층간 절연층(140, 160) 및 실리콘 질화층(130)을 식각해낸다. 이때도 제 1, 제 2 층간 절연층(140, 160) 및 실리콘 질화층(130)에 대한 식각 선택비가 높고 게이트 전극(115')에 대한 식각 선택비는 낮은 식각 물질을 사용하여 게이트 전극(115') 상부의 두꺼운 실리콘 질화층(130)이 모두 제거되도록 식각한다.Next, referring to FIG. 2B, the photoresist pattern defining the gate contact hole 190 region of the peripheral circuit 120 is used as a mask and the first and second interlayer insulating layers 140 in the gate contact hole 190 region are formed as a mask. 160 and silicon nitride layer 130 are etched. In this case, the etching selectivity of the first and second interlayer insulating layers 140 and 160 and the silicon nitride layer 130 is high, and the etching selectivity of the gate electrode 115 'is low. ') The thick silicon nitride layer 130 on the upper side is etched to remove all.
그 결과, 셀 어레이 콘텍트 홀(170)이 폴리층(150)에 인접해서 형성되고, 주변 회로의 소오스/드레인 콘텍트 홀(180)과 게이트 콘텍트 홀(190)은 각각 주변 회로(120)의 소오스/드레인(125)과 게이트 전극(115')에 접속되어 형성되면서, 소오스/드레인 콘텍트 홀(180) 하부의 소오스/드레인(125)은 손상되지 않는다.As a result, the cell array contact hole 170 is formed adjacent to the poly layer 150, and the source / drain contact hole 180 and the gate contact hole 190 of the peripheral circuit are respectively the source / drain of the peripheral circuit 120. The source / drain 125 under the source / drain contact hole 180 is not damaged while being connected to the drain 125 and the gate electrode 115 '.
(제 2 실시예)(Second embodiment)
상술한 제 1 실시예와 같은 반도체 제조 단계를 통해 셀 어레이 소오스/드레인 콘텍트 홀 영역 내에 도전성 폴리를 충전하여 폴리층(150)을 형성한다. 다음, 제 1 층간 절연층(140) 및 폴리층(150) 위에 제 2 층간 절연층(160)을 형성하고, 도 3에서와 같이, 셀 어레이 콘텍트 홀(170) 영역과 주변 회로(120)의 게이트 콘텍트 홀(190) 영역을 정의한 포토레지스트 패턴을 마스크로 하여, 셀 어레이 콘텍트 홀(170) 영역과 주변 회로의 게이트 콘텍트 홀(190) 영역들 내의 제 1, 제 2 층간 절연층(140, 160) 및 실리콘 질화층(130)을 식각해낸다. 이때, 제 1, 제 2 층간 절연층(140, 160) 및 실리콘 질화층(130)에 대한 식각 선택비는 높고, 폴리층(150)에 대한 식각 선택비는 낮은 식각 물질을 사용한다.The poly layer 150 is formed by filling the conductive poly in the cell array source / drain contact hole region through the same semiconductor manufacturing steps as the first embodiment described above. Next, a second interlayer insulating layer 160 is formed on the first interlayer insulating layer 140 and the poly layer 150, and as shown in FIG. 3, the cell array contact hole 170 and the peripheral circuit 120 are formed. Using the photoresist pattern defining the gate contact hole 190 region as a mask, the first and second interlayer insulating layers 140 and 160 in the cell array contact hole 170 region and the gate contact hole 190 region of the peripheral circuit are used as masks. ) And the silicon nitride layer 130 are etched. In this case, an etching selectivity with respect to the first and second interlayer insulating layers 140 and 160 and the silicon nitride layer 130 is high, and an etching selectivity with respect to the poly layer 150 uses a low etching material.
다음, 다시 도 2b를 참조하면, 주변 회로의 소오스/드레인 콘텍트 홀(180) 영역을 정의한 포토레지스트 패턴을 마스크로 하여, 소오스/드레인 콘텍트 홀(180) 영역 내의 제 1, 제 2 층간 절연층(140, 160) 및 실리콘 질화층(130)을 식각해낸다. 이때도, 제 1, 제 2 층간 절연층(140, 160) 및 실리콘 질화층(130)에 대한 식각 선택비가 높은 식각 물질을 사용하여 게이트 전극(115') 상부의 두꺼운 실리콘 질화층(130)을 모두 제거한다.Next, referring again to FIG. 2B, the first and second interlayer insulating layers in the source / drain contact hole 180 region (the photoresist pattern defining the source / drain contact hole 180 region of the peripheral circuit as a mask) may be used as a mask. 140 and 160 and silicon nitride layer 130 are etched. In this case, the thick silicon nitride layer 130 on the gate electrode 115 'may be formed by using an etching material having a high etching selectivity with respect to the first and second interlayer insulating layers 140 and 160 and the silicon nitride layer 130. Remove everything.
그 결과, 셀 어레이 콘텍트 홀(170)이 폴리층(150)에 인접해서 형성되고, 주변 회로의 게이트 콘텍트 홀(190)과 소오스/드레인 콘텍트 홀(180)은 각각 주변 회로(120)의 게이트(115')와 소오스/드레인(125)에 접속되어 형성되면서, 소오스/드레인 콘텍트 홀(180) 하부의 소오스/드레인(125)은 손상되지 않는다.As a result, the cell array contact hole 170 is formed adjacent to the poly layer 150, and the gate contact hole 190 and the source / drain contact hole 180 of the peripheral circuit are respectively formed as gates of the peripheral circuit 120 ( 115 ') and the source / drain 125 formed under the source / drain contact hole 180 are not damaged.
본 발명에 따르면, 주변 회로 영역의 소오스/드레인 콘텍트 홀과 게이트 콘텍트 홀을 각각 따로 형성하여, 서로 상이한 각 콘텍트 홀 영역의 두께와 각 콘텍트 홀 내부의 층간 절연층 및 실리콘 질화층의 두께에 상관없이, 식각 선택비를 사용한 식각 공정에서 실리콘 질화층의 두께가 상대적으로 얇은 소오스/드레인 콘텍트 홀 영역 하부의 소오스/드레인이 손상되는 것을 방지하여 PN 정션에 의한 누설 전류의 발생을 막을 수 있다.According to the present invention, the source / drain contact holes and the gate contact holes of the peripheral circuit region are formed separately, so that the thicknesses of the contact hole regions different from each other and the thickness of the interlayer insulating layer and the silicon nitride layer inside each contact hole are different. In the etching process using the etching selectivity, the source / drain under the relatively thin source / drain contact hole region of the silicon nitride layer may be prevented from being damaged to prevent the occurrence of leakage current due to the PN junction.
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| KR1019970048298A KR19990026244A (en) | 1997-09-23 | 1997-09-23 | Dualization of Contact Hole Formation |
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Publications (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100689672B1 (en) * | 2000-12-28 | 2007-03-09 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
-
1997
- 1997-09-23 KR KR1019970048298A patent/KR19990026244A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |