KR0135718B1 - Manufacturing method of semiconductor device - Google Patents

Abstract

본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 반도체기판 상부에 소자분리 절연막, 게이트산화막, 게이트전극, 제1절연막 및 절연막을 형성하고 전체구조상부에 제2절연막을 증차한 다음, 그 상부에 식각장벽층을 형성하고 상기 식각장벽층의 측벽에 기판전극영역의 형성용 스페이서를 형성한 후, 그 상부에 기판전극영역 마스크를 형성하고 상기 기판전극영역 마스크를 사용하여 상기 반도체기판과 같은 형의 불순물을 주입하여 기판전극영역을 형성한 다음, 상기 기판전극영역 마스크와 기판전극영역 형성용 스페이서를 제거하고 상부구조전체에 제3절연막을 사용하여 평탄화층을 형성한 후에 콘택 마스크를 형성하고, 상기 콘택마스크를 사용하여 제3절연막, 식각장벽층 및 일정두께의 제2절연막을 식각하여 상기 반도체기판 상부에 형성된 소오스/기판 전극과 드레인영역에 접하는 콘택홀을 형성하고, 상기 콘택홀의 측벽에 제4절연막 스페이서를 형성하고 상기 콘택홀을 매립하는 상호 연결선을 형성함으로써 종래에 소오스영역과 기판전극영역이 함유하는 면적을 최소화하여 반도체소자의 집적도 및 생산성을 향상시키는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, wherein a device isolation insulating film, a gate oxide film, a gate electrode, a first insulating film, and an insulating film are formed over a semiconductor substrate, and a second insulating film is added over the entire structure, After forming an etch barrier layer and a spacer for forming a substrate electrode region on the sidewalls of the etch barrier layer, a substrate electrode region mask is formed thereon, and the substrate electrode region mask is used to form the same type as that of the semiconductor substrate. After implanting the impurity to form a substrate electrode region, the substrate electrode region mask and the spacer for forming the substrate electrode region are removed, and after forming a planarization layer using a third insulating film over the entire structure, a contact mask is formed. A third insulating layer, an etch barrier layer and a second insulating layer having a predetermined thickness are etched by using a contact mask to be formed on the semiconductor substrate. A contact hole in contact with the source / substrate electrode and the drain region is formed, a fourth insulating film spacer is formed on the sidewall of the contact hole, and an interconnection line for filling the contact hole is formed so that the source and substrate electrode regions are conventionally contained. It is a technology to improve the integration and productivity of semiconductor devices by minimizing the number.

Description

반도체 소자의 제조방법Manufacturing method of semiconductor device

제1도 및 제2도는 종래 기술에 의하여 형성된 반도체소자를 도시한 도면.1 and 2 show a semiconductor device formed according to the prior art.

제3a도 내지 제3e도는 본 발명의 실시예로 반도체소자의 제조공정을 도시한 단면도.3A to 3E are sectional views showing the manufacturing process of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 반도체기판 2 : 소자분리 절연막1: semiconductor substrate 2: device isolation insulating film

3 : 게이트산화막 4G : 게이트전극3: gate oxide film 4G: gate electrode

5A,S : 소오스 영역 5B,D : 드레인 영역5A, S: source region 5B, D: drain region

5C : 기판전극영역 6 : 층간절연막5C: substrate electrode area 6: interlayer insulating film

11 : 제1절연막 12 : 제2절연막11: first insulating film 12: second insulating film

12A : 제2절연막 스페이서 13 : 식각장벽층12A: second insulating film spacer 13: etching barrier layer

14 : 기판전극영역 형성용 스페이스 15 : 기판전극영역 마스크14: space for forming substrate electrode region 15: substrate electrode region mask

16 : 제3절연막 17 : 콘택마스크16: third insulating film 17: contact mask

18 : 제4절연막 스페이서 20, 21 : 콘택홀18: fourth insulating film spacer 20, 21: contact hole

30 : 피.모스(PMOS) 35A,35B : 상호 연결선30: PMOS 35A, 35B: interconnection line

40 : 엔.모스(NMOS)40: NMOS

본 발명은 반도체소자의 전하보존전극 제조방법에 관한 것으로, 특히 반도체기판 상부에 소자분리 절연막, 게이트산화막, 게이트전극, 제1절연막 및 절연막을 형성하고 전체구조상부에 제2절연막을 증착한 다음, 그 상부에 식각장벽층을 형성하고 상기 식각장벽층의 측벽에 기판전극영역 형성용 스페이서를 형성한 후, 기판 전극영역 마스크를 사용하여 상기 반도체기판과 같은 형의 불순물을 소오스/드레인영역과 인접한 부분에 주입하여 기판전극영역을 형성한 다음, 상기 기판전극영역 마스크와 기판전극영역 형성용 스페이서를 제거하고 상부구조전체에 제3절연막을 사용하여 평탄화층을 형성한 후에 콘택마스크를 형성하고, 상기 콘택마스크를 사용하여 제3절연막, 식각장벽층 및 일정두께의 제2절연막을 식각하여 상기 반도체기판 상부에 형성된 소오스/기판 전극과 드레인영역에 접하는 콘택홀을 형성하고, 상기 콘택홀의 측벽에 제4절연막 스페이서를 형성하고 상기 콘택홀을 매립하는 상호연결선을 형성함으로써 종래에 소오스영역과 기판전극영역이 함유하는 면적을 최소화하여 반도체소자의 집적도 및 생산성을 향상시키는 기술이다.The present invention relates to a method for manufacturing a charge preserving electrode of a semiconductor device, in particular, forming a device isolation insulating film, a gate oxide film, a gate electrode, a first insulating film and an insulating film on the semiconductor substrate, and depositing a second insulating film on the entire structure, After forming an etch barrier layer on the upper portion and a spacer for forming a substrate electrode region on the sidewalls of the etch barrier layer, a portion of the semiconductor substrate-type impurities adjacent to the source / drain regions using a substrate electrode region mask. Injecting into the substrate electrode region, and then removing the substrate electrode region mask and the spacer for forming the substrate electrode region, forming a planarization layer using a third insulating film over the entire structure, and then forming a contact mask. A third insulating layer, an etch barrier layer and a second insulating layer having a predetermined thickness are etched using a mask to be formed on the semiconductor substrate. A contact hole in contact with the source / substrate electrode and the drain region is formed, a fourth insulating film spacer is formed on the sidewall of the contact hole, and an interconnection line for filling the contact hole is formed so that the source region and the substrate electrode region are conventionally contained. It is a technology to improve the integration and productivity of semiconductor devices by minimizing the number.

일반적으로 반도체소자의 고집적화에 따라 반도체장치를 구성하는 각각의 소자들의 크기가 감소되어야 한다. 반도체장치의 집적회로를 구성하는 소자중 가장 많은 부분을 차지하는 모스펫 구조는 집적회로 내에서 소오스영역과 기판전극영역이 서로 연결된 형태로 이루어지고 있다. 종래에는 모스펫 소자의 소오스영역과 기판전극영역을 연결하기 위한 소오스영역이 형성되는 활성영역과 이웃한 별도의 활성영역에 기판과 동일한 도전형의 불순물 확산영역으로 형성된 기판전극영역을 형성하여 소오스 영역과 연결시킨다.In general, the size of each device constituting the semiconductor device should be reduced according to the high integration of the semiconductor device. The MOSFET structure, which occupies the most part of the devices constituting the integrated circuit of the semiconductor device, is formed in such a manner that the source region and the substrate electrode region are connected to each other in the integrated circuit. Conventionally, a substrate electrode region formed of an impurity diffusion region of the same conductivity type as a substrate is formed in an active region adjacent to a source region for connecting a source region and a substrate electrode region of a MOSFET device to a source region. Connect it.

또다른 종래의 방법은 소오스영역이 형성되는 동일한 활성영역에 마스크를 이용하여 소오스영역과 기판전극영역을 형성한다. 이와 같은 경우 소오스영역 형성용 마스크와 기판전극영역 형성용 마스크, 그리고 게이트전극 마스크들 사이의 레티클 중첩정확도(reticle registration) 및 마스크 작업시의 미스얼라인 톨러런스(misalignment tolerance), 씨.디(CD : Critical Dimension, 이하에서 CD라 함) 톨러런스 등을 고려하면 소오스영역이 형성되는 활성영역의 크기를 줄일 수 없는 단점이 있다.Another conventional method forms a source region and a substrate electrode region using a mask in the same active region where the source region is formed. In this case, the reticle overlap accuracy between the source region forming mask, the substrate electrode forming mask, and the gate electrode masks, misalignment tolerance during masking, and CD (CD: Critical Dimension, hereinafter referred to as CD) has a disadvantage in that the size of the active region in which the source region is formed cannot be reduced.

이하, 첨부된 도면을 참고로 하여 종래 기술을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the prior art.

제1도 및 제2도는 종래 기술에 의하여 형성된 반도체소자를 도시한 도면이다.1 and 2 illustrate a semiconductor device formed by the prior art.

제1도는 반도체소자의 집적회로에서 가장 널리 사용되는 인버터(inverter)를 도시한 회로도로서, 인가전압 즉, 기판전극영역V_DD가 피.모스(PMOS)(30)의 소오스영역(S)에 연결되고, 피.모스(30)의 드레인영역(D)이 엔.모스(NMOS)(40)의 드레인영역(D)에 연결되고, 엔.모스(40)의 소오스영역(S)이 기판전극영역 V_SS에 연결되고, 피.모드(30)의 소오스 영역(S)은 피.모스(30)의 기판전극영역 V_DD와 연결되고, 엔.모스(40)의 소오스영역(S)은 엔.모스(40)의 기판전극영역V_SS에 연결되고, 상기 피.모스(30)와 엔.모스(40)의 게이트전극(G)이 서로 연결된 부분이 입력단자가 되고 피.모스(30)의 드레인영역(D)과 엔.모스(40)의 드레인영역(D)이 서로 연결된 부분이 출력단자가 되어 입력단자와 출력단자가 서로 반전되는 것을 도시한다.1 is a circuit diagram illustrating an inverter most widely used in an integrated circuit of a semiconductor device, in which an applied voltage, that is, a substrate electrode region V _DD is connected to a source region S of a PMOS 30. The drain region D of the P. Morse 30 is connected to the drain region D of the NMOS 40, and the source region S of the N. Morse 40 is the substrate electrode region. Is connected to V _SS , the source region S of the P. mode 30 is connected to the substrate electrode region V _DD of the P. MOS 30, and the source region S of the N. MOS 40 is N. A portion connected to the substrate electrode region V _SS of the MOS 40 and the gate electrode G of the P. 30 and the N. 40 is connected to each other and becomes an input terminal. The portion where the drain region D and the drain region D of the N-MOS 40 are connected to each other is an output terminal, and the input terminal and the output terminal are inverted with each other.

제2도는 상기 제1도의 A 부분을 종래 기술로서 형성한 것을 도시한 단면도로서, 반도체기판(1) 상부에 소자분리 절연막(2), 게이트산화막(3), 게이트전극(4) 및 소오스/드레인 영역(5A,5B)이 형성된 모스펫(MOSFET)을 형성하고, 상기 모스펫 소자의 소오스영역(5A)과 기판전극영역(5C)을 연결하기 위하여 소오스영역(5A)이 형성되는 활성영역과 이웃한 별도의 활성영역에 상기 반도체기판(1)과 동일한 도전형의 기판전극영역(5C)을 형성하여 소오스영역(5A)과 연결시킨 것을 도시한다.FIG. 2 is a cross-sectional view showing a portion A of FIG. 1 formed in the prior art, in which a device isolation insulating film 2, a gate oxide film 3, a gate electrode 4 and a source / drain are disposed on a semiconductor substrate 1; A MOSFET is formed in which the regions 5A and 5B are formed, and is adjacent to the active region in which the source region 5A is formed to connect the source region 5A and the substrate electrode region 5C of the MOSFET device. The substrate electrode region 5C having the same conductivity type as that of the semiconductor substrate 1 is formed in the active region of the semiconductor substrate 1 and connected to the source region 5A.

상기한 종래 기술에 의하면, 모스펫의 소오스영역과 기판전극영역의 연결부위가 너무 많은 면적을 함유함으로써 반도체소자의 고집적화에 많은 문제점을 발생시킨다.According to the above-described prior art, since the connection region of the source region and the substrate electrode region of the MOSFET contains too much area, there are many problems in high integration of the semiconductor device.

따라서, 본 발명은 반도체기판 상부에 모스펫 소자의 소오스영역이 형성되는 동일한 활성영역에 식각장벽층 및 게이트전극 측벽의 스페이서에 의한 자기정렬방식으로 소오스영역과 기판전극영역을 형성하고, 또한 소오스영역 및 기판전극영역에 자기정렬형 콘택을 형성함으로써 모스펫 소자의 면적을 최소화할 수 있는 반도체소자를 형성하는데 그 목적이 있다.Accordingly, the present invention forms the source region and the substrate electrode region in a self-aligned manner by the spacer of the etch barrier layer and the gate electrode sidewall in the same active region where the source region of the MOSFET device is formed on the semiconductor substrate. The purpose of the present invention is to form a semiconductor device capable of minimizing the area of the MOSFET by forming a self-aligned contact in the substrate electrode region.

이상의 목적을 달성하기 위한 본 발명의 특징은, 반도체소자의 면적을 최소화하기 위하여 상기 소오스영역과 바로 인접된 지역에 기판전극영역을 형성하고 도전층으로 상기 소오스영역과 기판전극영역을 전기적으로 접속시키는데 있다.A feature of the present invention for achieving the above object is to form a substrate electrode region immediately adjacent to the source region in order to minimize the area of the semiconductor device and to electrically connect the source region and the substrate electrode region with a conductive layer. have.

이상의 목적을 달성하기 위한 본 발명의 다른 특징은, 반도체기판 상부에 소자분리 절연막, 게이트산화막, 게이트전극, 제1절연막 및 소오스/드레인 영역이 형성된 모스펫을 형성하는 공정과, 전체구조상부에 제2절연막을 일정두께 증착하고 그 상부에 식각장벽층을 형성하는 공정과, 상기 게이트전극의 외부에 형성된 식각장벽층의 측벽에 기판전극영역 형성용 스페이서를 형성하는 공정과, 상부구조전체에 기판전극영역 마스크를 형성하는 공정과, 상기 기판전극영역 형성용 스페이서와 기판전극영역 마스크를 이용하여 상기 소오스영역에 기판과 같은 형의 불순물을 주입시켜 기판전극영역을 형성하는 공정과, 상기 기판전극영역 형성용 스페이서와 기판전극영역 마스크를 제거한 다음, 전체구조상부에 제3절연막을 형성하고 그 상부에 콘택마스크를 형성하는 공정과, 상기 콘택마스크를 사용하여 상기 제3절연막, 식각장벽층 및 일정두께의 제2절연막을 식각함으로써 콘택홀을 형성함과 동시에 제2절연막 스페이서를 형성하는 공정과, 상기 콘택홀의 측벽에 제4절연막 스페이서를 형성하고 상기 콘택홀에 접속되는 전도물질로서 상호연결선을 형성하는 공정을 포함하는데 있다.Another feature of the present invention for achieving the above object is a process for forming a MOSFET formed with a device isolation insulating film, a gate oxide film, a gate electrode, a first insulating film and a source / drain region on the semiconductor substrate, and the second structure on the whole structure Depositing an insulating film to a predetermined thickness and forming an etch barrier layer thereon; forming a spacer for forming a substrate electrode region on the sidewall of the etch barrier layer formed outside the gate electrode; Forming a substrate electrode region by implanting an impurity of the same type as a substrate into the source region by using a mask for forming a mask, and using the substrate electrode region forming spacer and a substrate electrode region mask; and forming the substrate electrode region. After removing the spacers and the substrate electrode region mask, a third insulating film is formed on the entire structure, and a contact mask is formed thereon. Forming a contact hole by etching the third insulating layer, the etch barrier layer and the second insulating layer having a predetermined thickness using the contact mask, and simultaneously forming a second insulating layer spacer; Forming a fourth insulating film spacer on the sidewall and forming an interconnect line as a conductive material connected to the contact hole.

이하, 첨부된 도면을 참조로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제3a도 내지 제3e도는 본 발명의 실시예에 의한 반도체소자의 제조공정을 도시한 단면도로서, 제1도의 A부분을 형성한 것이다.3A to 3E are sectional views showing the manufacturing process of the semiconductor device according to the embodiment of the present invention, in which part A of FIG. 1 is formed.

제3a도는 피형(Ptype) 불순물이 주입된 반도체기판(1) 상부에 소자분리절연막(2), 게이트산화막(3) 및 게이트전극(4)을 형성하되 상기 게이트전극(4)의 상부에는 마스크 절연막으로 제1절연막(11) 패턴이 형성되어 있으며, 상기 게이트전극(4) 양측의 반도체기판(1)에는 엔형(Ntype) 불순물이 주입된 소오스/드레인영역(5A,5B)을 형성하고 전체구조상부에 제2절연막(12)을 증착한 후, 그 상부에 일정두께의 식각장벽층(13)을 형성한 것을 도시한 단면도이다. 여기서, 상기 식각장벽층(13)은 상부에 형성되는 절연막과는 식각선택비차가 있는 막으로서 실리콘막 또는 질화막을 사용한다.3A illustrates a device isolation insulating film 2, a gate oxide film 3, and a gate electrode 4 are formed on a semiconductor substrate 1 into which Ptype impurities are implanted, and a mask insulating film is formed on the gate electrode 4. The first insulating layer 11 pattern is formed, and source / drain regions 5A and 5B into which N-type impurities are implanted are formed in the semiconductor substrate 1 on both sides of the gate electrode 4, and the entire structure is formed. After the second insulating film 12 is deposited on the cross-sectional view, an etching barrier layer 13 having a predetermined thickness is formed thereon. Here, the etching barrier layer 13 uses a silicon film or a nitride film as a film having an etching selectivity difference from the insulating film formed thereon.

제3b도는 상기 게이트전극(4) 측벽의 식각장벽층(13)의 수직한 면에 비교적 폭이 큰 기판전극영역 형성용 스페이서(14)를 형성하고, 감광막을 이용하여 상기 소오스영역(5A) 부분을 노출시키는 기판전극영역 마스크(15)를 형성한 다음, 상기 기판전극영역 마스크(15)와 기판전극영역 형성용 스페이서(14)를 이용하여 노출된 상기 소오스영역(5A)에 상기 반도체기판(1)과 같은 피형(P-type) 불순물을 주입하여 기판전극영역(5C)을 형성한 것을 도시한 단면도로서, 상기 소오스영역(5A)은 상기 기판전극영역 형성용 스페이서(14)에 의해 게이트전극(4)쪽에는 소오스영역(5A)으로 남아있고, 게이트전극(4)과 떨어져 있는 부분은 기판전극영역(5C)이 자기정렬방식에 의해 형성된 상태의 단면도이다.FIG. 3B shows a spacer 14 for forming a substrate electrode region having a relatively large width on a vertical surface of the etch barrier layer 13 on the sidewall of the gate electrode 4, and using the photosensitive film to form the source region 5A. After forming the substrate electrode region mask 15 exposing the semiconductor substrate 1, the semiconductor substrate 1 is exposed to the source region 5A exposed using the substrate electrode region mask 15 and the substrate electrode region forming spacer 14. Is a cross-sectional view showing a substrate electrode region 5C formed by implanting a P-type impurity such as?), Wherein the source region 5A is formed by a gate electrode (i) by the spacer 14 for forming the substrate electrode region. The source region 5A is left on the 4) side, and the portion away from the gate electrode 4 is a sectional view of the state in which the substrate electrode region 5C is formed by the self-aligning method.

제3c도는 상기 제3b도의 공정 후에 상기 기판전극영역 마스크(15)와 기판전극영역 형성용 스페이서(14)를 제거한 다음, 제3절연막(16)으로 평탄화층을 형성하고 그 상부에 감광막을 이용하여 콘택마스크(17)를 형성한 것을 도시한 단면도로서, 상기 콘택마스크(17)는 이웃한 게이트전극(4)과 겹쳐 있을 수 있다. 여기서, 상기 제3절연막(16)은 비.피.에스.지(BPSG : Boro-Phosphor-Silicate-Glass, 이하에서 BPSG라 함)를 사용할 수 있다.FIG. 3C illustrates that the substrate electrode region mask 15 and the substrate electrode region forming spacer 14 are removed after the process of FIG. 3B, and then the planarization layer is formed of the third insulating layer 16 and the photoresist layer is formed thereon. The contact mask 17 is a cross-sectional view illustrating the formation of the contact mask 17. The contact mask 17 may overlap with the neighboring gate electrode 4. The third insulating layer 16 may be made of B.P.S. paper (BPSG: Boro-Phosphor-Silicate-Glass, hereinafter referred to as BPSG).

제3d도는 상기 콘택마스크(17) 및 식각장벽층(13)을 이용하여 상기 노출되어 있는 제3절연막(16)을 식각하고, 식각장벽층(13)과 제2절연막(12)을 식각함으로써 상기 소오스/드레인영역(5A,5B)과 기판전극영역(5C)을 노출시키는 콘택홀(20,21)을 형성하되, 상기 소오스영역(5A)과 기판전극영역(5C)이 동시에 노출되도록 형성한 것을 도시한 단면도로서, 상기 제2절연막(12)을 일정두께 식각함으로써 상기 게이트전극(4) 측벽에 제2절연막 스페이서(12A)가 형성되어 상기 게이트전극(4)과의 층간절연막으로 사용된다.FIG. 3D illustrates that the exposed third insulating layer 16 is etched using the contact mask 17 and the etching barrier layer 13, and the etching barrier layer 13 and the second insulating layer 12 are etched. Contact holes 20 and 21 are formed to expose the source / drain regions 5A and 5B and the substrate electrode region 5C, and the source and drain regions 5A and 5C are simultaneously exposed. In the cross-sectional view, the second insulating layer 12 is etched to a predetermined thickness to form a second insulating layer spacer 12A on the sidewall of the gate electrode 4 to be used as an interlayer insulating layer with the gate electrode 4.

제3e도는 상기 식각장벽층(13)이 실리콘막과 같은 전도물질인 경우, 상기 콘택홀(20,21) 측벽에 층간절연 목적의 절연막인 제4절연막 스페이서(18)를 형성하고, 도전층 패턴으로된 상호 연결선(35A,35B)을 형성하여 상기 상호 연결선(35A)에 의해 상기 소오스영역(5A)과 기판전극영역(5C)이 접속되도록 한 반도체소자를 도시한 단면도이다. 여기서, 상기 식각장벽층(13)이 절연막일 경우, 상기 제4절연막 스페이서(18)를 형성하지 않고 상기 콘택홀(20,21)에 매립되도록 상호 연결선(35A,35B)을 형성할 수도 있다.3E illustrates a fourth insulating film spacer 18 as an insulating film for interlayer insulation in the sidewalls of the contact holes 20 and 21 when the etching barrier layer 13 is a conductive material such as a silicon film. A cross-sectional view showing a semiconductor device in which interconnection lines 35A and 35B are formed so that the source region 5A and the substrate electrode region 5C are connected by the interconnect line 35A. Here, when the etch barrier layer 13 is an insulating film, interconnection lines 35A and 35B may be formed to be filled in the contact holes 20 and 21 without forming the fourth insulating film spacer 18.

상기 제3d도는 공정단계에서 식각장벽층(13)을 식각한 후, 제4절연막 스페이서(18)형성시 상기 제2절연막(12)을 식각함으로써 상기 소오스/드레인 영역(5A,5B)이 손상되어 발생하는 접합 누설전류를 최소화할 수 있다.3D illustrates that the source / drain regions 5A and 5B are damaged by etching the etch barrier layer 13 in the process step and then etching the second insulating layer 12 when the fourth insulating layer spacer 18 is formed. The junction leakage current generated can be minimized.

상기한 본 발명에 의하면 모스펫의 소오스영역이 형성되는 동일한 활성영역에 식각장벽층 및 게이트전극 측벽의 스페이서에 의한 자기정력방식을 이용하여 소오스영역과 기판전극영역을 형성하고, 또한 소오스영역 및 기판전극영역에 자기정렬형 콘택홀을 형성함으로써 모스펫의 면적을 최소화할 수 있어 반도체소자의 고집적화를 가능하게 함으로써 소자의 생상성을 향상시킨다.According to the present invention, the source region and the substrate electrode region are formed in the same active region where the source region of the MOSFET is formed by using the magnetostatic method by the spacer of the etch barrier layer and the gate electrode sidewall. By forming a self-aligned contact hole in the region, the area of the MOSFET can be minimized, enabling high integration of the semiconductor device, thereby improving device productivity.

Claims (5)

반도체기판 상부에 소자분리 절연막, 게이트산화막, 게이트전극, 상기 게이트전극과 중첩되어 있는 제1절연막 패턴 및 소오스/드레인 영역을 구비하는 모스펫을 형성하는 공정과, 상기 구조의 전표면에 제2절연막과 식각장벽층을 순차적으로 형성하는 공정과, 상기 게이트전극의 외부에 형성된 식각장벽층의 측벽에 기판전극영역 형성용 스페이서를 형성하는 공정과, 상기 반도체기판에서 소오스영역으로 예정되어 있는 부분과 스페이서를 노출시키는 기판전극영역용 마스크를 형성하는 공정과, 상기 기판전극영역 형성용 스페이서와 기판전극영역용 마스크를 이용하여 상기 소오스영역에 기판과 같은 도전형의 불순물을 주입시켜 소오스영역과 인접하는 기판전극영역을 형성하는 공정과, 상기 기판전극영역 형성용 스페이서와 기판전극영역용 마스크를 제거하는 공정과, 상기 구조의 전표면에 제3절연막을 형성하고 그 상부에 콘택마스크를 형성하는 공정과, 상기 콘택마스크를 사용하여 상기 반도체기판의 노출될 때까지 제3절연막과 식각장벽층 및 일정두께의 제2절연막을 순차적으로 식각하여 콘택홀을 형성함과 동시에 제2절연막 스페이서를 형성하는 공정과, 상기 콘택홀에 접속되는 전도물질로서 상호연결선을 형성하는 공정을 포함하 반도체소자의 제조방법.Forming a MOSFET including a device isolation insulating film, a gate oxide film, a gate electrode, and a MOSFET having a first insulating film pattern and a source / drain region overlapping the gate electrode, and a second insulating film on the entire surface of the structure; Forming an etching barrier layer sequentially; forming a spacer for forming a substrate electrode region on a sidewall of the etching barrier layer formed outside the gate electrode; and forming a spacer and a portion of the semiconductor substrate, which are intended as source regions. A process of forming a mask for exposing the substrate electrode region, and implanting an impurity of the same type as the substrate into the source region using the spacer for forming the substrate electrode region and the mask for the substrate electrode region to adjoin the source region; Forming a region, the spacer for forming the substrate electrode region and the mask for the substrate electrode region; Removing the ink, forming a third insulating film on the entire surface of the structure and forming a contact mask thereon; and using the contact mask, the third insulating film and the etching barrier until the semiconductor substrate is exposed. Forming a contact hole by sequentially etching the layer and the second insulating film having a predetermined thickness, and simultaneously forming a second insulating film spacer; and forming a interconnect line as a conductive material connected to the contact hole. Manufacturing method. 제1항에 있어서, 상기 콘택마스크는 이웃한 게이트전극과 겹쳐지게 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The method of claim 1, wherein the contact mask is formed to overlap with a neighboring gate electrode. 제1항에 있어서, 상기 반도체기판이 피형(Ptype) 불순물이 주입되어있는 경우,상기 소오스/드레인 영역은 엔형(Ntype), 상기 기판전극영역은 피형(Ptype) 불순물을 주입하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The semiconductor substrate of claim 1, wherein when the semiconductor substrate is implanted with Ptype impurities, the source / drain regions are formed by injecting N-type and the substrate electrode regions by implanting P-type impurities. A method of manufacturing a semiconductor device. 제1항에 있어서, 상기 반도체기판이 엔형(Ntype) 불순물이 주입되어있는 경우,상기 소오스/드레인 영역은 피형(Ptype), 상기 기판전극영역은 엔형(Ntype) 불순물을 주입하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The N-type impurity is implanted in the semiconductor substrate, wherein the source / drain region is formed by implanting Ptype, and the substrate electrode region is formed by implanting N-type impurity. A method of manufacturing a semiconductor device. 제1항에 있어서, 상기 콘택홀의 측벽에 제4절연막 스페이서는 형성하지 않고 상호연결선을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The method of claim 1, wherein an interconnection line is formed on the sidewall of the contact hole without forming a fourth insulating layer spacer.