KR19990023121A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 PN 접합을 갖는 반도체 장치에 있어서의 온 저항 및 내압의 변동값을 동시에 작게 하는 것을 목적으로 한다.
고불순물농도의 n+Si 기판(1)의 표면(S1)으로부터 깊이(D)의 위치까지 저불순물농도의 n-층(2E)을 에피택셜 성장시킨다. 그리고, 표면(S1)으로부터 n-층(2E)내에 인(P)을 이온주입한다. 그 후, 표면(S1) 위에 열산화에 의해 SiO2막을 형성하고, SiO2막에 개구부를 형성한다. 다시 개구부를 이용하여 p형 불순물을 이온주입한 n-층(2E)내에 주입과 열처리에 의해서 p형 불순물을 확산함으로써, p형 확산층(웰)을 표면(S1)으로부터 소정 깊이의 위치까지 형성한다.
이에 따라, n-층(2E)에 대신하여, 표면(S1)측으로부터 단조감소하게 계면(BS)측에 있어서 극소값을 가지는 불순물 농도 분포를 구비한 n층이 형성된다. 그 후, 소정의 전극 등을 형성하여 소자를 완성한다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히, PN접합을 갖는 반도체 장치, 예를 들어 다이오드나 종형 MOSFET 등의 디바이스에 있어서, 그 내압의 변동 및 온 저항의 변동을 동시에 더 감소시키기 위한 기술에 관한 것이다.
이하, 내압 60V이하의 종형 MOSFET에 대하여 그 종래의 제조방법을 도면에 따라서 설명한다. 도 21∼도 32는 종래의 제조공정의 일례를 나타낸 종단면도이다.
우선, 도 21에 나타낸 바와 같이, 고농도의 n+형 실리콘 기판(10)을 준비한다. 그리고, 상기 기판(10)의 제 1 주면(10S1)으로부터 그 내부로 향하여, 도 22에 표시된 것과 같이 두께(D)의 저농도 n층(11)을 에피텍셜 성장시킨다. 다음으로, 도 23에 표시된 것과 같이, n층(11)의 제 1 주면(11S1) 상에 SiO2막(18)을 열산화법에 의해 형성하고, 다시 도 24에 표시된 것과 같이 SiO2막(18)으로 개구부(19)를 형성한 뒤, 개구부(19)를 이용하여 p형 불순물을 n층(11)내부에 이온주입한다. 그리고, 도 25에 나타낸 것과 같이 주입된 불순물을 확산시킨 후, SiO2막(18)을 제거하여, 도 26에 표시된 p형 불순물영역(12)을 형성한다.
그 후, 도 27에 나타낸 바와 같이 게이트 산화막(13)을 열산화에 의해 형성하고, 다시 도 28에 나타낸 바와 같이 게이트 산화막(13)의 표면 위에 게이트 전극이 되도록 다결정 실리콘층(14)을 형성한다. 다음으로, 도 29에 나타낸 바와 같이 p형 불순물영역(12)의 표면으로부터 소정의 깊이의 위치까지 선택적으로 고농도의 n+소스 불순물영역(15)을 형성한다. 다음으로, 도 30에 나타낸 바와 같이 다결정 실리콘층(14)의 노출된 상부면과 n+층(15)의 표면 범위에서 게이트 산화막(13)의 옆부분 상에 선택적으로 층간절연막(16)을 형성하고, 양층(13, 14)을 피복한다. 그 후, 도 31에 나타낸 바와 같이 층간절연막(16)의 상부표면 및 노출된 n층(11)의 제 1 주면 상에 소스전극(17)을 형성하고, 다시 도 32에 나타낸 바와 같이 n+형 실리콘 기판(10)의 제 2 주면(10S2) 상에 드레인 전극(20)을 형성한다.
다음으로, 도 32에 나타낸 종형 MOSFET의 동작에 대하여 설명한다.
게이트 전극인 다결정 실리콘층(14)에 정방향 게이트 전압을 인가하면, 게이트산화막(13) 바로 아래의 p형 불순물영역(12)의 표면에 전자가 유기된다. 게이트 전압을 다시 상승시켜 가면, 좁은 n형 채널영역이 발생한다. 거기서, 드레인 전극(20)에 정방향 전압을 인가하면, 채널영역에 의해 양층(15, 11)은 도통하고, 소스전극(17)으로부터 드레인 전극(20)에 전자전류가 흐르게 된다.
이 전자전류는 n층(11)의 불순물농도 두께에 의존하고 있다. 또, 불순물농도는 비저항으로 나타나므로, 결국, 전자전류는 n층(11)의 비저항과 두께에 의존하고 있다. 따라서, 정격의 전자전류가 각층(15,12,11,10)내를 흐를 때 발생하는 온 저항은 n층(11)의 비저항과 두께에 의존한다.
다음으로, 반도체의 pn접합에는 공핍층영역이 생기고, 그 폭은 p형, n형 각각의 영역의 불순물농도와 두께에 관계하고 있다. 그래서, pn접합간의 내압(항복전압)은 공핍층영역에 인가된 전압에 의한 전계에 의존하고 있기 때문에, 그 내압은 p형, n형 각각의 영역의 불순물농도와 두께에 관계한다. 특히 도 32에 나타낸 종형 MOSFET의 경우에는, 공핍층영역이 주로 불순물농도가 낮은쪽으로 확장되기 때문에 그 소스전극(17)과 드레인 전극(20)간의 내압은 n층(11)의 불순물농도(즉, 그 비저항)와 두께에 밀접하게 관계하고 있다.
종래의 내압 60V이하의 종형 MOSFET는 상기와 같이 구성되어 있기 때문에, 드레인측의 n층의 불순물농도나 그 두께가 변동하면, 그것에 따라서, 해당 n층의 비저항과 두께에 의존하고 있는 온 저항과 내압의 특성 또한 변동하게 된다. 그래서, 종래의 기술에서는 상기 n층의 에피텍셜 성장시에(도 22참조), 그 비저항과 두께에 필연적으로 제조시의 변동이 생긴다. 그 변동은 ±10% 정도이고, 무시할 수 없는 값이다. 추가로, 그 후의 소자제조시의 열처리에 의해, n형 실리콘 기판내의 고농도 불순물의 부상이 발생하기 때문에, 도 22의 n층의 두께(D)가 실질적으로 얇게 되고, 비저항이 커진다. 따라서, 도 22의 두께(D)와 도 32의 두께(D1P)의 관계는 DD1P로 된다. 여기서, '부상'은 도 32로 말하면, n+층(10)내의 n형 불순물의 일부가 n층(11)내에 확산된 n+층(10)의 영역이 n층(11)측에 확산된 현상을 말한다. 예를 들면, 도 20에서 점선(BC)으로 표시한 것같이 불순물농도의 상승을 가져온다.
(A)그래서, ① n층의 에피텍셜성장시에 비저항이 높은쪽으로 변동, 또, ② n형 실리콘 기판의 고농도 불순물의 부상에 의해 비저항이 더 커지면, 온 저항이 원하는 값보다 커지게 되는 문제가 생긴다. 즉, 상기 ①에 의해 비저항 ρ가 ρ＋α로 되고, 다시 상기 ②에 의해 비저항이 ρ＋α＋β로 되는 동시에 n층의 두께(D)는 얇아진다. 이때, 온 저항은 비저항 ρ의 증대에 의한 그 증가분 쪽이 두께(D)의 감소에 의한 그 감소분 보다도 커지게되므로 증가한다. 다른쪽 내압은 감소하지 않는다.
(B) ① 반대로 n층의 에피텍셜성장시에 비저항이 낮은쪽에 변동, 또 ② 부상에 의해 n층이 얇아지면, 내압이 낮아져 버리는 문제가 발생한다. 이 경우, 비저항은 결과적으로 증감되고, 두께(D)의 감소에 의한 영향이 커지기 때문에 온 저항의 증대는 문제되지 않고, 내압의 저하가 문제점으로 출현하는 것이다.
이러한, n층의 비저항의 변동과 두께의 변동에 기인해서 온 상태 저항과 내압의 특성도 크게 변동되어 버린다는 문제점(A),(B)는 내압 60V이상의 종형 MOSFET에 있어서 특히 현저한 문제점으로 출현하지만, 이러한 문제점은 이것에 한정되는 것이 아니고, 내압 60V대의 종형 MOSFET에 있어서도 똑같이 발생하고, 다시 파워모듈에서 예컨대, 프리휠 다이오드로서 사용된 pin구조의 다이오드에 있어서도 동일하게 발생한다.
이 발명은 상기와 같은 문제점을 해소하기 위해 이루어진 것으로, 에피택셜성장시의 제조 변동 및 그 후의 열처리에 의한 기판불순물의 부상에 의한 에피택셜성장층의 불순물농도나 그 두께의 변동의 값을 작게 할 수 있는 동시에 온 저항 및 내압이라고 하는 반도체 장치의 특성의 변동값이 감소된 신규한 구조의 반도체 장치를 얻는 것을 제 1 목적으로 하고 있다.
또한, 본 발명은 그러한 반도체 장치에 알맞은 신규한 제조방법을 제공하는 것을 제 2 목적으로 하고 있다.
청구항 1 기재의 발명에 관한 반도체 장치는 제 1 주면과 상기 제 1 주면에 대향하는 제 2 주면을 갖는 제 1 불순물농도의 제 1 도전형의 제 1 반도체층과, 상기 제 2 주면과 계면을 이루는 제 3 주면과 상기 제 3 주면에 대향하는 제 4 주면을 갖고, 또한 상기 제 1 불순물농도 보다도 저농도의 제 2 불순물농도를 갖는 상기 제 1 도전형의 제 2 반도체층과, 상기 제 4 주면의 일부로부터 상기 제 2 반도체층내부의 소정의 깊이까지 설정된 제 2 도전형의 웰과, 상기 제 1 주면상에 형성된 제 1 주전극과, 상기 웰의 표면상에 형성된 제 2 주전극을 구비하고, 상기 웰이 없는 상기 제 2 반도체층부분에서의 상기 제 2 불순물농도는 상기 제 4 주면측보다 단조감소하고, 게다가 상기 계면측에서 극소로 되도록 깊이방향으로 분포해 있는 것을 특징으로 한다.
청구항 2 기재의 발명에 관한 반도체 장치는 제 1 주전극과, 상기 제 1 주전극 위에 형성된 제 1 불순물농도의 제 1 도전형의 제 1 반도체층과, 상기 제 1 반도체층 위에 형성된 제 2 불순물농도의 상기 제 1 도전형의 제 2 반도체층과, 상기 제 2 반도체층의 표면으로부터 그 내부로 확산시켜 선택적으로 형성된 제 2 도전형의 확산층과, 상기 확산층의 표면 위에 형성된 제 2 주전극을 구비하고, 상기 제 2 불순물농도는 상기 제 1 불순물농도 보다 더 작고, 상기 제 2 반도체층은 에피택셜성장층을 그 주재료로하며, 더구나 이온주입법에 의해 상기 에피택셜성장층 내에 주입된상기 제 1 도전형의 소정의 불순물을 구비하고, 상기 확산층은 상기 소정의 불순물을 구비한 상기 제 2 반도체층 내에 확산처리에 의해 형성된 것을 특징으로 한다.
청구항 3 기재의 발명에 관한 반도체 장치의 제조방법은 제 1 불순물농도의 제 1 도전형의 제 1 반도체층을 준비하는 제 1 공정과, 제 2 불순물농도의 상기 제 1 도전형의 제 2 반도체층을 상기 제 1 반도체층 내에 에피택셜 성장시키는 제 2 공정과, 상기 제 2 반도체층 내에만 상기 제 1 도전형의 소정의 불순물을 주입하고, 다시 상기 소정의 불순물을 확산시킴으로써, 상기 제 2 반도체층의 불순물농도를 상기 제 2 불순물농도에서 제 3 불순물농도로 바꾸는 제 3 공정을 구비하여,
(상기 제 1 불순물농도)(상기 제 3 불순물농도)(상기 제 2 불순물농도)의 관계가 성립하는 것을 특징으로 한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 구조를 나타내는 단면도,
도 2는 본 발명의 제 1 실시예에 따른 반도체 장치의 불순물 농도 분포와 종래기술과의 비교도,
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치의 불순물 농도 분포와 종래기술과의 비교도,
도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 불순물 농도 분포와 종래기술과의 비교도,
도 5는 본 발명의 제 2 실시예에 따른 MOS 게이트를 구비한 반도체 장치의 제조공정을 나타내는 단면도,
도 6은 본 발명의 제 2 실시예에 따른 MOS 게이트를 구비한 반도체 장치의 제조공정을 나타내는 단면도,
도 7은 본 발명의 제 2 실시예에 있어서의 대응하는 공정 종료시의 불순물 농도 및 깊이의 관계도,
도 8은 본 발명의 제 2 실시예에 따른 MOS 게이트를 구비한 반도체 장치의 제조공정을 나타내는 단면도,
도 9는 본 발명의 제 2 실시예에 따른 MOS 게이트를 구비한 반도체 장치의 제조공정을 나타내는 단면도,
도 10은 본 발명의 제 2 실시예에 따른 MOS 게이트를 구비한 반도체 장치의 제조공정을 나타내는 단면도,
도 11은 본 발명의 제 2 실시예에 따른 MOS 게이트를 구비한 반도체 장치의 제조공정을 나타내는 단면도,
도 12는 본 발명의 제 2 실시예에 따른 MOS 게이트를 구비한 반도체 장치의 제조공정을 나타내는 단면도,
도 13은 본 발명의 제 2 실시예에 있어서의 대응하는 공정 종료시의 불순물 농도와 깊이의 관계도,
도 14는 본 발명의 제 2 실시예에 따른 MOS 게이트를 구비한 반도체 장치의 제조공정을 나타내는 단면도,
도 15는 본 발명의 제 2 실시예에 따른 MOS 게이트를 구비한 반도체 장치의 제조공정을 나타내는 단면도,
도 16은 본 발명의 제 2 실시예에 따른 MOS 게이트를 구비한 반도체 장치의 제조공정을 나타내는 단면도,
도 17은 본 발명의 제 2 실시예에 따른 MOS 게이트를 구비한 반도체 장치의 제조공정을 나타내는 단면도,
도 18은 본 발명의 제 2 실시예에 따른 MOS 게이트를 구비한 반도체 장치의 제조공정을 나타내는 단면도,
도 19는 본 발명의 제 2 실시예에 따른 MOS 게이트를 구비한 반도체 장치의 제조공정을 나타내는 단면도,
도 20은 본 발명의 제 2 실시예에 있어서의 대응하는 공정 종료시의 불순물 농도와 및 깊이의 관계도,
도 21은 종형 MOSFET의 종래의 제조공정을 나타내는 단면도,
도 22는 종형 MOSFET의 종래의 제조공정을 나타내는 단면도,
도 23은 종형 MOSFET의 종래의 제조공정을 나타내는 단면도,
도 24는 종형 MOSFET의 종래의 제조공정을 나타내는 단면도,
도 25는 종형 MOSFET의 종래의 제조공정을 나타내는 단면도,
도 26은 종형 MOSFET의 종래의 제조공정을 나타내는 단면도,
도 27은 종형 MOSFET의 종래의 제조공정을 나타내는 단면도,
도 28은 종형 MOSFET의 종래의 제조공정을 나타내는 단면도,
도 29는 종형 MOSFET의 종래의 제조공정을 나타내는 단면도,
도 30은 종형 MOSFET의 종래의 제조공정을 나타내는 단면도,
도 31은 종형 MOSFET의 종래의 제조공정을 나타내는 단면도,
도 32는 종형 MOSFET의 종래의 제조공정을 나타내는 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : n형 실리콘 기판 2B : n-층
2 : n층 3 : p형 불순물영역(p형 웰)
4 : 게이트 산화막 5 : 게이트 전극
6 : n+소스 불순물영역 7 : 층간절연막
8 : 소스 전극 9 : 드레인 전극
제 1 실시예
도 1 은 본발명의 제 1 실시예에 관한 반도체 장치의 하나의 종형 MOSFET의 구조를 나타낸 종단면도이다.
도 1 에 있어서, 제 1 도전형(n형)의 제 1 반도체층(1)은 제 1주면(S1)과 제 1 주면(S1)에 대향한 제 2 주면(S2)을 가지며, 또한 고농도의 제 1 불순물농도를 갖는다. 동일한 제 1 도전형의 제 2 반도체층(2)은 상기 제 2 주면(S2)과 계면(BS)을 이루는 제 3 주면(S3)과, 제 3 주면(S3)에 대향한 제 4 주면(S4)을 가지며, 또한 상기 제 1 불순물농도 보다 저농도인 제 2 불순물농도를 갖는다. 또, 제 2 도전형(p형)의 웰이 없는 확산층(3)은 상기 제 4 주면(S4)의 일부에서 제 2 반도체층(2)내부의 소정의 깊이(d)까지 설정되어 있다. 다시, 제 1 주전극(드레인전극)(9)이 상기 제 1 주면(S1) 상에 형성되고, 제 2 주전극(소스전극)(8)이 상기 웰(3)의 표면(3S), 즉, 제 4 주면(S4)의 일부분 상에 형성되어 있다. 다시, 웰(3)의 표면(3S)중 제 2 주전극(8)의 단부(8E)와 계면을 이루는 제 1 부분(3S1)과, 제 1 부분(3S1)에 인접함과 동시에 제 2 주전극(8)이 형성되지 않은 제 2 부분(3S2)의 일부로부터 웰(3)의 내부로 향해서 소정의 깊이에 제 1 도전형(n형)인 고농도의 제 3 반도체층(n+)(6)이 형성되어 있다. 또 웰(3)의 표면(3S)인 제 2 부분(3S2)의 다른 부분 상에 절연막(4)과 게이트전극인 제 3 주전극 내지 도전성층(5)이 순차로 형성되어 있다. 그리고, 양막(4, 5)을 피복하도록 층간절연막(7)이 형성되고, 이 막(7)의 표면을 제 1 주전극(8)이 피복하고 있다.
상기 제 2 반도체층(2)(n)은 제 2 불순물농도(n) 보다도 저농도(n-)의 에피택셜 성장층을 그 주재료로하고 해당 에피택셜성장층에 제 1 도전형인 소정의 불순물 이온, 예를 들면 인이온을 이온주입하고, 주입된 인이온을 확산시키는 것으로, 제 2 불순물농도의 반도체층으로서 형성되어 있다. 상기 제 2 반도체층(2)이 이온주입·확산된 인 등의 제 1 도전형 불순물 이온을 구비한 것에 의해 상기 제 2 반도체층(2)은 후술한 특유의 불순물농도 분포를 나타낸다. 이점이 본 장치의 신규한 특징점이다. 또한, 웰(3)은 확산처리에 의해 형성되고, 이 확산처리시의 열처리가 이온주입된 상기 소정의 불순물 이온의 확산에 기여하고 있다.
도 2 는 내압 30V의 장치에 있어서, 이온주입된 인 이온의 확산처리 후의 도 1의 제 2 반도체층(2)중, 웰(3)이 없는 부분에 있어서의 제 1 도전형불순물의 농도분포를 나타낸 시뮬레이션 결과이고, 실선(C1)이 본 장치의 경우이며, 점선(C2)은 비교를 위해 나타낸 종래장치의 경우이다. 횡축은 도 1의 깊이 X1에 해당한다. 단지, 도 2에서는 표면상의 절연막(SiO2막)(4)을 포함해서 횡축의 깊이를 나타내고 있다.
도 3 및 도 4는 도 1의 웰(3)을 형성한 후, 다른 층(4,5,6,7,8,9)을 모두 형성한 뒤의 불순물농도분포의 시뮬레이션 결과를 나타내고 있다. 특히, 도 3은, 도 1의 웰(3)의 표면(3S)에서 웰(3) 바로 아래의 계면(BS)을 향하여 분포하는 불순물농도의 프로파일을 나타내고, 횡축은 도 1의 X1에 해당한다. 한편, 도 4는 웰(3)이 없는 제 2 반도체층(2) 내의 제 1 도전형 불순물의 농도분포를 나타내고, 횡축은 도 1의 X1에 해당한다. 도 3의 실선(C1), 도 4의 실선(CC1)이 본 장치의 경우이고, 도 3, 4의 점선(C2, CC2)이 비교를 위해 나타낸 종래장치의 경우이다.
도 3에 나타낸 것처럼 본 장치에서는 웰(3)의 상기 표면(3S)에서 웰 바로 아래의 계면(BS)까지의 불순물농도가 표면(3S)측에서 제 1 극대(P1)로 되고, 웰의 저면(3B)에서 제 1 극소(P2)로 되고, 제 2 반도체층(2)중의 웰(3)의 저면(3B)측 가까이에서 제 2 극대(P3)로 되고, 전계(BS)측 가까이에서 제 2 극소(P4)로 되도록 분포하고 있다.
도 4에 따른 본 장치에서는 상기 웰(3)이 없는 제 2 반도체층(2)부분에 있어서의 제 2 불순물농도는 제 4 주면(S4)측으로부터 단조감소하고 계면(BS)측 가까이에 있어서 극소로 되도록 깊이 방향으로 분포하고 있는 것이 이해된다.
제 2 불순물농도(n)의 값은 1×1015cm-3∼1×1016cm-3의 범위내에 있는 것을 근거로하고 도 2∼도 4의 결과를 참조하면, ① 각층 4∼9 형성전의 수단에서는 상술한 부상에 의한 영향이 적기 때문에 제 2 반도체층(2)의 두께는 SiO2막의 두께 0.3㎛를 제외하면, 4.1㎛정도이고, ② 각층 4∼9를 모두 형성한 단계에서는 본 장치의 경우 제 2 반도체층(2)의 두께(D1)는 약 4.0㎛이므로, 부상에 의한 제 2 반도체층(2)의 두께의 감소(즉, 비저항의 증가)가 충분히 억제되어 있는 것이 이해된다. 한편, 종래장치의 경우에는 도 3의 결과에 의해 각층 4∼9를 모두 형성한 후의 제 2 반도체층(2)에 해당하는 층의 두께는 2.3㎛정도이고, 그 층과 웰 저면과의 간격이 거의 없는 상태로 된다. 이와 같이, 종래장치에서는 전술한 부상에 의한 영향이 극히 큰 것으로 이해된다.
이 비교결과로부터 이해되는 것처럼 본 장치에서는 도 2, 도 3, 도 4에 나타낸 불순물농도 분포를 갖기 때문에, 제 2 반도체층내에 주입·확산된 소정의 불순물 이온이 그 후의 부상에 의한 제 1 반도체층에서 불순물의 확산 내지 침입을 억제하는 기능을 하고 있다. 이 때문에, 소자형성 후의 도 1의 구조를 가지는 반도체 장치에 있어서는 제 2 반도체층(2) 두께의 감소를 충분히 억제되고, 제 2 반도체층(2)의 비저항의 증가가 충분히 억제된다. 따라서, 소자 제조시에 불순물 농도나 두께에 변동이 있어도 그것들의 변동이 상기 부상에 의해서 더 확대되는 것을 효과적으로 억제하는 것이 가능해지고, 불순물 농도 및 두께의 변동이 종래 보다도 작은 제 2 반도체층을 구비한 종형 MOSFET를 얻을 수 있다. 그 결과, 온 저항과 내압(PN 접합의 항복전압)이라는 특성의 변동이 작은 종형 MOSFET를 얻을 수 있게되고, 그 것은 채널영역에서의 표면농도의 변동도 작게 할 수 있기때문에, 한계치전압의 변동도 작아진다.
도 1에 나타낸 구조는 종형 MOSFET 이지만, 그 특징부는 각층(1∼3)에 있는 것이므로, 동일하게 p-n-n+구조를 가지는 다이오드에도 본 발명을 적용할 수 있다. 또한, n-p-p+구조를 가진 다이오드나 종형 MOSFET 중 어디에도, 물론 본 발명의 기본적인 사고방식을 적용할 수 있다.
제 2 실시예
제 2 실시예는 제 1 실시예에서 구현화된 본 발명에 관한 반도체 장치의 제조방법에 관해서 언급한다. 여기서는, PN 접합을 구비한 반도체 장치의 일례로서, 종형 MOSFET의 제조방법에 관해서, 첨부도면에 근거해서 설명한다. 첨부도면 중 도 5∼도 6, 도 8∼도 12, 도 14∼도 19는 종형 MOSFET의 각 제조공정을 나타내는 종단면 도면이고, 도 7, 도 13 및 도 20은, 각각 대응하는 공정의 종료후에 있어서의 불순물 농도와 제 1 표면(S1)(도 5 참조)부터의 깊이와의 관계를 모식적으로 나타낸 도면이다.
(제 1 공정)
도 5에 도시한 바와 같이 1×l018㎝-3∼1×l019㎝-3의 제 1 불순물 농도의 n형실리콘 기판 1을 준비한다. 여기서는, n형이 제 1도전형에 해당하고, p형이 제 2도전형에 해당된다. 그래서, n형 실리콘 기판(1)을 「제 1도전형의 반도체층」이라고 부르며, 도 5에서는 상기 층(1)을 기호 n+로서 나타내고 있다.
(제 2 공정)
n형 실리콘 기판(1)의 제 1표면(S1)으로부터 상기 기판(1)의 내부로 향하여 도 6에 도시한 바와 같이, 두께(D) 1×1014㎝-3∼1×l019㎝-3정도의 제 2불순물 농도를 가지는 n형의 n-층(2E)을 제 1도전형의 제 2반도체층으로서 에피택셜 성장시킨다. 그 결과, 상기 제 1표면(S1)은 n-층(2E)의 표면으로 된다.
이 경우의 n-층(2E)에서의 불순물 농도의 제 1표면(S1)으로부터의 깊이에 대한 분포(도핑·프로파일)를 도 7에 나타낸다. 종래기술의 문제점으로서 전술한 바와 같이, 공정상 에피택셜 성장시에 ±10%정도의 불순물 농도의 변동과 에피택셜 성장층의 막 두께의 변동이 필연적으로 생길 수 있다. 그러나, 여기서는 에피택셜 성장층의 불순물 농도를 종래의 경우 보다도 1자리수 더 작게 컨트롤하고 있기때문에, 상기 ±10%정도라는 변동의 비율은 변하지 않는다고 해도 변동의 절대치 그 자체는 종래 보다도 작아진다. 이 점을 도 7에서는 종래기술의 경우를 변동값 △np로서 나타내고, 본 실시의 형태의 경우를 변동값 △n-로서 나타내고 있다. 물론, △n-△np의 관계가 성립한다.
한편, n-층(2E)대신에, 또, 저불순물 농도(1×1014㎝-3미만)의 n-층을 제 2불순물 농도의 제 2반도체층으로서 사용해도 좋다.
(제 3 공정)
본 공정은 에피택셜 성장후의 제 2반도체층 내에만 그 표면으로부터 n형의 소정 불순물을 주입하고, 그 후, 주입한 불순물을 열처리에 의해서 제 2반도체층 내에 확산시킴으로써, 제 2불순물 농도(저농도)보다도 크고 또 제 1불순물 농도(고농도)보다도 작은 제 3불순물 농도(즉, 중간농도)를 가지는 제 2반도체층을 형성하는 점에 있다. 그리고, 상기 열처리에 의해 소정의 불순물을 확산하는 방법으로서, 여기서는, 제 2반도체층의 제 1표면으로부터 소정의 깊이 d( D)까지에 p형 웰을 형성하기 위한 확산처리 내지 확산공정을 이용하고 있어, 이에 따라, 종래기술의 공정중 이용가능한 공정을 적극적으로 또 유효하게 사용하여, 본 공정의 실용성·범용성을 높이고 있다. 구체적으로는 이하와 같다.
우선, 도 8에 도시한 바와 같이 n-층(2E)의 표면 즉, 제 1표면(S1)으로부터 그 내부로 주입량 5×1012㎝-2정도의 인(P)을 상기 소정의 불순물로서 이온주입한다. 물론, 소정의 불순물로는 인 대신에 다른 도우너를 형성하는 불순물이어도 무방하다.
다음에 1×1016㎝-3∼1×1017㎝-3의 불순물 농도를 가지는 p형의 불순물 영역 즉, p형 웰을 형성한다. 이것은 종래기술로서 도 23∼도 26에 나타낸 웰 형성공정을 사용하여 행해진다. 단지 본 실시형태로서는 상기 인(P)의 이온이 n-층(2E) 내에 주입된 상태이기 때문에, 이하에 도시한 바와 같이 이 웰 형성공정 실행후의 n-층(2E)내의 불순물 농도분포는 종래기술의 경우와는 달라진다. 이 점을, 이하에 상술한다.
n-층(2E)의 표면(S1) 상에 열산화법에 의해 산화막을 여기서는 SiO2막(18)을 형성한다(도 9 참조). 이 열처리에 의해, 앞의 공정에서 주입된 인의 계면(BS)으로 확산이 생김과 동시에, n형 Si 기판(1)으로부터의 n형 불순물의 표면(S1)으로의 확산도 약간 생기기 때문에 SiO2막(18) 형성뒤의 n-층(2E)의 불순물 농도(n')는 제 2불순물농도 보다 약간 커지게 된다(n n' n-).
다음으로 도 10에 도시한 바와 같이 SiO2막(18)의 일부에 개구부(19)를 형성하고, 이 개구부(19)를 이용하여, 노출한 표면(S1)에서 바로 아래 내부에 p형 불순물을 이온주입한다. 그리고, 소정의 온도로 확산처리를 하는 것으로, 도 11에 도시한 바와 같이 표면(S1)으로부터 깊이(d)의 위치까지 걸쳐서 p형 웰(3)을 형성한다. 이에 따라, n-층의 표면(S1)은 p형 웰(3)의 표면으로 된다. 그 후, SiO2막(18)을 제거한다(도 12).
이 확산시의 열처리에 의해서, 인 이온의 표면(S1)으로부터 계면(BS)으로 향하여 확산이 더 진행하고, 한편, n형 Si 기판(1)으로부터 계면(BS)을 넘어서 침입하는 n형 불순물의 확산도 약간 더 생긴다. 그 결과, 도 6의 n-층(2E)은 보다 고농도의 제 3불순물 농도(1×1015㎝-3∼1×1016㎝-3)를 갖는 도 12의 n층(2)이 된다. 이 경우, n형 Si 기판(1)으로부터의 불순물의 확산이 약간이라도 생기기 때문에, 그 두께(D')는 두께(D)보다도 약간 작아진다. p형 웰(3)이 없는 n층(2)내의 표면(S1)으로부터의 깊이방향(X)에 대한 불순물 분포를 도 13에 나타낸다. 이 도즈·프로파일에 나타낸 바와 같이, n층(2) 내의 불순물농도 분포는 표면(S1)측으로부터 깊게 됨에 따라서 단조감소하고, 그 후, 거의 일정값이 된다. 이것은, 주입된 인 이온의 확산에 의한 영향이다.
(제 4 공정)
다음으로, 도 14에 나타낸 바와 같이, 표면(S1) 중 p웰(3)의 단부(3E) 주변부와 그 외측의 n층(2)의 부분에 대한 표면부분(제 2표면부분(S12))의 위에 1000Å정도의 게이트 절연막(4)을 열산화에 의해 형성한다. 다시, 도 15에 도시한 바와 같이, 게이트 산화막(4)의 표면 위에 게이트 전극(제 3주전극)이 되도록 3000∼5000Å정도의 다결정 실리콘층(도전성층)(5)을 형성한다. 그 후, 도 16에 나타낸 바와 같이 p형 웰(3)의 표면(S1) 중 상기 다결정 실리콘층(5)에 의해서 끼워진 부분 내에서 게이트 절연막(4)에 인접한 부분(제 1표면부분(S11))에서 p형 웰(3)의 내부에 걸쳐 1×1019c m-3∼1×1020㎝-3의 n+소스 불순물영역(제 3 반도체층)(6)을 형성한다. 다음에, 도17에 도시한 바와 같이, 다결정 실리콘층(5)의 표면과, n+소스 불순물영역(6)의 표면중, 게이트 절연막(4)에 인접하는 옆의 일부분 위에, 선택적으로 층간 절연막(7)을 형성하여 양층(4,5)을 피복한다.
(제 5 공정)
그 후, 도 18에 도시한 바와 같이, 층간 절연막(7)의 표면 및 노출된 p형 웰(3)의 표면(S1)상에, 제 1 주전극인 소스 전극(8)을 형성하고, 다시, 도 19에 도시한 바와 같이, n형 실리콘 기판(1)의 제 2표면(S2)상에, 제 2 주전극인 드레인 전극(9)을 형성한다. 이에 따라, 종형 MOSFET가 형성된다.
상기 제 4공정, 제 5공정에서의 열처리에 의해서, n형 실리콘 기판(1)으로부터 n층(2)으로의 불순물확산(부상)이 현저하게 생기지만, 상기 제 3공정에 의해서 인 이온을 n층(2)내에 확산시켰기 때문에, 제 4공정, 제 5공정시의 열에 의해서 인 이온의 n층(2)내에서 계면(BS)을 향해 확산이 더 발생되고, 이 확산이 역방향의 확산인 상기 부상을 억제하는 기능을 하기 때문에, 도 20에 도시한 바와 같이, 표면(S1)으로부터 깊이 X방향에 대한 불순물 농도분포는 표면(S1)측에서 극대로, 계면(BS)측에서 극소로 되고, 부상에 의한 영향은 종래기술의 경우에 비해 작아진다. 그렇지만, 부상을 완전히 억지할 수 없기 때문에, 소자제조 후의 n층(2)의 두께(D1)(도 19)는 당초의 두께(D)(도 6)보다도 얇게 되는 것은 피할 수 없다. 단지, 이 경우라도, D1P D1 D의 관계가 성립한다.
종래기술로서는, 전술한 것처럼 n층 에피택셜성장시에 비저항과 두께의 쌍방에 제조상의 변동이 있고, 그것들은 각각 ±10% 정도를 허용범위로 하고 있다. 그 후, 소자제조시의 열처리에 의해서 고농도의 n형 실리콘 기판으로부터의 불순물확산에 의한 부상이 발생하기 때문에, 이에 따라, 에피택셜 성장시에 비저항이 높은 쪽으로 변동한 소자에 대해서는 n층의 비저항 또한 높아지고, 반대로 낮은 쪽으로 변동한 것에 대해서는 그 두께 또한 얇게 되었다.
그러나, ① 이 실시의 형태의 제조공정에서는, 저불순물 농도의 n-또는 n-한 층을 에피택셜 성장시키기 때문에, n층을 직접 에피택셜 성장시키는 경우보다도, 불순물 농도의 변동값을 작게 할 수 있다. 또한, ② n층을 형성하기 위해서 인 등의 불순물 이온주입을 사용하고 있지만, 이러한 불순물 이온주입에서는 주입량의 변동 자체가 작기때문에, 그 후의 p형 웰의 형성공정을 통해 형성한 후의 n층의 불순물 농도의 변동값을 작게 억제할 수 있다(도 20참조). 그 때문에, 소자제조시의 열처리에 의한 고농도 기판내의 불순물의 부상이 일어나더라도, 이 실시의 형태에 있어서는 불순물 농도 및 두께의 변동값이 더 작은 n층인, 에피택셜 성장층을 베이스 내지 주재료로서 얻을 수 있다. 그 결과, 온 저항과 내압이라는, PN 접합을 가지는 디바이스에 있어서 중요한 특성의 변동값도 더 작아진다.
또한, n층의 불순물 농도나 두께의 변동값이 더 작아지기 때문에, 다음 공정에서의 p형 웰의 형성후에 있어서도, 표면농도의 변동이 적어진다. 그 결과, 채널영역의 농도의 변동이 작아지기 때문에, 한계치 전압의 변동이 적어지고, 제조 비율의 향상을 얻을 수 있다.
한편, 도 5∼도 20의 예로서는, 고농도 n형 실리콘 기판에 n형의 에피택셜층을 성장시키는 경우에 관해서 설명하였지만, 고농도 p형 실리콘 기판에 p형의 에피택셜층을 성장시키는 경우에 관해서도 본 발명의 제조방법을 기본적으로 적용하는 것이 가능하고 , 이 경우에도 동일한 효과를 발휘한다.
또한, 본 실시형태에서 서술한 각 공정에서의 기술적 사상은, 종형 MOSFET의 제조뿐만아니라, pin 구조를 가지는 다이오드의 제조에도 적용가능하고 , 동일한 효과를 발휘한다.
이상과 같이, 이 실시형태에 따른 제조방법에 의하면, 고농도(n+)의 제 1 도전형의 제 1 반도체층의 표면으로부터 저농도(n-)의 제 1 도전형의 제 2 반도체층을 에피택셜성장시키고, 다시 제 2 반도체층의 표면으로부터 그 내부에 동일 도전형의 불순물을 주입하고 확산함으로써, 최종적으로 중간농도(n)의 제 2 반도체층을 형성하고 있기때문에, 그 후의 소자 제조공정에 의해서 부상이 생기더라도, 그 영향을 억제할 수 있고, 이에 따라 불순물 농도의 변동값 및 두께의 변동값이 모두 작은 제 2 반도체층을 얻을 수 있다. 그 결과, 본 제조방법에 의해 특성변동이 작은 반도체 장치를 제조하는 것이 가능해 지고, 이 때문에 반도체 장치의 비율 향상 및 제조비용의 감소라는 효과를 가져온다.
본 발명에 의하면, 제 2 반도체층 내의 불순물 농도는 제 4 주면측으로부터 단조롭게 감소하고 계면측에 있어서 극소가 되도록 분포하고 있기 때문에, 본 반도체 장치에 가해지는 열에 기인하여 생기는 고농도의 제 1 반도체층으로부터의 제 1 도전형 불순물이 제 2 반도체층으로 이동함에 따른 영향, 즉, 제 2 반도체층이 실질적인 두께의 감소와 그것에 기인한 제 2 반도체층의 비저항의 증가를, 종래의 반도체 구조보다도 충분히 억제할 수 있다. 이 때문에, 제 1 및 제 2 주전극사이에 전압이 인가된 때에 제 1 및 제 2 반도체층과 웰의 사이를 흐르는 하전류의 온 저항의 증대 및 웰과 제 2 반도체층 간의 PN 접합부의 내압(항복전압)의 저하를 동시에 한층 더 방지할 수 있다.
또, 본 발명에 의하면, 제 2 반도체층은 제 1 반도체층 보다도 저농도인 동일 도전형의 에피택셜 성장층을 그 주재료로 한다. 그리고, 에피택셜 성장법에 의해서 형성되는 막의 불순물 농도(그에 따른 비저항)의 변동과 막 두께의 변동이 필연적으로 생기고, 그것들의 변동은 예컨대, ±10%정도로 되지만, 그 때, 형성하여야 할 에피택셜 성장층의 불순물 농도값 자체가 작은 때에는, 그것들의 변동의 절대값 자체는 작아진다. 따라서, 제 2 반도체층의 비저항의 변동값과 두께의 변동값이 동시에 작게 억제되어 있다. 더구나, 확산층 형성시의 확산처리에 있어서 제 1 및 제 2 반도체층에 가해지는 열에 의해서, 제 2 반도체층내에 주입되어 있는 소정의 불순물이 제 2 반도체층내부로 확산하기 때문에, 결과적으로, 제 2 반도체층의 불순물 농도는 제 2 불순물 농도 보다 커지고, 또한 제 1 불순물 농도 보다 작아진다. 이 경우, 소정의 불순물 주입량의 변동은 작기때문에, 최종적인 제 2 반도체층의 불순물 농도의 변동값은 작은 값이 된다.
더구나, 제 1 주전극과 제 2 주전극의 형성시의 열에 의해서, 제 1 반도체층내의 제 1 도전형 불순물의 제 2 반도체층으로의 이동(부상)이 생기기때문에, 이 이동과 상기 소정의 불순물이 더욱 확산되는 것의 영향에 의해서, 상기 확산층이 없는 제 2 반도체층내의 불순물 농도는, 제 2 반도체층의 표면측으로부터 단조롭게 감소하여, 제 1 및 제 2 반도체층의 계면측가까이에서 극소가 되도록 분포한다. 이러한 농도분포를 제 2 반도체층이 갖는 결과로, 상기 부상에 기인한 제 2 반도체층의 두께의 감소와 비저항의 증가가 상기 분포를 가지지 않은 종래의 반도체 장치와 비교하여 충분히 억제된다. 그 결과, 그 불순물 농도의 변동값과 그 두께의 변동값이 실용상 충분한 레벨에까지 작아지는 제 2 반도체층를 얻을 수 있는 것으로 되고, 온저항이든지 내압이라는 특성의 변동값도 실용상 충분한 레벨에까지 감소되는 효과를 얻을 수 있다. 덧붙여, 제 2 반도체층의 불순물 농도와 두께의 변동값이 작다는 것은 확산층 형성 뒤의 확산층의 표면과 제 2 반도체층의 표면에 있어서의 불순물 농도(표면농도)의 변동값도 작게 할 수 있는 것을 의미한다. 이 때문에, 본 반도체 장치를 MOS 게이트를 가지는 반도체 장치의 일부로서 적용할 때는 채널영역의 표면농도의 변동값을 작게 할 수 있고, 그와 같은 MOS 게이트 구조의 반도체 장치 경계치의 변동값도 작은 값으로 억제하여, 특성의 안정화를 도모하는 것이 가능해진다.
본 발명의 제 2 공정에 의하면, 에피택셜 성장층의 불순물 농도가 상대적으로 저농도이기 때문에, 에피택셜 성장시에 생기는 불순물 농도값과 막 두께값의 변동의 정도(퍼센트)는 종래의 중간농도값(제 3 불순물 농도에 해당)의 경우의 변동정도와 같은 정도만으로도 그것들의 변동의 절대치는 한층 더 작아진다. 따라서, 제 2 공정에서, 제 2 반도체층의 불순물농도의 변동값과 두께의 변동값을 종래보다 작게 할 수 있다.
또한, 본 발명의 제 3 공정에 의하면, 제 1 도전형의 소정의 불순물의 주입과 열처리에 의한 확산을 행하기 때문에, 제 2 반도체층의 불순물 농도(비저항)의 변동값과 두께의 변동값의 증대화를 함께 억제하면서, 제 2 반도체층을 중간농도인 제 3 불순물 농도를 가지는 층으로 바꿀 수 있다. 이러한, 이온주입을 거쳐서 에피택셜층으로부터 중간농도를 가지는 제 2 반도체층을 형성하는 이점은, 다음으로 집약된다. 즉, 주입된 소정 불순물의 확산에 의해서, 표면으로부터 깊이방향으로 단조감소하는 제 1 도전형의 불순물의 농도분포를 얻을 수 있고, 이것은 다음 공정에서의 열처리시에 기인하여 생길 수 있는 제 1 반도체층으로부터의 제 1 도전형불순물이 제2반도체층으로 확산함에 의한 영향(제 2 반도체층의 두께의 저하와 비저항의 증대 = 부상)을 약하게 하도록 작용하는 것이 되기때문에, 상기 부상에 의한 제 2 반도체층의 불순물 농도와 두께와의 변동의 증대화를 종래기술 보다 억제할 수 있다.
따라서, 본 발명에 의하면, 소자 제조시에 생길 수 있는 제 2 반도체층의 불순물농도의 변동값과 두께의 변동값을 함께 실용적으로보고 충분한 값에까지 작게 할 수 있어, 이에 따라, 온 저항의 변동값과 내압의 변동값이 동시에 보다 작은 반도체 장치를 제조할 수 있다. 이러한 특성의 변동값의 작은 반도체 장치를 제조가능하게 하는 것으로서, 제조비용의 감소화를 도모할 수 있다.
Claims (3)
- 제 1 주면(S1)과, 상기 제 1 주면에 대향하는 제 2 주면(S2)을 갖는 제 1 불순물농도의 제 1 도전형의 제 1 반도체층(1)과,상기 제 2 주면과 계면(BS)을 이루는 제 3 주면(S3)과 상기 제 3 주면에 대향한 제 4 주면(S4)을 갖고, 상기 제 1 불순물농도 보다 낮은 농도의 제 2 불순물농도를 갖는 상기 제 1 도전형의 제 2 반도체층(2)과,상기 제 4 주면(S4)의 일부로부터 상기 제 2 반도체층 내부의 소정의 깊이(d)에까지 설치된 제 2 도전형의 웰(3)과,상기 제 1 주면 위에 형성된 제 1 주전극(9)과,상기 웰의 표면(3S) 위에 형성된 제 2 주전극(8)을 구비하고,상기 웰(3)이 없는 상기 제 2 반도체층(2) 부분에서의 상기 제 2 불순물농도는 상기 제 4 주면(S4)측으로부터 단조감소하여, 상기 계면(BS)에서 극소(P4)로 되도록 깊이방향(X1)으로 분포하고 있는 것을 특징으로 하는 반도체 장치.
- 제 1 주전극(9)과,상기 제 1 주전극 위에 형성된 제 1 불순물농도인 제 1 도전형의 제 1 반도체층(7)과,상기 제 1 반도체층 위에 형성된 제 2 불순물농도의 상기 제 1 도전형의 제 2 반도체층(2)과,상기 제 2 반도체층의 표면(S4)으로부터 그 내부에 걸쳐서 선택적으로 형성된 제 2 도전형의 확산층(3)과,상기 확산층의 표면(3S) 위에 형성된 제 2 주전극(8)을 구비하고,상기 제 2 불순물농도(n)는 상기 제 1 불순물농도(n+) 보다 작고,상기 제 2 반도체층(2)은 에피텍셜성장층(2E)을 그 주재료로 하고, 이온주입법에 의해 상기 에피텍셜성장층 내부에 주입된 상기 제 1 도전형의 소정 불순물(p)을 구비하고,상기 확산층(3)은 상기 소정의 불순물을 구비한 상기 제 2 반도체층(2E) 내부에 확산처리에 의해 형성된 것을 특징으로 하는 반도체 장치.
- 제 1 불순물농도(n+)인 제 1 도전형의 제 1 반도체층(1)을 준비하는 제 1 공정과,제 2 불순물농도(n-)의 제 1 도전형의 제 2 반도체층(2E)을 상기 제 1 반도체층(1) 내부에 에피텍셜성장시키는 제 2 공정과,상기 제 2 반도체층(2E) 내부에만 상기 제 1 도전형의 소정 불순물(p)을 주입하고, 또한 상기 소정의 불순물을 확산시킴으로써, 상기 제 2 반도체층(2)의 불순물농도를 상기 제 2 불순물농도(n-)에서 제 3 불순물농도(n)로 변환하는 제 3 공정을 구비하고,(상기 제 1 불순물농도(n+))(상기 제 3 불순물농도(n))(상기 제 2 불순물농도(n-))의 관계가 성립하는 것을 특징으로 하는 반도체 장치.
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