KR19990018937A - 전하 결합 소자형 이미지 센서 - Google Patents
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Abstract
본 발명의 따른 CCD형 이미지 센서의 단위 화소는 제 1 도전형의 반도체 기판과, 상기 반도체 기판 상에 형성된 게이트 산화막과, 상기 게이트 산화막 상에 형성된 게이트 전극과, 상기 반도체 기판 내에 형성된 제 2 도전형의 웰 영역과, 상기 게이트 전극 하부의 상기 웰 영역 내에 형성되어 있되, 상기 게이트 전극의 폭 보다 상대적으로 작은 폭을 갖도록 형성된 제 1 도전형의 제 1 불순물 영역과, 상기 게이트 전극의 일측 하부의 상기 웰 영역 내에 상기 게이트 전극과 소정 부분이 중첩되도록 형성된 제 1 도전형의 제 2 불순물 영역과, 상기 게이트 전극 하부에 형성되어 있되, 상기 제 1 및 제 2 불순물 영역들 사이에 형성된 제 2 도전형의 제 3 불순물 영역 및, 상기 제 1 불순물 영역 하부의 중앙부에 형성되어 있되, 상기 제 1 불순물 영역의 폭 보다 상대적으로 작은 폭을 갖도록 형성된 제 2 도전형의 제 4 불순물 영역을 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 수직 전송단의 최대 용량을 확보하기 위한 CCD형 이미지 센서에 관한 것이다.
CCD형 이미지 센서 (charge coupled device type image sensor)는 입사된 빛을 광전 변환하는 포토 다이오드들의 어레이와 각 포토 다이오드로부터 신호 전하를 전달받아 전송하는 수직 및 수평 신호 전송단 (BCCD : buried channel CCD), 출력된 신호를 증폭하여 전압 신호로 변환하기 위한 출력부로 크게 나눠진다. 포토 다이오드에서 광전 변환된 신호 전하는 수직 브랭킹(vertical branking) 기간 동안에 수직 신호 전송단 (VBCCD : vertical BCCD)로 전송되어 수평 브랭킹 기간 동안에 한 단계씩 수평 신호 전송단 (HBCCD)로 전달된다. 이 신호 전하는 수평 신호 전송단 종단의 플로팅 디퓨젼 앰프 (floating diffusion amplifier)로 전송되어 증폭된 후 출력된다.
신호 전하는 전송 속도를 고려하여 통상 전자를 이용하는 경우가 대부부이다. CCD형 이미지 센서의 신호 전송단 구조는 통상 게이트 전극이 오버랩된 (overlapped) 구조로 되어 있으며, 게이트 전극은 도핑된 다결정 실리콘으로 주로 형성된다. 신호 전송단의 신호 전달은 게이트 전극에 가해진 클럭 펄스에 의한 게이트 전극 하부 즉, 실리콘 내부의 전자 전위의 변화에 따른 전계에 의해서 신호 전가의 전달이 이루어지며, 신호 전송단은 전송 효율을 최대로 하기 위해 표면이 N형 불순물로 도핑된 매립 채널 (buried channel)을 적용하고 있다.
도 1은 종래 기술에 따른 CCD형 이미지 센서를 구성하는 단위 화소의 구조를 보여주는 단면도이다. 도 2는 게이트 전극에 수직 신호 전송을 위해 낮은 전압 (VVL : vertical low voltage, 예컨대 -9V 또는 -7.5V)이 인가될 때 수직 신호 전송단의 전자 전위 분포 (electron potential distribution)을 보여주는 도면이다. 그리고, 도 3은 게이트 전극에 수직 신호 전송을 위해 중간 전압 (VVH : vertical medium voltage, 예컨대 0V)이 인가될 때 수직 신호 전송단의 전자 전위 분포를 보여주는 도면이다.
현재 CCD 방식을 채용한 제품에서도 칩 사이즈의 감소와 화소수의 증가에 따라 포토 다이오드의 크기 및 수직 신호 전송단의 폭이 감소하기 때문에, 최대 취급 전하량의 감소로 인해 포토 다이오드와 수직 신호 전송단의 용량 부족에 의해 신호 전하가 넘치는 블루밍(blooming) 현상이 가중되고 있다. 특히, 수직 신호 전송단은 그 폭이 감소함에 따라 협 채널 효과 (narrow channel effect)에 의해 수직 신호 전송단의 중앙부의 전위와 그것의 양측 사이에 전위차가 나타난다. 도 2 및 도 3를 참조하면, 수직 신호 전송단의 최대 용량은 게이트 전극에 VVL 전압이 인가될 때 나타나는 전위 분포 선 (2)와 VVM 전압이 인가될 때 나타나는 전위 분포 선 (1)으로 이루어진 폐곡선의 면적 (가)에 해당한다. 상술한 바와 같이, 화소수의 증가 및 소형화에 의해서 수직 신호 전송단의 채널 폭이 좁아질수록 전송단 양측의 P형 불순물 영역들로 인해 협 채널 효과의 영향이 커지게 된다. 결국, 도 3의 폐곡선 면적 (가) 즉, 수직 신호 전송단의 최대 용량이 감소한다.
따라서 본 발명의 목적은 전송 용량을 증가시킬 수 있는 CCD형 이미지 센서를 제공하는 것이다.
도 1은 종래 기술에 따른 CCD형 이미지 센서를 구성하는 단위 화소의 구조를 보여주는 단면도,
도 2는 게이트 전극에 수직 신호 전송을 위해 낮은 전압 (VVL : vertical low voltage)이 인가될 때 수직 신호 전송단의 전위 분포를 보여주는 도면,
도 3은 게이트 전극에 수직 신호 전송을 위해 중간 전압 (VVH : vertical medium voltage)이 인가될 때 수직 신호 전송단의 전위 분포를 보여주는 도면,
도 4는 본 발명에 따른 CCD형 이미지 센서의 단위 화소의 구조를 보여주는 단면도,
도 5는 본 발명의 기술적 개념을 설명하기 위해 제공된 전위 분포를 보여주는 도면,
도 6A는 게이트 전극에 수직 신호 전송을 위해 낮은 전압이 인가될 때 수직 신호 전송단의 전위 분포를 보여주는 도면,
도 6B는 게이트 전극에 수직 신호 전송을 위해 중간 전압이 인가될 때 수직 신호 전송단의 전위 분포를 보여주는 도면,
* 도면의 주요부분에 대한 부호 설명
10 : 반도체 기판 12, 28 : P형 불순물 영역
14, 16 : N형 불순물 영역 18 : P형 웰 영역
20, 26 : P+형 불순물 영역 22 : 게이트 절연막
24 : 게이트 전극
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 제 1 도전형의 반도체 기판과, 상기 반도체 기판 상에 형성된 게이트 산화막과, 상기 게이트 산화막 상에 형성된 게이트 전극과, 상기 반도체 기판 내에 형성된 제 2 도전형의 웰 영역과, 상기 게이트 전극 하부의 상기 웰 영역 내에 형성되어 있되, 상기 게이트 전극의 폭 보다 상대적으로 작은 폭을 갖도록 형성된 제 1 도전형의 제 1 불순물 영역과, 상기 게이트 전극의 일측 하부의 상기 웰 영역 내에 상기 게이트 전극과 소정 부분이 중첩되도록 형성된 제 1 도전형의 제 2 불순물 영역과, 상기 게이트 전극 하부에 형성되어 있되, 상기 제 1 및 제 2 불순물 영역들 사이에 형성된 제 2 도전형의 제 3 불순물 영역 및, 상기 제 1 불순물 영역 하부의 중앙부에 형성되어 있되, 상기 제 1 불순물 영역의 폭 보다 상대적으로 작은 폭을 갖도록 형성된 제 2 도전형의 제 4 불순물 영역을 포함한다.
이 실시예에 있어서, 상기 제 1 도전형의 제 2 불순물 영역 상에 형성된 고농도의 제 2 도전형의 제 5 불순물 영역을 부가적으로 포함한다.
이 실시예에 있어서, 상기 제 2 도전형의 제 4 불순물 영역 하부에 형성되어 있되, 상기 제 4 불순물 영역의 폭보다 넓고 상기 게이트 전극의 폭 보다 작은 폭을 갖도록 형성된 고농도의 제 2 도전형의 제 6 불순물 영역을 부가적으로 포함한다.
이와같은 장치에 의해서, 수직 신호 전송단의 협 채널 효과를 억제할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 6에 의거하여 상세히 설명한다.
도 4를 참조하면, 본 발명의 신규한 CCD형 이미지 센서는 수직 신호 전송단의 매입 채널 하부의 중앙부에 게이트 채널의 폭보다 적은 폭을 갖는 P형 불순물 영역을 포함한다. 이로써, 수직 신호 전송단의 매입 채널 양측의 P형 불순물 영역들에 의해서 생기는 협 채널 효과를 줄임으로써, 동일한 채널 폭을 갖는 수직 신호 전송단에서 그것의 최대 용량을 늘일 수 있게 되었다.
다시 도 4를 참조하면, 본 발명에 따른 CCD형 이미지 센서의 단위 화소는 N형 반도체 기판 (10)과 P형 불순물 영역 (12)에 의해서 서로 분리된 2 개의 N형 불순물 영역들 (14) 및 (16)이 형성된 하나의 P형 웰 (18)이 상기 반도체 기판 (10)에 형성되어 있다. 그리고, 상기 N형 불순물 영역 (14) 상에 고농도로 도핑된 P형 불순물 영역 (20)이 형성되어 있고, 상기 불순물 영역 (20)은 반도체 기판 (10)의 표면에 존재하는 결자 결함으로 인해 낮은 전위에서 생성, 소멸되기 쉽운 전자들을 방지하기 위한 것이다.
상기 N형 불순물 영역 (14)은 P형 불순물 영역 (18)과 함께 포토 다이오드로서 제공된다. 게이트 전극 (24)은 반도체 기판 표면의 게이트 산화막 (22) 상에 형성되어 있다. 게이트 전극 (24)의 폭보다 적고 그리고 상기 N형 불순물 영역 (16)의 폭보다 넓은 폭은 갖는 고농도로 도핑된 P형 불순물 영역 (26)이 P형 웰 영역 (26) 내에 형성되어 있다. 그리고, N형 불순물 영역 (16) 하부의 중앙부에 상기 불순물 영역 (16)의 폭보다 적은 폭을 갖는 P형 불순물 영역 (28)이 형성되어 있다. N형 불순물 영역 (22)은 인접한 포토 다이오드로/로부터 전자가 유입/방출되는 것을 방지하기 위한 채널 차단기 (channel stopper)로서 작용한다.
본 발명에 따라 N형 불순물 영역 (16) 즉, 수직 신호 전송단의 매립 채널 하부에 P형 불순물 영역 (28)을 형성함으로써, 수진 신호 전송단의 중앙부분의 전위가 높아지는 것을 억제할 수 있다. 결과적으로, 수직 신호 전송단의 채널 폭은 동일하게 유지하면서 그것의 용량을 증가시킬 수 있고 아울러, 이미지 센서의 특성이 악화되는 것을 방지할 수 있다.
도 5는 본 발명의 기술적 개념을 설명하기 위해 제공된 전위 분포를 보여주는 도면이다. 도 6A는 게이트 전극에 수직 신호 전송을 위해 낮은 전압 (VVL : vertical low voltage, 예컨대 -9V 또는 -7.5V)이 인가될 때 수직 신호 전송단의 전자 전위 (electron potential)을 보여주는 도면이다. 그리고, 도 6B는 게이트 전극에 수직 신호 전송을 위해 중간 전압 (VVH : vertical medium voltage, 예컨대 0V)이 인가될 때 수직 신호 전송단의 전자 전위를 보여주는 도면이다.
다시 도 5를 참조하면, N형 불순물 영역 (16)으로 형성된 수직 신호 전송단의 매입 채널에 의한 전위 분포는 참조 번호 (3)로 표시된다. 본 발명에 따른 P형 불순물 영역 (28)에 의한 전위 분포는 매입 채널에 의한 전위 분포와 상대된 분를 갖는 참조 번호 (4)로 표시된다. 따라서, 본 발명의 기술적 개념은 이러한 전위 분포들에 의해서 실질적으로 형성되는 참조 번호 (5)로 표시된 전위 분포를 갖도록 하는 것이다.
수직 신호 전송단의 매립 채널을 형성하는 N형 불순물 영역 (16)의 농도를 증가시켜서 P형 불순물 영역과 보상 후 최대 전위를 종래와 동일한 수준으로 조절하면, 전압들 (VVL) 및 (VVM)이 게이트 전극 (24)에 인가될 때 나타나는 전위차 (도 6B의 참조 번호 : b)를 종래와 동일한 수준 (도 3의 참조 번호 : a)로 유지하면서도 종래의 수직 신호 전송단의 용량에 해당하는 면적 (가) 보다 넓은 면적 (나)를 확보할 수 있다. 이로써, 칩 사이즈의 감소 및 화소수의 증가에 따른 수직 신호 전송단의 용량 감소로 인한 특성 악화를 막을 수 있다. 그리고, 매립 채널 하부에 형성된 P형 불순물 영역 (28)에 의해 협 채널 효과가 억제됨으로써 종래와 동일한 채널 폭을 갖는 수직 신호 전송단의 용량을 증가시킬 수 있다.
상기한 바와같이, 수직 신호 전송단의 매립 채널용 N형 불순물 영역 하부의 중앙부에 그것보다 적은 폭을 갖는 P형 불순물 영역을 형성하여 협 채널 효과를 줄일 수 있기 때문에, 그것의 용량을 증가시킬 수 있고, 특성이 악화되는 것을 방지할 수 있다.
Claims (3)
- 제 1 도전형의 반도체 기판과,상기 반도체 기판 상에 형성된 게이트 산화막과,상기 게이트 산화막 상에 형성된 게이트 전극과,상기 반도체 기판 내에 형성된 제 2 도전형의 웰 영역과,상기 게이트 전극 하부의 상기 웰 영역 내에 형성되어 있되, 상기 게이트 전극의 폭 보다 상대적으로 작은 폭을 갖도록 형성된 제 1 도전형의 제 1 불순물 영역과,상기 게이트 전극의 일측 하부의 상기 웰 영역 내에 상기 게이트 전극과 소정 부분이 중첩되도록 형성된 제 1 도전형의 제 2 불순물 영역과,상기 게이트 전극 하부에 형성되어 있되, 상기 제 1 및 제 2 불순물 영역들 사이에 형성된 제 2 도전형의 제 3 불순물 영역 및,상기 제 1 불순물 영역 하부의 중앙부에 형성되어 있되, 상기 제 1 불순물 영역의 폭 보다 상대적으로 작은 폭을 갖도록 형성된 제 2 도전형의 제 4 불순물 영역을 포함하는 CCD형 반도체 장치.
- 제 1 항에 있어서,상기 제 1 도전형의 제 2 불순물 영역 상에 형성된 고농도의 제 2 도전형의 제 5 불순물 영역을 부가적으로 포함하는 CCD형 반도체 장치.
- 제 1 항에 있어서,상기 제 2 도전형의 제 4 불순물 영역 하부에 형성되어 있되, 상기 제 4 불순물 영역의 폭보다 넓고 상기 게이트 전극의 폭 보다 작은 폭을 갖도록 형성된 고농도의 제 2 도전형의 제 6 불순물 영역을 부가적으로 포함하는 CCD형 반도체 장치.
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