KR19990016355A - Metal Wiring of Semiconductor Devices and Formation Method - Google Patents
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Abstract
본 발명은 금속배선의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 및 그 형성방법에 관한 것으로서, 기판상에 제 1 방향으로 형성된 전도층과, 그리고 상기 전도층에 형성되고 상면이 직사각형 모양을 갖는 매트릭스 형태의 복수개의 홀을 포함하여 형성되며, 상기와 같이 구성된 본 발명의 반도체소자의 금속배선 형성방법은 기판상에 전도층을 형성하는 제 1 단계와, 그리고 상기 전도층을 선택적으로 식각하여 제 1 방향의 배선을 형성하며 상기 배선내에 상기 기판의 표면이 노출되도록 복수개의 홀을 매트릭스 형태로 형성하는 제 2 단계를 포함하여 형성함을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal interconnection of a semiconductor device and a method of forming the semiconductor device to improve the reliability of the metal interconnection. The present invention relates to a conductive layer formed in a first direction on a substrate and to a rectangular shape formed on the conductive layer. The metal wiring forming method of the semiconductor device of the present invention, comprising a plurality of holes in a matrix form and configured as described above, includes a first step of forming a conductive layer on a substrate, and selectively etching the conductive layer. And forming a plurality of holes in a matrix so as to form wiring in one direction and to expose the surface of the substrate in the wiring.
Description
본 발명은 반도체 소자의 금속배선에 관한 것으로 특히, 금속배선의 신뢰성을 향상시키는데 적당한 반도체 소자의 금속배선 및 그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to metallization of semiconductor devices, and more particularly, to metallization of semiconductor devices suitable for improving the reliability of metallization and methods for forming the same.
일반적으로 반도체 집적회로의 집적도가 향상됨에 따라 금속배선의 선폭은 좁아지며, 상기 좁은 선폭을 갖는 금속배선을 통하여 흐르는 전류밀도는 증가하게 된다.In general, as the degree of integration of semiconductor integrated circuits is improved, the line width of the metal wiring is narrowed, and the current density flowing through the metal wiring having the narrow line width is increased.
상기와 같은 전류밀도의 증가는 금속배선에 전기적 물질 이동(Electromigration)을 일으키며, 이는 금속배선의 신뢰성에 악영향을 미친다.Such an increase in current density causes electromagnetism in the metal wiring, which adversely affects the reliability of the metal wiring.
상기 금속배선에 전기적 물질 이동 발생시 금속원자의 주된 확산의 경로는 결정 입자 경계(Grain Boundry)를 통한 확산이다.The main path of diffusion of metal atoms when electrical mass transfer occurs in the metal interconnection is diffusion through grain boundary.
따라서 상기 결정 입자 경계를 가지지 않는 금속배선의 레이아웃(Layout) 기술은 금속배선의 전기적 물질 이동 특성의 개선 차원에서 매우 중요하다.Therefore, the layout technology of the metal wires having no crystal grain boundary is very important in order to improve the electrical mass transfer characteristics of the metal wires.
상기 결정 입자 경계를 가지지 않는 배선의 레이아웃 기술은 그레인 사이즈(Grain Size)가 배선의 선폭보다 더 클 때 가능하며, 이를 밤보 구조(Bamboo Structure)라 한다.The layout technique of the wiring having no grain boundary is possible when the grain size is larger than the line width of the wiring, which is called a bamboo structure.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 금속배선 및 그 형성방법을 설명하면 다음과 같다.Hereinafter, a metal wiring and a method of forming the semiconductor device of the related art will be described with reference to the accompanying drawings.
도 1은 종래의 반도체 소자의 금속배선을 나타낸 평면도이고, 도 2는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.1 is a plan view showing a metal wiring of a conventional semiconductor device, Figure 2 is a process cross-sectional view showing a metal wiring forming method of a conventional semiconductor device.
도 1 및 도 2에 도시된 바와같이 반도체 집적회로에서 고 전류 드라이빙(High Current Driving)을 위해서 반도체 기판(11)상에 형성되는 절연막(12)과, 상기 절연막(12)상에 배선폭이 넓게 형성되는 금속배선(13)으로 이루어진다.As shown in FIGS. 1 and 2, an insulating film 12 formed on the semiconductor substrate 11 for high current driving in a semiconductor integrated circuit and a wide wiring width on the insulating film 12 are provided. It is made of a metal wiring 13 formed.
이때 상기 금속배선(13)의 표면은 전기적 물질 이동(Electromigration)에 의해서 많은 수의 금속원자가 이동할 수 있는 확산경로가 줄무뉘 형태로 결정 입자 경계(Grain Boundry)(14)를 갖는다.At this time, the surface of the metal wiring 13 has a grain boundary 14 in a shape in which a diffusion path through which a large number of metal atoms can be moved due to electrical material movement.
상기와 같이 구성된 종래의 반도체 소자의 금속배선의 제조방법은 먼저, 도 2에 도시한 바와같이 반도체 기판(11)상에 절연막(12)을 형성하고, 상기 절연막(12)상에 금속층을 형성한다.In the method of manufacturing a metal wiring of a conventional semiconductor device configured as described above, first, as shown in FIG. 2, an insulating film 12 is formed on a semiconductor substrate 11, and a metal layer is formed on the insulating film 12. .
이때 상기 금속층은 전기 전도성이 좋은 알루미늄을 사용한다.In this case, the metal layer uses aluminum having good electrical conductivity.
이어, 사진석판술 식각공정으로 상기 금속층을 선택적으로 제거하여 금속배선(13)을 형성한다.Subsequently, the metal layer 13 is selectively removed by photolithography etching.
여기서 상기 금속배선(13)의 표면은 전기적 물질 이동에 의해서 많은 수의 금속원자가 이동할 수 있는 확산경로가 줄무뉘 형태로 결정 입자 경계(14)를 갖는다.In this case, the surface of the metal wiring 13 has a crystal grain boundary 14 in the form of a diffusion path in which a large number of metal atoms can be moved by electric material movement.
그러나 이와 같은 종래의 반도체 소자의 금속배선 및 그 형성방법에 있어서 다음과 같은 문제점이 있었다.However, there have been the following problems in the metal wiring and the method of forming the conventional semiconductor device.
즉, 반도체 집적회로의 집적도가 향상함에 따라 배선의 선폭이 좁아져 배선에 흐르는 전류밀도가 증가하기 때문에 배선내에 원자가 이동하는 결정 입자 형태의 수가 증가하여 전기적 물질이동에 의해 금속배선의 신뢰성을 저하시킨다.That is, as the degree of integration of semiconductor integrated circuits is improved, the line width of the wiring is narrowed and the current density flowing in the wiring is increased, thereby increasing the number of crystal grains in which atoms move in the wiring, thereby deteriorating the reliability of the metal wiring by the movement of electrical materials. .
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 금속배선의 신뢰성을 향상시키는데 적당한 반도체 소자의 금속배선 및 그 형성방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a metal wiring and a method for forming the semiconductor device suitable for improving the reliability of the metal wiring.
도 1은 종래의 반도체 소자의 금속배선을 나타낸 평면도1 is a plan view showing a metal wiring of a conventional semiconductor device
도 2는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도2 is a process cross-sectional view showing a metallization method of a conventional semiconductor device.
도 3은 본 발명에 의한 반도체 소자의 금속배선을 나타낸 평면도3 is a plan view showing a metal wiring of a semiconductor device according to the present invention.
도 4a 내지 도 4b는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도4A through 4B are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 절연막21 semiconductor substrate 22 insulating film
23 : 금속층 23a : 금속배선23: metal layer 23a: metal wiring
24 : 스페이스 25 : 결정 입자 경계24: space 25: crystal grain boundary
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 금속배선은 기판상에 제 1 방향으로 형성된 전도층과, 그리고 상기 전도층에 형성되고 상면이 직사각형 모양을 갖는 매트릭스 형태의 복수개의 홀을 포함하여 형성됨을 특징으로 한다.Metal wiring of the semiconductor device according to the present invention for achieving the above object is a conductive layer formed in the first direction on the substrate, and a plurality of holes in the form of a matrix formed on the conductive layer and the top surface has a rectangular shape. Characterized in that it is formed.
또한, 상기와 같이 구성된 본 발명의 반도체소자의 금속배선 형성방법은 기판상에 전도층을 형성하는 제 1 단계와, 그리고 상기 전도층을 선택적으로 식각하여 제 1 방향의 배선을 형성하며 상기 배선내에 상기 기판의 표면이 노출되도록 복수개의 홀을 매트릭스 형태로 형성하는 제 2 단계를 포함하여 형성함을 특징으로 한다.In addition, the metal wiring forming method of the semiconductor device of the present invention configured as described above comprises a first step of forming a conductive layer on a substrate, and selectively etching the conductive layer to form wiring in a first direction, and in the wiring And forming a plurality of holes in a matrix so that the surface of the substrate is exposed.
이하, 첨부된 도면을 참조하여 본 발명에 의한 반도체소자의 금속배선 및 그 형성방법을 상세히 설명하면 다음과 같다.Hereinafter, metal wiring and a method of forming the semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 의한 반도체소자의 금속배선을 나타낸 평면도이고, 도 4a 내지 도 4b는 본 발명에 의한 반도체소자의 금속배선 형성방법을 나타낸 공정단면도이다.3 is a plan view showing a metal wiring of the semiconductor device according to the present invention, Figures 4a to 4b is a process cross-sectional view showing a metal wiring forming method of the semiconductor device according to the present invention.
도 3 및 도 4b에 도시한 바와같이 반도체 집적회로에서 고 전류 드라이빙(High Current Driving)을 위해서 반도체 기판(21)상에 형성되는 절연막(22)과, 상기 절연막(22)상에 절연막(22) 소정영역의 표면이 노출되도록 직사각형 모양으로 복수개의 매트릭스 형태의 스페이스(24)들을 가지고 형성되는 금속배선(23a)으로 구성된다.3 and 4B, an insulating film 22 formed on the semiconductor substrate 21 for high current driving in the semiconductor integrated circuit, and an insulating film 22 on the insulating film 22. It consists of a metal wiring 23a formed with a plurality of matrix-shaped spaces 24 in a rectangular shape so that the surface of the predetermined region is exposed.
여기서 상기 스페이스(24)는 상기 금속배선(23a)의 식각된 부분이다.The space 24 is an etched portion of the metal line 23a.
그리고 상기 금속배선(23a)의 표면은 전기적 물질이동(Electromigration)에 의해서 많은 수의 금속원자가 이동할 수 있는 확산 경로로 결정 입자 경계(Grain Boundry)(25)가 뱀부(Bamboo)형태로 형성된다.In addition, the surface of the metal wiring 23a is a diffusion path through which a large number of metal atoms can be moved by electromigration, so that grain boundaries 25 are formed in a bamboo shape.
여기서 상기 스페이스(24)의 길이는 블래쉬 길이를 갖고, 상기 스페이스(24)의 간격은 그레인 사이즈 보다 작게 형성되며, 상기 스페이스(24)내에 평탄화용 물질(SOG : Spin On Glass, BPSG : Boronphosphorussilicate Glass 등)이나 층간절연물질(TEOS : Tetra Ethyl Ortho Silicate)등으로 형성될 수도 있다.Here, the length of the space 24 has a blush length, the space 24 is formed smaller than the grain size, the planarizing material (SOG: Spin On Glass, BPSG: Boronphosphorussilicate Glass) in the space 24 Etc.) or an interlayer insulating material (TEOS: Tetra Ethyl Ortho Silicate).
그리고 상기 금속배선(23a)은 알루미늄 또는 알루미늄 합금(예를 들면, AlCu, AlCuTi 등)으로 형성되며, 상기 금속배선(23a)의 그레인 사이즈(Grain Size)는 1~2㎛이다.The metal wiring 23a is formed of aluminum or an aluminum alloy (eg, AlCu, AlCuTi, etc.), and the grain size of the metal wiring 23a is 1 to 2 μm.
이때 상기 뱀부 구조가 그레인 사이즈 보다 작은 폭의 금속배선(23a)이 형성된다.At this time, the metal structure 23a having a width smaller than the grain size is formed.
상기와 같이 구성된 본 발명에 의한 반도체 소자의 금속배선 제조방법은 도 4a에 도시한 바와같이 반도체 기판(21)의 전면에 절연막(22)을 형성하고, 상기 절연막(22)상에 금속층(23)을 형성한다.In the method for manufacturing a metal wiring of the semiconductor device according to the present invention configured as described above, as shown in FIG. 4A, an insulating film 22 is formed on the entire surface of the semiconductor substrate 21, and the metal layer 23 is formed on the insulating film 22. To form.
이때 상기 금속층(23)은 알루미늄이나 알루미늄 합금으로 형성한다.At this time, the metal layer 23 is formed of aluminum or aluminum alloy.
이어, 도 4b에 도시한 바와같이 사진석판술 및 식각공정을 이용하여 상기 금속층(23)을 선택적으로 제거하여 금속배선(23a)을 형성한다.Subsequently, as shown in FIG. 4B, the metal layer 23 is selectively removed using photolithography and an etching process to form the metal wiring 23a.
이때 상기 금속배선(23a)은 상기 절연막(22)의 표면이 노출되면서 상기 금속배선(23a)의 일정영역에 직사각형 모양을 갖는 복수개의 매트릭스 형태의 스페이스(24)들에 의해 여러 갈래로 나누어지도록 형성한다.In this case, the metal wiring 23a is formed such that the surface of the insulating film 22 is divided into several branches by a plurality of matrix-shaped spaces 24 having a rectangular shape in a predetermined region of the metal wiring 23a. do.
그리고 상기 금속배선(23a)의 표면은 전기적 물질 이동에 의해서 많은 수의 금속원자가 이동할 수 있는 확산경로가 뱀부 형태의 결정 입자 경계(25)를 갖는다.In addition, the surface of the metal wiring 23a has a diffusion path through which a large number of metal atoms can be moved by electric material movement, and has a crystalline grain boundary 25 in the form of a snake.
이후 공정에서 도면에 도시되지 않았지만 상기 스페이스(24) 즉, 금속배선(23a)이 식각된 부분에 평탄화용 물질(예를 들면 SOG, BPSG 등) 이나 층간절연물질(예를 들면 TEOS 등)등으로 매립할 수도 있다.In the subsequent process, although not shown in the drawing, the planarization material (for example, SOG, BPSG, etc.) or the interlayer insulating material (for example, TEOS, etc.) may be formed in the portion where the space 24, that is, the metal wiring 23a is etched. It may be landfilled.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 금속배선 및 그 형성방법에 있어서 금속배선내에 복수개의 홀을 매트릭스 형태로 형성함으로써 고전류 드라이빙시 고전류을 나누어서 드라이빙함으로써 금속배선의 신뢰성을 향상시킬 수 있는 효과가 있다.As described above, in the metal wiring and the method for forming the semiconductor device according to the present invention, by forming a plurality of holes in the metal wiring in the form of a matrix, it is possible to improve the reliability of the metal wiring by dividing and driving high current during high current driving. have.
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