KR19990013363A - 칩 규모 패키지 및 그 제조 방법 - Google Patents

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KR19990013363A
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존엠.클락3세
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Abstract

조립공정은 (ⅰ) 바이어 ( via ) 가 내장될 수 있는 천공된 기판, ( ⅱ ) 집적회로 다이가 상부에 부착될 수 있는 땜납 마스크, 및 ( ⅲ ) 상기 집적회로 다이로 부터 상기 천공된 기판에 부착된 외부 단자까지 신호들을 전기적으로 경로선택하는 표면적의 효율적인 사용을 포함하는 것을 특징으로 하는 칩 규모 패키지 ( chip scale package ; CSP ) 를 제공한다. 결과적인 패키지는 극히 콤팩트함으로써 집적회로 칩의 표면적보다 극미하게 큰 흔적을 지닌다. 결과적으로, 기판 및 봉입 재료의 비용은 최소화된다. 조립공정은, 다수의 집적회로가 기판의 단일 유니트상에 만들어 질 수 있고, 단일화가 종래 공정의 해당 스테이지보다 휠씬 늦은 조립공정 스테이지에서 이행되기 때문에 극히 큰 체적 제조를 허용한다.

Description

칩규모 패키지 및 그 제조 방법
관련출원의 전후참조
본원 출원은, 발명의 명칭이 “ LOW COST BALL GRID ARRAY DEVICE AND METHOD OF MANUFACTURE THEREOF ”이며 S. Lee 와 그의 동료 명의로 1996 년 5 월 17 일자 출원되었고 또한 본원 출원의 양수인인 National Semiconductor Corporation 에게 양도된 미국 특허출원 제 08/649,395 호 ( 이하 “ 모출원 ”이라 한다 ) 의 일부 계속 출원이다. 상기 모출원은 본원에 모두 참고가 된다.
발명의 분야
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이며, 보다 구체적으로 기술하면 적은 입/출력 수를 갖는 디바이스에 적합한 저단가의 패키지에 관한 것이다.
발명의 배경
플라스틱 볼 그리드 어레이 ( Plastic Ball Grid Array ; PBGA ) 디바이스는 다른 패키지 형태, 예컨대 핀 그리드 어레이보다 다수의 이점을 지닌다. 전형적인 PBGA 패키지 (10) ( 도 2 참조 ) 에서, 비스말레이미드 트리아진 ( Bismaleimide Triazine ; BT ) 수지 또는 세라믹 ( Al2O3) 과 같은 재료로 만들어진 인쇄 회로 보드 ( PCB ) 는 기판 (12) 으로서 사용되고 있다. 그러한 패키지에서, 실리콘 “ 집적회로 ( IC ) ”다이는 기판 (12) 의 한 측상에 부착되고 땜납 볼은 기판 (12) 의 반대측상에 부착되며, 실리콘 IC 는 모울딩 컴파운드 ( molding compound ) 에 의해 봉입된다.
실리콘 IC 다이 및 땜납 볼사이의 전기 접속은 와이어 본딩 또는 플립 - 칩 접속에 의해 기판 (12) 의 “ 다이 측 ( die side ) ”표면상의 트레이스 ( trace ) 나 도체까지, 그러한 도체에서 트레이스까지, 다음으로는 바이어 ( Via ) 를 통해 다른 도체나 트레이스가 땜납 볼을 연결시키도록 제공되는 기판 (12) 의 반대측까지 달성된다.
현재, BGA 기술은 패키지당 다수의 “ I/O ” 또는 “ 핀 ”이 필요한 용도에 비용 효과적이다. 예를 들면, 공지된 BGA 패키지는 119, 169, 225, 256, 313, 352, 420 또는 625 개의 볼을 포함한다. 적은 수의 I/O 핀을 필요로 하는 반도체 디바이스가 극히 일반적이지만, 그러한 적은 수의 I/O 로 BGA 패키지를 제공하는 것은 많은 비용이 든다. 예를 들면, BT 가 기판 (12) 용 재료로서 사용되는 경우, BT 재료 비용은 패키지의 50% 가 들 수 있다.
전형적으로, BT 또는 세라믹은 예를 들면 45mm × 187.5mm 의 치수를 갖는 단일 요소 형태 ( 16; 도 1 참조 ) 로 제공되어 있다. BGA 패키지의 제조업자는 요소 (16) 의 면적 활용을 최대화시키도록 상기 패키지를 레이아웃하려고 시도하고 있다. 요소 (16) 에서, 완성된 디바이스 (10) 는 개별 BGA 디바이스 ( 10 ; 도 2 참조 ) 를 초래시키도록 단일화되어 있다 ( 요소 (16) 상에 점선 (17) 으로 표시됨 ). 요소 (16) 의 나머지 부분은 간단히 폐기된다. 그와 같이 폐기된 부분들은 요소 (16) 의 전체 면적의 20 내지 40% 에 달할 수 있다. 그러므로, 요소 (16) 의 그러한 폐기 부분을 최소화시키는 것은 제조 비용을 상당히 감소시킴으로써 PBGA 패키지의 상당한 이점들을 작은 패키지들에 이용할 수 있게 한다.
그러므로, 본 발명은 PBGA 패키지의 상당한 이점들을 작은 패키지들에 이용할 수 있게 하도록 단일 요소 형태의 나머지 부분이 폐기되는 것을 최소화시켜 제조 비용을 상당히 감소시키는 것을 목적으로 한다.
도 1 은 볼 그리드 어레이 ( Ball Grid Array ; BGA ) 가 상부에 형성되어 있는 표준 사이즈의 기판 요소의 평면도.
도 2 는 도 1 의 개별적으로 단일화된 BGA 디바이스의 평면도.
도 3 은 본 발명의 한 실시예의 천공된 기판 (300) 을 도시한 도면.
도 4a 및 4b 는 천공된 기판 (400) 을 사시도 및 측면도로 도시한 도면.
도 5a 및 5b 는 천공된 기판 (500) 을 사시도 및 측면도로 각각 도시한 도면.
도 6a 및 6b 는 천공된 기판 (600) 을 사시도 및 측면도로 각각 도시한 도면.
도 7a 는 칩 규모 패키지 ( Chip Scale Package ; CSP ) 를 제조하는 본 발명의 한 실시예의 조립공정의 플로우 챠트.
도 7b - 7h 는 도 7a 의 조립공정의 여러 단계에서 CSP 의 여러 스테이지를 보여주는 도면.
도 8 은 봉입된 기판 (725) 의 단면을 보여주는 도면.
발명의 개요
본 발명은 칩 규모 패키지를 제조하는 조립공정을 제공한다. 상기 조립공정은 (ⅰ) 천공된 기판을 제공하는 단계 ; ( ⅱ ) 상기 천공된 기판에 복수개의 반도체 다이를 부착하는 단계 ; ( ⅲ ) 상기 복수개의 반도체 다이상에 전기 절연 피복물을 제공하여 상기 절연 피복물 및 상기 천공된 기판을 포함하는 밀봉된 구조를 형성함으로써, 상기 반도체 다이를 포위하는 단계 ; 및 ( ⅳ ) 상기 밀봉된 구조를 칩 규모 패키지로 단일화시켜, 각각의 칩 규모 패키지가 상기 반도체 다이중 하나의 반도체 다이를 포함하는 단계를 포함한다. 한 실시예에서, 상기 천공된 기판에는 상기 반도체 다이의 단자들을 접속시키는 도전 패턴이 제공되어 있다. 한 구현예에서, 상기 도전 패턴은 상기 반도체 다이상의 집적회로의 본딩 패드에 대한 와이어 본딩을 허용하도록 금속본딩가능한 구조 이다.
본 발명의 다른 실시 태양에 의하면, 미리 형성된 범프 또는 바이어 ( Via ) 들은 상기 천공된 기판에 제공되어 조립공정의 효율을 향상시킬 수 있다.
본 발명의 조립공정에 의하면, 전기 테스트 단계가 미리 단일화시키기 전에 이행될 수 있다. 이러한 방법에서, 효율 및 비용 절감은 다수의 집적회로 다이를 병렬로 테스트함으로써, 그리고 테스트시 개별 집적회로를 유지하는 고객 주문 리셉터클의 비용을 들이지 않고서 달성될 수 있다.
본 발명의 조립 공정의 단일화 단계는 톱니모양 블레이드를 갖는 다이어몬드 톱을 사용하는 비싸지 않은 톱질 단계에 의해 달성될 수 있다.칩 규모 패키지는 ( ⅰ ) 트랜스퍼 모울딩 ( transfer molding ) 방법을 사용하여 플라스틱으로 봉입되고, ( ⅱ ) 예를 들면 차폐 ( screening ) 공정을 사용하여 다이 피복물에 의해 보호받으며, 또는 ( ⅲ ) 세라믹 캡 및 적절한 밀폐제를 사용하여 허메틱형으로 밀봉될 수 있다.
본 발명의 다른 실시 태양에 의하면, 본 발명은 ( ⅰ ) 천공된 기판 ; ( ⅱ ) 상기 천공된 기판의 한측상에 존재하는 전기 도전 패턴으로서, 전기 도전 패턴의 선택 위치로 부터 상기 천공된 기판내의 스루 홀 ( through hole ) 까지 한세트의 전기 도전 경로를 제공하는 전기 도전 패턴 ; ( ⅲ ) 집적회로 다이의 본딩 패드로 부터 상기 선택 위치까지의 접근을 제공하는 땜납 마스크 ; ( ⅳ ) 상기 천공된 기판의 스루 홀내에 제 2 세트의 도전 경로를 제공하도록 상기 도전 패턴에 연결된 외부단자 ; 및 ( ⅴ ) 상기 외부 단자만을 노출시키기 위해 상기 기판과 연관하여, 상기 집적회로 다이 및 상기 제 1 및 제 2 세트의 전기 도전 경로를 포위하는 포위체를 형성하도록 제공된 피복물을 포함하는 칩 규모 패키지를 제공한다.그러한 칩 규모 패키지에서, 상기 외부 단자는 땜납 볼에 의해 제공될 수 있으며, 상기 제 2 세트의 도전 경로는 스루 홀 도금 또는 땜납 플럭스에 의해 제공될 수 있다.
본 발명은 집적회로 다이가 “ 다이 - 업 ( die-up ) ”구조나 “ 다이 - 다운 ( die-down ) ”구조로 땜납 마스크에 부착되는 패키지를 제공하는데 사용될 수 있다. 상기 집적회로 다이 및 상기 제 1 세트의 도전 경로사이의 전기 접속은 상기 땜납 마스크내의 개구부를 통해 접근되는, 천공된 기판상의 도전 패턴 및 본딩 패드사이의 본드 와이어에 의해 제공될 수 있다.
본 발명은 ( ⅰ ) 바이어들이 내장될 수 있는 천공된 기판, ( ⅱ ) 집적회로 다이가 상부에 부착될 수 있는 땜납 마스크, 및 ( ⅲ ) 상기 집적회로 다이로 부터 상기 천공된 기판에 부착된 외부 단자까지 신호들을 전기적으로 경로선택하는 표면적의 효과적인 사용을 제공한다. 결과적인 패키지는 극히 콤팩트하고 결과적으로는 집적회로 칩의 표면적보다 극미하게 큰 흔적 ( footprint ) 을 지닌다. 조립 공정은, 다수의 집적회로가 기판의 단일 유니트상에 제조될 수 있고, 단일화가 종래의 공정에서의 해당 스테이지보다 극히 늦은 조립공정 스테이지에서 이행됨으로써 극히 높은 처리 능력을 초래시키기 때문에, 극히 큰 체적 제조를 허용 한다.
본 발명은 특히 효율적인 제조 공정으로 조립되는 칩 규모 패키지를 제공하며 패키징 재료의 낭비를 최소화시킨다.
실시예
본 발명은 천공된 기판을 사용하여, 집적회로 다이에 대한 저단가의 열성능 증강 패키지를 제공한다. 본 발명의 전형적인 패키지에서, 상기 천공된 기판은 최소한 하나의 땜납 마스크, 도체 층, 및 천공 어레이를 포함하는 천공된 기판 코어로 이루어져 있다. 그러한 패키지에서, 상기 도체 층은 상기 천공된 기판에 부착된 집적회로 다이 및 규칙적인 천공 어레이사이에 전기 접속을 제공한다. 상기 규칙적인 천공 어레이는, 집적회로가 상부에 설치되는 인쇄 회로 보드 (“ 시스템 보드 ”) 의 도체 트레이스가 상기 도체 층에 연결되어 집적회로 다이의 단자들에 연결될 수 있는 바이어들을 제공한다. 본 발명의 범위에 속하는 다른 변형예들이 가능하다.
도 3 에는 천공된 기판 코어의 일례가 도시되어 있다. 도 3 에 도시된 바와 같이, 천공된 기판 코어 (300) 는 규칙적인 천공 어레이 (300) 를 포함한다. 천공들 (301) 은 예를 들면, 50 밀 ( mil ) 의 피치로 전체 그리드상에 배열될 수 있다. 상기에 기술된 바와 같이, 적은 핀 - 수의 패키지에서, 천공된 기판 코어 (300) 는 종래의 리드 프레임과 대체시킬 수 있다. 천공된 기판 코어 (300) 는 어느 강성 재료, 예컨대 비스말레이미드 트리아진 ( BT ) 또는 어느 적합한 고온 에폭시를 사용하여 형성될 수 있다. 다른 가능한 재료는 ( ⅰ ) 세라믹 재료, ( ⅱ ) 적층에 의해 강성을 띠는 가요성 회로, 및 ( ⅲ ) 2 개의 측면을 갖는 어느 적층된 기판을 포함한다. 구리 도체는, 예를 들면 도금되거나 피복된 구리 필름을 사용하여 이들 기판의 한 측면 또는 양 측면상에 제공될 수 있다.
본원 설명에서, 도면사이의 비교를 용이하게 하기 위하여, 이들 도면에서의 동일 요소는 동일 참조 부호로 제공되어 있다.
본 발명의 한 실시예의 천공된 기판은 도 4a 및 4b 에서 각각 사시도 및 측면도로 도시되어 있다. 도 4a 및 4b 에서 천공된 기판 (400) 은 제 1 땜납 마스크 (401), 천공된 기판 코어 (300) 의 한 표면상에 형성된 도체 층 (408), 및 제 2 땜납 마스크 (406) 를 포함한다. 부가적인 도체 층 (409) 은 또한, 도체 층 (408) 이 상부에 형성되는 측면과는 반대인 천공된 기판 코어 (300) 의 측면상에 제공될 수 있다. 땜납 마스크 (401) 는 주변에 있는 개구부 (402) 및 천공 기판 코어 (300) 의 개구부 (301) 에 해당하는 위치에 있는 개구부 (403) 를 포함한다.
도체 층 (408) 은 다이 - 업, 와이어 - 본딩된 구조로 사용될 본딩가능한 금속 패드 (404) 를 포함한다. 그러한 구조에서, 집적회로 다이는, 도체 층 (408) 과 떨어져 대면하도록 전기 절연 접착제에 의해 천공된 기판 (400) 상에 부착된다. 상기 집적회로상의 본드 패드 및 상기 본딩가능한 금속 패드 (404) 사이의 전기 접속은 본드 와이어에 의해 땜납 마스크 (401) 의 개구부 (402) 를 통해 제공된다. 도 6 은 천공된 기판 (602) 상의 땜납 마스크 (401) 에 부착된 집적회로 다이 (601) 의 평면도를 도시하고 있다. 도 6 에 도시된 바와 같이, 본드 와이어 (603) 는 직접회로 다이 (601) 의 본딩 패드 (604) 를, 땜납 마스크 (401) 의 개구부 (402) 를 통해, 천공된 기판 (602) 상의 본딩가능한 금속 패드 (404) 에 전기적으로 연결시킨다.
다시 도 4a 를 참조하면, 천공된 기판 (300) 의 개구부 (301) 에 해당하는 본딩가능한 금속 패드 (404) 상의 개구부 (410) 는 개구부 (301) 를 통한 바이어에 의한 천공된 기판 코어 (300) 의 다른 측면에의 전기 접속을 허용하도록 제공되어 있다. 그러한 바이어는 스루 홀 도금에 의해, 또는 개구부 (301) 를 땜납 플럭스 또는 도전성 페이스트로 충진시킴으로써 제공될 수 있다. 선택적인 도체 층 (409) 은 핀 할당에 있어 가요성을 갖는 부가적인 레벨을 제공한다.
변형적으로, 다이 - 다운 ( “ 플립 - 칩 ”) 구조가 제공되는 데, 이 경우 집적회로 다이가 부착되고 그의 본딩 패드가 땜납 마스크 (401) 와 대면하며 개구부 (403) 와 정렬된다. 그러한 구조에서, 집적회로 다이의 본딩 패드로 부터 천공된 기판 코어 (300) 의 다른 측면상의 땜납 볼까지의 전기 접속은 땜납 마스크 (401) 의 개구부 (403), 천공된 기판 코어 (300) 의 개구부 (301) 및 땜납 마크스 (406) 의 개구부 (407) 를 통해 바이어들에 의해 달성된다. 물론, 그러한 구조에서, 개구부 ( 403, 407 ) 및 집적회로상의 본딩 패드가 정렬되어 있다. 그러나, 기판 코어 (300) 내의 개구부 (301) 가 도전성 페이스트와 플러그접속됨으로써, 집적회로 다이의 본딩 패드사이에 접점이 만들어질 수 있는 경우, 땜납 마스크 ( 401, 406 ) 는 제거될 수 있다. 그러한 배치에서, 집적회로 다이상의 본딩 패드는 개구부 (301) 내에 제공된 도전성 페이스트에의 부착을 위해 땜납 재료로 “ 프리 - 범프 ( pre - bump ) ”될 수 있다. 그러한 배치는 땜납 마스크내의 개구부 및 기판 코어의 개구부 (301) 사이의 정렬을 필요로 하지 않는다. 이러한 배치는 본딩 패드가 집적회로 다이의 외주변주위에 분포되는 구조에 특히 유용하다.
본 발명의 다른 실시예의 천공된 기판 (500) 은 도 5a 및 5b 에서 각각 사시도 및 측면도로 도시되어 있다. 천공된 기판 (500) 은 제 2 땜납 마스크 (406) 및 부가적인 도체 층 (409) 을 지니지 않음으로써 도 4a 및 도 4b 의 천공된 기판 (400) 과는 상이하다. 한 구현예에서, 천공된 기판 (400) 의 천공된 기판 코어 (300) 는 BT 재료로 만들어지는 반면에, 천공된 기판 (500) 의 천공된 기판 코어 (300) 는 고온 에폭시 재료로 만들어진다. 다른 단일 땜납 마스크 기판에서, 천공된 코어 (300) 는 가요성 폴리이미드 재료로 만들어진다. 폴리이미드 기판은 BT 보다 얇은 기판을 제공한다.
칩 규모 패키지 ( CSP ) 는 본 발명의 천공된 기판의 사용에 의해 제공된다. CSP 는 내부에 포함된 집적회로 다이의 표면적에 근사한 패키지의 비교적 작은 흔적 때문에 그렇게 불리운다. 도 7a 는 본 발명에 따라 CSP 를 제조하는 공정에서 사용된 조립 플로우 챠트이다. 도 7b - 7h 는 도 7a 의 조립공정의 여러 단계에서의 CSP 의 여러 스테이지를 보여준다. 도 7a 및 7b 에 도시된 바와 같이, 단계 (701) (“웨이퍼 정렬 ”) 에서, 여러 집적회로 다이 (711) 가 상부에 제조되는 반도체 웨이퍼 (700) 는 기능적이지 않은 다이를 식별하도록 종래 방식으로 정렬된다. 단계 (702) ( “ 웨이퍼 장착 및 톱질 단계 ”) 에서, 반도체 웨이퍼 (700) 는 집적회로 다이 (711) 를 단일화시키도록 ( 예를들면, 다이어몬드 톱을 사용하여 ) 잘려진다. 단계 (703) ( “ 다이 부착 ”) 에서, 집적회로 다이 (711) 는 종래의 다이 부착 방법에 의해 천공된 기판 ( 720 ; 도 7c 참조 ) 상에 개별적으로 배치 및 부착된다. 천공된 기판 (720) 은 (ⅰ) 규칙적인 패키지 어레이가 상부에 형성될 수 있는 도 7c 에 도시된 바와 같은 시이트, ( ⅱ ) 일렬의 패키지가 상부에 형성될 수 있는 스트립 또는 패널, ( ⅲ ) 자동화 공정에 적합한 기타 형태로서 제공될 수 있다.
집적회로 다이 (711) 로 부터 천공된 기판 (720) 까지의 전기 접속이 와이어 본드에 의해 제공되는 경우, 집적회로 다이 (711) 는 예를 들면 열전도성 접착제를 사용하여 “ 다이 - 업 ”구조로 부착된다. 그후, 와이어 본딩은 단계 (704) 에서 이행된다. “ 다이 - 다운 ”또는 “ 플립 - 칩 ”구조가 사용되는 경우, 집적회로 다이 (711) 는, 천공된 기판 (720) 내에 미리 형성된 바이어 또는 범프를 채우도록 예를 들면 땜납 범프를 사용하여 자동화 공정에 의해 천공된 기판 (720) 의 천공에 부착 정렬된다. 상기에 참고가 되는 모출원에서 미리 형성된 바이어가 기술되어 있으므로써 그러한 미리 형성된 바이어의 설명은 여기서 반복하지 않을 것이다.
단계 (705) ( “ 피복 및 경화 ” ) 에서, 집적회로 다이 (711) 를 밀봉하도록 봉입이 제공된다. 상기 봉입은 (ⅰ) 다이 피복 또는 실크스크린 프린트 공정을 사용하는 오버 코팅, 또는 ( ⅱ ) 액체 봉입 방법, 종래의 트랜스퍼 모울딩 방법, 또는 어느 적합한 비 - 스틱 ( non - stick ) 모울딩 방법을 사용하는 종래의 플라스틱 보호 재료 ( 예컨대, 에폭시 수지 ) 에 의해 제공될 수 있다. 변형적으로, 공동 ( 空洞 ) 패키지 또는 허메틱형 밀봉 패키지가 필요하다면, 에폭시로 피복되거나 유리 밀봉 링이 제공되는 세라믹 캡은 또한 천공된 기판 (720) 상에 제공될 수 있다.
상부측상에는 봉입 재료 (730) 가 제공되어 있는 봉입된 기판 (725) 이 도 7d 에 도시되어 있다. 봉입된 기판 (725) 의 단면은 도 8 에 도시되어 있다. 도 8 은 집적회로 다이 (711) 를 포위하도록 천공된 기판 (720) 을 봉입 재료로 오버코딩함으로써 형성된 봉입된 기판 (725) 을 보여준다. 도 8 에서, 집적회로 다이 (711) 는 본드 와이어 (742) 에 의해 도체 층 (744) 에 와이어 본딩된다. 본 발명의 예에서는 CSP 의 외측으로 부터의 전기 접속은 미리 형성된 바이어 (743) 에 의해 제공된다.
단계 (706) 에서, 봉입된 기판 (725) 은 개별 마무리된 CSP ( 도 7e 참조 ) 상에 공급될 개별적인 식별 및 다른 정보를 제공하도록 예를 들면, 레이저 인그레이브 ( engrave ) 또는 잉크 기술을 사용하여 표시된다. 천공된 바이어가 사용되지 않는 경우, 땜납 볼 부착 단계 (707) 는 종래의 방식으로 이행된다. 도 7f 는 봉입 재료 (730) 의 반대측상에 있는 봉입된 기판 (725) 상에 제공된 땜납볼 (740) 을 보여준다. 물론, 본 발명은 전기 접근 단자로서 땜납 볼을 사용하는 패키지에 국한되지 않는다. 전기 접점의 다른 형태 ( 예컨대, 시스템 보드상의 용융가능한 금속 또는 핀 그리드 ) 가 또한 제공될 수 있다.
단계 (708) ( “ 테스트 ”) 에서, 봉입된 집적회로 다이 (711) 는 그들의 외부 단자 ( 예컨대, 땜납 볼 ) 를 통해 개별적으로 전기 테스트된다.단계 (709) ( “ 장착 및 톱질 ”) 에서, 개별 CSP (750) 는 예컨대, 다이어몬드 톱을 사용하여 봉입된 기판 ( 725 ; 도 7g 참조 ) 으로 부터 단일화된다.적합한 다이어몬드 톱은 예컨대 적합한 절삭 여유를 갖는 톱니 모양의 다이어몬드 블레이드를 포함한다. 변형적으로, 단일화는 또한 상기에 참조가 된 모출원에서 기술된 V 자형 홈에 의해 용이해지는 기계식 공정에 의해 달성될 수 있다.
마지막으로, 단계 (710) 에서, 도 7h 에 도시된 바와 같이, 개별 CSP (750) 는 차후의 시스템 보드 제조공정에서 자동 배치를 용이하게 하도록 릴 ( reel ) 형태로 제공되는 테이프 (760) 에 부착된다.
위와 같은 상세한 설명은 본 발명의 구체예를 예시하도록 제공된 것일 뿐, 본 발명을 제한한 것이 아니다. 본 발명의 범위에 속하는 여러 변형 및 수정예가 있을 수 있다. 본 발명은 이하 첨부된 특허청구범위에 의해 한정된다.
그러므로, 본 발명은 PBGA 패키지의 상당한 이점들을 작은 패키지 들에 이용할 수 있게 하도록 단일 요소 형태의 나머지 부분이 폐기되는 것을 최소화시킴으로써 제조 비용을 상당히 감소시킬 수 있는 효과가 있다.

Claims (5)

  1. 칩 규모 패키지를 제조하는 조립 방법에 있어서,
    천공된 기판을 제공하는 단계 ;
    상기 천공된 기판에 복수개의 반도체 다이를 부착하는 단계 ;
    상기 복수개의 반도체 다이상에 전기 절연 피복물을 제공하여 상기 절연 피복물 및 천공된 기판을 포함하고 상기 반도체 다이를 포위하는 밀봉된 구조를 형성하는 단계 ; 및
    상기 밀봉된 구조를 상기 칩 규모 패키지로 단일화하여 각각의 칩 규모 패키지가 상기 반도체 다이중 한 반도체 다이를 포함하는 단계
    를 포함하는 조립 방법.
  2. 제 1 항에 있어서, 상기 천공된 기판 상부에는 도전 패턴이 제공되며, 상기 조립 방법은 상기 반도체 다이상의 단자들을 상기 도전 패턴에 전기 접속시키는 단계를 부가적으로 포함하는 조립 방법.
  3. 제 1 항에 있어서, 상기 단일화 단계이전에 상기 반도체 다이 각각을 전기적으로 테스트하는 단계를 부가적으로 포함하는 조립 방법.
  4. 제 1 항에 있어서, 상기 단일화 단계이후에, 상기 칩 규모 패키지를 테이프에 부착하는 단계를 부가적으로 포함하는 조립 방법.
  5. 집적회로 다이용 칩규모 패키지에 있어서,
    복수개의 스루 홀 및 전기 도전 패턴상의 선택 위치로 부터 상기 스루 홀까지 제 1 세트의 전기 도전 경로를 제공하는 전기 도전 패턴을 포함하는 기판 ;
    상기 집적회로 다이상의 본딩 패드로부터 상기 선택 위치까지의 접근을 제공하는 땜납 마스크 ;
    상기 스루 홀내에 제공된 제 2 세트의 도전 경로를 통해 상기 도전 패턴에 연결된 외부 단자 ; 및
    피복물, 상기 피복물 및 상기 기판이 상기 집적회로 다이 및 상기 제 1 및 제 2 세트의 전기 도전 경로를 포위하여, 상기 외부 단자를 노출시키도록 제공된 피복물
    을 포함하는 칩 규모 패키지.
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