KR19990012818A - 3전극 면방전 플라즈마 디스플레이 패널 - Google Patents

3전극 면방전 플라즈마 디스플레이 패널 Download PDF

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Abstract

본 발명은 교대로 하나씩 상호 평행하게 배열된 N개의 제 1 및 제 2 유지 전극과, 상기 제 1 및 제 2 유지 전극들과 소정 공간을 사이에 두고 직교하도록 배열된 M개의 어드레스 전극의 각 교차점마다 셀이 형성되어 있고, 상기 N개의 제 1 및 제 2 유지 전극쌍과 각각 대향되고 평행하게 위치하여 상기 제 1 및 제 2 유지 전극들에 교번하는 서스테인 펄스가 인가될 때 상기 제 1 유지 전극들이나 상기 제 2 유지 전극들 중 하나의 유지 전극들에 인가되는 서스테인 펄스와 동기화된 보조 펄스가 인가되어 나머지 하나의 유지 전극들과 보조 서스테인 방전을 일으키는 M×N개의 보조 전극이 해당 어드레스 전극과 각각 일체로 형성된 3전극 면방전 플라즈마 디스플레이 패널에 관한 것으로서, 각 셀마다 제 1 및 제 2 유지 전극과 대향되고 평행하게 위치되어 상기 제 1 및 제 2 유지 전극 중 하나와 보조 서스테인 방전을 일으킬 수 있는 보조 전극이 어드레스 전극과 일체로 형성되어 있고, ADS 서브필드 방식에 따른 계조 구현시 각 서브필드의 방전 유지 기간동안 제 1 및 제 2 유지 전극과 어드레스 전극에 각각 서스테인 펄스와 보조 펄스가 인가되어 각 셀의 방전 공간 내부에서 동시에 2번의 서스테인 방전이 일어날 수 있기 때문에 각 셀의 방전량 증가에 따라 전체 화면의 휘도가 크게 증대될 수 있는 효과가 있다.

Description

3전극 면방전 플라즈마 디스플레이 패널
본 발명은 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP라 함)에 관한 것으로서, 특히 ADS 서브필드 방식(Addressing and Display System sub-field method)에 따라 계조(gray scale)가 구현되는 3전극 면방전 PDP에 관한 것이다.
현대는 정보화 사회라고 불려지고 있는 만큼 정보 처리 시스템의 발전과 보급 증가에 따라 디스플레이의 중요성이 증대되고, 그 종류도 점차 다양화되고 있다.
이전부터 디스플레이로 가장 많이 이용되어 오던 CRT(Cathode Ray Tube)는 사이즈가 크고, 동작 전압이 높으며, 표시 일그러짐이 발생하는 등 여러 가지 문제점을 가지고 있어 화면의 대형화, 평면화를 목표로 하는 최근의 추세에 적합하지 않아 최근에는 매트릭스 구조를 가지는 각종 평면 디스플레이의 연구 개발이 활발히 진행되고 있다.
상기 평면 디스플레이 중 차세대 대화면 평면 디스플레이로 각광받고 있는 것이 PDP(Plasma Display Panel)이다. 상기 PDP는 화면이 크고 두께가 얇아 벽걸이 텔레비전, 가정 극장용(home theater) 디스플레이, 각종 모니터 등에 응용되고 있다.
도 1에는 가장 많이 사용되고 있는 PDP 중 하나인 3전극 면방전 PDP의 전체 전극 구조도가 도시되어 있다.
상기 3전극 면방전 PDP는 도 1에 도시된 바와 같이 교대로 하나씩 상호 평행하게 배열된 N개의 제 1 유지 전극(Y1∼YN) 및 N개의 제 2 유지 전극(X1∼XN)과, 상기 제 1 유지 전극들(Y1∼YN) 및 제 2 유지 전극들(X1∼XN)과 소정 공간을 사이에 두고 직교하도록 배열된 M개의 어드레스 전극(A1∼AM)의 각 교차점마다 셀이 형성되어 전체 화면이 매트릭스 형태의 M×N개 셀로 구성되어 있다.
상기 3전극 면방전 PDP의 각 셀의 구성을 도 2에 도시된 i 번째 행과 j 번째 열의 셀을 예로 들어 설명하면 다음과 같다.
먼저, 상호 평행한 i 번째 제 1 유지 전극(Yi)과 i 번째 제 2 유지 전극(Xi)이 화상의 표시면인 전면 기판(11)의 일면에 형성되어 있고, 상기 제 1 유지 전극(Yi)과 제 2 유지 전극(Xi) 위에 방전시 방전 전류를 제한하고 벽전하의 생성을 용이하게 하는 제 1 유전체층(12)이 형성되어 있고, 상기 제 1 유전체층(12) 위에 방전시 일어나는 스퍼터링(sputtering)으로부터 상기 제 1 유지 전극(Yi)과 제 2 유지 전극(Xi)과 제 1 유전체층(12)을 보호하는 산화마그네슘(MgO) 보호막(13)이 형성되어 있다.
또한, j 번째 어드레스 전극(Aj)이 전면 기판(11)과 소정 거리를 사이에 두고 평행하게 위치한 배면 기판(14) 중 상기 전면 기판(11)과의 대향면에 형성되어 있고, 상기 어드레스 전극(Aj) 위에 방전시 방전 전류를 제한하고 벽전하의 생성을 용이하게 하는 제 2 유전체층(15)이 형성되어 있고, 상기 전면 기판(11)과 배면 기판(14) 사이에는 셀간 혼색을 방지하고 방전공간을 확보하는 제 1, 2 격벽(16a, 16b)이 배열 형성되어 있고, 상기 제 2 유전체층(15) 위와 제 1, 2 격벽(16a, 16b)의 일부에 형광체(17)가 도포되어 있으며, 방전공간 내부에는 방전가스가 주입되어 있다.
상기와 같이 구성된 3전극 면방전 PDP의 각 셀의 기본 구동 원리는 제 1 유지 전극(Yi)과 어드레스 전극(Aj) 간에 방전을 일으켜 방전공간 내부에 하전입자를 생성시켜 각각의 전극 표면에 최적의 벽전하를 생성시키고, 제 1 유지 전극(Yi)과 제 2 유지 전극(Xi) 간의 연속적인 방전으로 발생되는 진공 자외선에 의해 형광체(17)를 여기시켜 가시광의 발생을 유지시키는 것이다.
한편, 상기와 같이 구성된 3전극 면방전 PDP의 각 셀의 계조 구현은 방전의 강약 조정이 난이한 관계로 단위 시간당 방전횟수를 통해 구현하고, 매 프레임(frame)마다 각 셀의 방전횟수를 0∼2X-1회로 나누어 방전시키면 1 프레임 동안의 방전횟수에 따라 각 셀의 밝기가 달라져서 결국 전체 화면에 2X계조의 화상 즉, 각 셀마다 0∼2X-1 레벨(level) 중 한가지 레벨의 화상이 표시된다.
상기와 같은 개념을 토대로 한 계조 구현 방법 중 하나가 ADS 서브필드 방식으로서, 상기 ADS 서브필드 방식은 각 셀이 온(on), 오프(off)의 두 가지 상태로 작동하는 것과 2X계조를 구현하는 것에 근거를 둔 2진수 X 비트 체계를 이용하여 1 프레임을 방전 횟수(즉, 방전 유지 기간)가 서로 다른 X개의 서브필드로 분할 구동한다.
다음에서는 종래 기술의 ADS 서브필드 방식 중 하나를 예로 들어 그에 따른 계조 화상의 표시 과정을 보다 구체적으로 설명한다.
도 3에는 종래 기술의 ADS 서브필드 방식에 따른 256(28) 계조 구현시 1 프레임의 세부 구성도가 도시되어 있다.
먼저, 28계조 구현을 위하여 1 프레임은 8개의 서브필드(SF1∼SF8)로 분할 구동되고, 각 서브필드(SF1∼SF8)는 리셋 기간과 어드레스 기간과 방전 유지 기간으로 분할 구동된다.
상기에서 각 서브필드(SF1∼SF8)의 리셋 기간에는 전체 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X1∼XN) 사이에 방전개시전압보다 높은 전압의 써넣기 펄스(writing pulse)를 인가하여 모든 셀의 방전 공간 내부에서 써넣기 방전이 일어나 그 내부에 벽전하가 생성되도록 하고, 그 후 전체 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X1∼XN) 사이에 방전개시전압보다 낮은 전압이고 바로 전의 전면 써넣기 기간에서 생성된 벽전하와 동일 극성인 소거 펄스(erase pulse)를 인가하여 모든 셀의 방전 공간 내부에서 소거 방전이 일어나 각 셀의 내부 벽전하가 소거되도록 한다.
각 서브필드(SF1∼SF8)의 어드레스 기간에는 각 셀에 해당되는 디지털 화상 신호에 따라 N개의 제 1 유지 전극(Y1∼YN)에 순차적으로 하나씩 스캔 펄스(scan pulse)를 인가하는 동시에 상기 스캔 펄스와 동기화된 화상 펄스(image pulse)를 전체 어드레스 전극들(A1∼AM)에 선택적으로 인가하여 제 1 유지 전극과 어드레스 전극 사이에 방전개시전압보다 낮은 전압의 어드레스 펄스(address pulse)가 인가된 셀의 방전 공간 내부에서 어드레스 방전이 일어나 그 내부에 벽전하가 생성되어 온되도록 하고,
방전 유지 기간에는 전체 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X1∼XN)에 방전개시전압보다 낮은 전압의 교번하는 서스테인 펄스(sustain pulse)를 각각 인가하여 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X1∼XN) 사이에서 서스테인 방전이 일어나 바로 전의 어드레스 기간에서 온된 셀의 방전 및 발광이 유지되도록 한다.
상기에서 각 서브필드(SF1∼SF8)의 어드레스 기간동안 어드레스 전극들(A1∼AM)에 인가되는 화상 펄스는 각 셀에 해당되는 8 비트의 디지털 화상 신호(최하위 비트 B1∼최상위 비트 B8) 중 1개 비트값에 해당되며, 보다 구체적으로는 제 1 서브필드(SF1)의 어드레스 기간동안 B1이, 제 2 서브필드(SF2)의 어드레스 기간동안 B2가, …, 제 8 서브필드(SF8)의 어드레스 기간동안 B8이 각각 인가된다.
아울러, 상기 각 서브필드의(SF1∼SF8) 방전 유지 기간동안 전체 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X1∼XN)에 인가되는 서스테인 펄스 개수의 상대비는 보통 SF1: SF2: SF3: SF4: SF5: SF6: SF7: SF8 = 1: 2: 4: 8: 16: 32: 64: 128 이 되어 256 계조 구현을 가능하게 한다.
결과적으로 상기에서 설명된 세부 과정을 거쳐 1 프레임 구동시간 동안 제 1 내지 8 서브필드 화면을 차례대로 구성하면 3전극 면방전 PDP 상에 1 프레임의 256 계조 화상이 표시된다.
또한, 상기에서 각 서브필드 화면의 밝기(휘도, brightness)는 써넣기 방전, 소거 방전 및 어드레스 방전에 의한 밝기도 고려해야 하지만 이해의 편리를 위하여 서스테인 방전만이 화면의 밝기에 기여한다고 가정한다.
아울러, 상기 방전 유지 기간동안 전체 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X1∼XN) 사이에 인가되는 서스테인 펄스의 주파수(단위 시간당 인가되는 개수)의 변화에 따라 각 서브필드 화면 더 나아가서 1 프레임 화면의 휘도 역시 증감된다. 즉, 정해진 방전 유지 기간동안 인가되는 서스테인 펄스의 개수가 많아지거나 각 서스테인 펄스의 폭이 넓어지면 3전극 면방전 PDP 화면 휘도가 증가한다.
한편, 상기에서 설명된 ADS 서브필드 방식에 따라 640×480 해상도의 3전극 면방전 PDP 상에 256 계조의 VGA(Video Graphic Array) 화상을 디스플레이시키는 경우 1 프레임 구동시간 즉, 1/60초(약 16.67ms) 동안 리셋 기간과 어드레스 기간과 방전 유지 기간이 각각 차지하는 시간을 살펴보면 다음과 같다.
1 프레임 내의 어드레스 기간은 3㎲(어드레스 주기) × 480(제 1 유지 전극 개수) × 8(256 계조 구현을 위한 서브필드 개수) =11.52ms이고,리셋 기간은 300㎲(1 서브필드 내의 리셋 기간) × 8(256 계조 구현을 위한 서브필드 개수) =2.4ms이므로 결국1 프레임 내의 방전 유지 기간은 16.67ms - 11.52ms - 2.4ms =2.75ms가 된다.
상기의 계산 결과를 살펴보면 1 프레임 동안 화면의 밝기에 영향을 미치지 않는 어드레스 기간이 차지하는 비율이 너무 높아 상대적으로 화면의 밝기에 기여하는 방전 유지 기간의 길이가 너무 짧기 때문에 즉, 1 프레임의 구동시간 1/60초 중 방전 유지 기간이 차지하는 비율이 약 16.5%(2.75/16.67×100%) 밖에 되지 않기 때문에 3전극 면방전 PDP 화면의 밝기가 매우 어둡고, 그로 인해 화상 표시 수단으로 널리 알려진 CRT 나 LCD(Liquid Crystal Display) 등에 비해 실용화가 어려운 문제점이 있었다.
상기와 같은 화면의 휘도 문제를 해결하기 위하여 각 서브필드의 방전 유지 기간에 인가되는 서스테인 펄스의 폭을 넓히거나 서스테인 펄스의 개수를 증가시켜 화면의 휘도를 증대시킬 수도 있으나 서스테인 펄스의 폭이나 개수가 증가될수록 고가의 구동 IC(Integrated Circuit)를 사용해야 하기 때문에 구동 시스템의 제조 비용 상승이 초래되고, 높은 서스테인 주파수에 의한 열손실이 발생하여 소비전력 상승이 초래되는 문제점이 있어 근본적인 해결책이 될 수 없었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 각 서브필드의 방전 유지 기간동안 각 셀의 제 1 및 제 2 유지 전극 사이뿐만 아니라 그 중 하나와 어드레스 전극 사이에서도 보조 서스테인 방전이 일어날 수 있도록 상기 제 1 및 제 2 유지 전극과 평행하고 상기 어드레스 전극과 일체로 형성된 보조 전극을 구비함으로써 전체 화면의 휘도가 크게 증대될 수 있는 3전극 면방전 PDP를 제공함에 그 목적이 있다.
도 1은 일반적인 3전극 면방전 플라즈마 디스플레이 패널의 전체 전극 구조도,
도 2는 도 1에 도시된 3전극 면방전 플라즈마 디스플레이 패널 중 1개 셀의 단면도(단, 전면 기판 90°회전됨),
도 3은 종래 기술의 ADS 서브필드 방식에 따른 256 계조(gray scale) 구현시 1 프레임의 세부 구성도,
도 4는 본 발명의 일 실시예에 의한 3전극 면방전 플라즈마 디스플레이 패널의 전체 전극 구조도,
도 5는 도 4에 도시된 3전극 면방전 플라즈마 디스플레이 패널 중 1개 셀의 단면도(단, 전면 기판 90°회전됨),
도 6은 각 서브필드의 방전 유지 기간동안 도 4에 도시된 각 전극에 인가되는 서스테인 펄스 및 보조 펄스의 타이밍도,
도 7은 각 서브필드의 방전 유지 기간동안 도 5에 도시된 셀의 방전 공간 내부에서 서스테인 방전 및 보조 서스테인 방전이 일어나고 있는 상태를 나타내는 도면(단, 제 1 및 제 2 유지 전극 90°회전됨).
도면의 주요부분에 대한 부호의 설명
Y1∼YN: N개의 제 1 유지 전극 X1∼XN: N개의 제 2 유지 전극
A1∼AM: M개의 어드레스 전극 A11'∼AMN': M×N개의 보조 전극
11: 전면 기판 14: 배면 기판
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 3전극 면방전 PDP는 교대로 하나씩 상호 평행하게 배열된 N개의 제 1 및 제 2 유지 전극과, 상기 제 1 및 제 2 유지 전극들과 소정 공간을 사이에 두고 직교하도록 배열된 M개의 어드레스 전극의 각 교차점마다 셀이 형성되어 있고, 상기 제 1 유지 전극들과 어드레스 전극들 사이에 소정 전압의 어드레스 펄스가 인가된 셀의 방전 공간 내부에서 어드레스 방전이 일어나 온(on)되고, 그 후 상기 제 1 및 제 2 유지 전극들에 각각 교번하는 소정 전압의 서스테인 펄스가 인가되면 상기 제 1 및 제 2 유지 전극들 간에 서스테인 방전이 일어나 온된 셀의 방전 및 발광이 유지되는 3전극 면방전 플라즈마 디스플레이 패널에 있어서, 상기 N개의 제 1 및 제 2 유지 전극쌍과 각각 대향되고 평행하게 위치하여 상기 제 1 및 제 2 유지 전극들에 교번하는 서스테인 펄스가 인가될 때 상기 제 1 유지 전극들이나 상기 제 2 유지 전극들 중 하나의 유지 전극들에 인가되는 서스테인 펄스와 동기화된 보조 펄스가 인가되어 나머지 하나의 유지 전극들과 보조 서스테인 방전을 일으키는 M×N개의 보조 전극이 해당 어드레스 전극과 각각 일체로 형성된 것을 특징으로 한다.
상기에서 서스테인 방전이 일어나는 제 1 및 제 2 유지 전극 사이의 거리와 상기 보조 서스테인 방전이 일어나는 보조 전극 및 유지 전극 사이의 거리가 다를 경우 상기 보조 펄스의 전압은 상기 서스테인 펄스의 전압에 상기 보조 전극과 유지 전극 사이의 거리 차이에 따른 보상 전압을 더한 값으로 설정되는 것이 바람직하다.
이하, 본 발명의 일 실시예를 첨부한 도면을 참조하여 보다 상세하게 설명한다.
다음 본 발명의 일 실시예에서 종래 기술과 동일한 형상 및 작동을 하는 부재는 종래 기술의 도면과 동일한 참조번호로 기재하였다.
도 4에는 본 발명의 일 실시예에 의한 3전극 면방전 PDP의 전체 전극 구조도가 도시되어 있고, 도 5에는 도 4에 도시된 3전극 면방전 PDP 중 1개 셀의 단면도가 도시되어 있다.
본 발명의 일 실시예에 의한 3전극 면방전 PDP는 도 4에 도시된 바와 같이 N개의 제 1 유지 전극(Y1∼YN) 및 제 2 유지 전극(X1∼XN)이 교대로 하나씩 상호 평행하게 배열 형성되어 있고, M개의 어드레스 전극(A1∼AM)이 상기 제 1 유지 전극들(Y1∼YN) 및 제 2 유지 전극들(X1∼XN)과 소정 공간을 사이에 두고 직교하도록 배열 형성되어 있으며, 상기 N개의 제 1 및 제 2 유지 전극쌍(Y1X1, Y2X2, …, YN-1XN-1, YNXN)과 각각 대향되고 평행하게 위치하여 각 서브필드의 방전 유지 기간동안 상기 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X1∼XN)에 교번하는 서스테인 펄스가 인가될 때 상기 제 2 유지 전극들(X1∼XN)에 인가되는 서스테인 펄스와 동기화된 보조 펄스가 인가되어 상기 제 1 유지 전극들(Y1∼YN)과 보조 서스테인 방전을 일으키는 M×N개의 보조 전극(A11'∼ A1N', A21'∼ A2N', …, AM1'∼AMN')이 해당 어드레스 전극(A1∼AM)과 각각 일체로 형성되어 있다.
상기와 같이 구성된 본 발명의 일 실시예에 의한 3전극 면방전 PDP의 각 셀의 구성을 도 5에 도시된 i 번째 행과 j 번째 열의 셀을 예로 들어 설명하면 다음과 같다.
먼저, 전면 기판(11)에는 종래 기술과 같이 상호 평행한 i 번째 제 1 유지 전극(Yi) 및 i 번째 제 2 유지 전극(Xi)과, 제 1 유전체층(12)과, 산화마그네슘 보호막(13)이 각각 형성되어 있다.
반면, 배면 기판(14)에는 전면 기판(11)과의 대향면에 j 번째 어드레스 전극(Aj)이 형성되어 있고, 제 1 유지 전극(Yi) 및 제 2 유지 전극(Xi)과 대향되고 평행한 위치에 보조 전극(Aji')이 상기 어드레스 전극(Aj)과 일체로 형성되고 있고, 상기 어드레스 전극(Aj)과 보조 전극(Aji') 위에 방전시 방전 전류를 제한하고 벽전하의 생성을 용이하게 하는 제 2 유전체층(15)이 형성되어 있고, 상기 전면 기판(11)과 배면 기판(14) 사이에는 셀간 혼색을 방지하고 방전공간을 확보하는 제 1, 2 격벽(16a, 16b)이 배열 형성되어 있고, 상기 제 2 유전체층(15) 위와 제 1, 2 격벽(16a, 16b)의 일부에 형광체(17)가 도포되어 있으며, 방전공간 내부에는 방전가스가 주입되어 있다.
상기와 같이 구성된 본 발명의 일 실시예에 의한 3전극 면방전 PDP의 각 셀의 기본 구동 원리는 제 1 유지 전극(Yi)과 어드레스 전극(Aj) 간에 방전을 일으켜 방전공간 내부에 하전입자를 생성시켜 각 전극 표면에 최적의 벽전하를 생성시키고, 그 후 제 1 유지 전극(Yi)과 제 2 유지 전극(Xi) 사이 및 제 1 유지 전극(Yi)과 보조 전극(Aji') 사이에 연속적인 방전을 일으켜 방전가스를 플라즈마 상태로 만들어 진공 자외선을 발생시키고, 그 진공 자외선이 형광체(17)를 여기시켜 가시광의 발생을 유지시키는 것이다.
즉, 본 발명의 일 실시예는 종래 기술에서 설명된 ADS 서브필드 방식에 따른 계조 구현시 각 서브필드의 리셋 기간과 어드레스 기간동안 각 전극에 인가되는 구동 펄스는 종래 기술과 동일하나 방전 유지 기간에는 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X1∼XN) 사이에서 종래 기술과 같이 서스테인 방전이 일어나는 동시에 제 1 유지 전극들(Y1∼YN)과 보조 전극들(A11'∼ A1N', A21'∼ A2N', …, AM1'∼AMN') 사이에서 보조 서스테인 방전이 일어나도록 함으로써 각 셀의 방전 공간 내부에서 동시에 일어나는 2번의 서스테인 방전으로 인해 각 셀의 방전량이 증가되도록 한다.
보다 구체적으로 설명하면 각 서브필드의 방전 유지 기간에 도 6에 도시된 바와 같이 전체 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X1∼XN)에 교번하는 VDS전압의 서스테인 펄스를 인가하는 동시에 전체 어드레스 전극(A1∼AM)에 상기 제 2 유지 전극들(X1∼XN)에 인가되는 서스테인 펄스와 동기화된 VAS전압의 보조 펄스를 인가하면 도 7에 도시된 바와 같이 각 셀의 제 1 유지 전극(Yi) 및 제 2 유지 전극(Xi) 간에 서스테인 방전이 일어나는 동시에 제 1 유지 전극(Yi)과 보조 전극(Aji') 사이에서도 보조 서스테인 방전이 일어나 각 셀의 방전량이 거의 2배로 증가된다.
상기에서 각 셀의 방전량이 증가되면 진공 자외선 방출량과 그에 따른 형광체(17) 여기량이 증가되어 각 셀에서 외부로 출사되는 가시광량이 증가됨으로써 전체 화면의 휘도가 종래 기술보다 거의 2배로 증대된다.
아울러, 상기 도 7에 도시된 제 1 유지 전극(Yi) 및 제 2 유지 전극(Xi) 사이의 거리와 보조 전극(Aji')과 제 1 유지 전극(Yi) 사이의 거리가 다를 경우 상기 보조 펄스의 전압 VAS는 서스테인 펄스의 전압 VDS에 상기 보조 전극(Aji')과 제 1 유지 전극(Yi) 사이의 거리 차이에 따른 보상 전압 VAD를 더한 값으로 설정된다.
또한, 도면상 도시된 바는 없으나 각 서브필드의 방전 유지 기간동안 전체 어드레스 전극(A1∼AM)에 상기 제 2 유지 전극들(X1∼XN)에 인가되는 서스테인 펄스와 동기화된 VAS전압의 보조 펄스 대신 상기 제 1 유지 전극들(Y1∼YN)에 인가되는 서스테인 펄스와 동기화된 VAS전압의 보조 펄스를 인가하는 경우에도 각 셀의 제 1 유지 전극(Yi) 및 제 2 유지 전극(Xi) 간에 서스테인 방전이 일어나는 동시에 제 2 유지 전극(Xi)과 보조 전극(Aji') 사이에서 보조 서스테인 방전이 일어나 각 셀의 방전량이 거의 2배로 증가되고, 그로 인해 각 셀의 휘도 더 나아가서 전체 화면의 휘도가 크게 증대된다.
이와 같이 본 발명에 의한 3전극 면방전 PDP는 각 셀마다 제 1 및 제 2 유지 전극과 대향되고 평행하게 위치되어 상기 제 1 및 제 2 유지 전극 중 하나와 보조 서스테인 방전을 일으킬 수 있는 보조 전극이 어드레스 전극과 일체로 형성되어 있고, ADS 서브필드 방식에 따른 계조 구현시 각 서브필드의 방전 유지 기간동안 제 1 및 제 2 유지 전극과 어드레스 전극에 각각 서스테인 펄스와 보조 펄스가 인가되어 각 셀의 방전 공간 내부에서 동시에 2번의 서스테인 방전이 일어날 수 있기 때문에 각 셀의 방전량 증가에 따라 전체 화면의 휘도가 크게 증대될 수 있는 효과가 있다.

Claims (2)

  1. 교대로 하나씩 상호 평행하게 배열된 N개의 제 1 및 제 2 유지 전극과, 상기 제 1 및 제 2 유지 전극들과 소정 공간을 사이에 두고 직교하도록 배열된 M개의 어드레스 전극의 각 교차점마다 셀이 형성되어 있고,
    상기 제 1 유지 전극들과 어드레스 전극들 사이에 소정 전압의 어드레스 펄스가 인가된 셀의 방전 공간 내부에서 어드레스 방전이 일어나 온(on)되고, 그 후 상기 제 1 및 제 2 유지 전극들에 각각 교번하는 소정 전압의 서스테인 펄스가 인가되면 상기 제 1 및 제 2 유지 전극들 간에 서스테인 방전이 일어나 온된 셀의 방전 및 발광이 유지되는 3전극 면방전 플라즈마 디스플레이 패널에 있어서,
    상기 N개의 제 1 및 제 2 유지 전극쌍과 각각 대향되고 평행하게 위치하여 상기 제 1 및 제 2 유지 전극들에 교번하는 서스테인 펄스가 인가될 때 상기 제 1 유지 전극들이나 상기 제 2 유지 전극들 중 하나의 유지 전극들에 인가되는 서스테인 펄스와 동기화된 보조 펄스가 인가되어 나머지 하나의 유지 전극들과 보조 서스테인 방전을 일으키는 M×N개의 보조 전극이 해당 어드레스 전극과 각각 일체로 형성된 것을 특징으로 하는 3전극 면방전 플라즈마 디스플레이 패널.
  2. 제 1 항에 있어서,
    상기 서스테인 방전이 일어나는 제 1 및 제 2 유지 전극 사이의 거리와 상기 보조 서스테인 방전이 일어나는 보조 전극 및 유지 전극 사이의 거리가 다를 경우 상기 보조 펄스의 전압은 상기 서스테인 펄스의 전압에 상기 보조 전극과 유지 전극 사이의 거리 차이에 따른 보상 전압을 더한 값으로 설정되는 것을 특징으로 하는 3전극 면방전 플라즈마 디스플레이 패널.
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