KR19990008496A - 복합 반도체 장치의 비대칭 게이트 산화막 제조 방법 - Google Patents

복합 반도체 장치의 비대칭 게이트 산화막 제조 방법 Download PDF

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박형무
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윤종용
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Abstract

본 발명은 복합 반도체 장치의 비대칭 게이트 산화막 제조 방법에 관한 것으로서, 특히 상기 DRAM 영역보다 로직회로 영역의 게이트 산화막이 더 두껍게 형성되도록 제조하는 것을 특징으로 한다. 따라서, 본 발명은 DRAM의 대용량화와 로직회로의 고속성을 각각 달성할 수 있기 때문에 원칩의 성능 및 신뢰성을 향상시킬 수 있다.

Description

복합 반도체 장치의 비대칭 게이트 산화막 제조 방법
본 발명은 메모리 소자와 로직회로가 원칩화된 복합 반도체 장치에 관한 것으로서, 특히 DRAM 영역보다 로직회로 영역의 게이트 산화막이 더 두껍게 형성되도록 제조하여 상기 원칩의 성능 및 고신뢰성을 달성할 수 있는 복합 반도체 장치의 비대칭 게이트 산화막 제조 방법에 관한 것이다.
최근에는 멀티미디어 기능을 향상하기 위해 DRAM과 로직회로가 원칩화된 복합 반도체 장치를 사용하고 있으며 또한 성능과 제조 원가를 희생하지 않고 DRAM의 고집적성과 로직회로의 고속성을 유지할 수 있는 이상적인 원 칩의 개발이 계속 되고 있다.
이러한 이상적인 원 칩을 실현하기 위해서는 DRAM과 로직회로의 활성 영역에 형성된 게이트 산화막의 두께가 달라야 한다. 그 이유는 상기 게이트 산화막에 인가되는 외부의 전원 전압이 다르기 때문이다. 일반적으로 DRAM에서는 메모리 셀의 축적 전하량을 크게 하기 위해 데이터를 기록 할 때 워드 라인(셀 트랜지스터에 게이트 전압을 가하는 배선)에 어레이 전압과 문턱전압을 더한 그 이상의 전압을 승압한다. 이때, 게이트 산화막의 두께는 약 100Å 정도가 요구되며 이에 비하여 0.35㎛ 디자인 룰에 의한 로직회로는 승압없이 3.3V의 전원전압을 게이트에 제공하며 게이트 산화막의 두께는 고속화와 우수한 구동 능력을 위해 약 70Å 정도가 요구된다.
그러나, 이를 위해 DRAM과 로직회로 영역의 게이트 산화막의 두께가 다른 2 종류의 트랜지스터를 제조할 경우 추가 공정수는 30∼50％로 늘어나 칩의 제조 단가가 높아진다. 이러한 문제점에 의해 통상적인 원 칩의 제조 공정시 도 1에 도시된 바와 같이 DRAM과 로직회로 영역에 형성되는 게이트 산화막(14)은 동일한 제조 공정에 의해 게이트 산화막(14) 두께를 동일하게 형성하며 그 두께는 로직 영역의 성능을 저하시키지 않도록 로직 영역에 맞추어 제조한다. 그러나, 상기와 같은 제조 공정에 따라 상기 원칩의 DRAM 성능이 희생되며 동시에 상기 원칩의 신뢰성이 저하되는 문제점이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 1 개의 마스크 패턴을 사용하여 DRAM과 로직회로의 게이트 산화막을 각각의 성능에 따라 알맞는 두께로 비대칭적으로 형성하여 원칩의 성능을 보다 향상시킬 수 있는 복합 반도체 장치의 비대칭 게이트 산화막 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 메모리 소자와 로직회로가 원칩화된 복합 반도체 장치의 게이트 산화막 제조 방법에 있어서, 반도체 기판에 소자간 분리를 위한 필드 산화막을 형성한 다음에 상기 반도체 기판 상부에 제 1 산화막 및 도전층을 순차적으로 적층하는 단계; 상기 로직회로가 형성될 예정 영역의 도전층 및 제 1 산화막을 순서적으로 제거하는 단계; 상기 결과물의 상부면에 제 2 산화막을 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1 은 DRAM과 로직회로가 원칩화된 복합 반도체 장치의 게이트 산화막을 나타낸 수직 단면도.
도 2 는 본 발명에 따른 DRAM과 로직회로가 원칩화된 복합 반도체 장치의 비대칭 게이트 산화막을 나타낸 수직 단면도.
도 3 내지 도 6 은 도 2에 도시된 복합 반도체 장치의 비대칭 게이트 산화막의 제조 방법을 순서적으로 설명하기 위한 수직 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
20: 반도체 기판 22: 필드 산화막
24: 제 1 산화막 26: 폴리 실리콘층
28: 제 2 산화막
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
도 2 는 본 발명에 따른 DRAM과 로직회로가 원칩화된 복합 반도체 장치의 비대칭 게이트 산화막을 설명하기 위한 수직 단면도로서, 상기 복합 반도체 장치의 게이트 산화막(24)(28)은 로직회로 영역보다 DRAM 영역의 게이트 산화막이 더 두꺼운 비대칭적인 구조를 가진다.
도 3 내지 도 6 은 도 2에 도시된 복합 반도체 장치의 비대칭 게이트 산화막의 제조 방법을 순서적으로 설명하기 위한 수직 단면도들로서, 도 2 내지 도 6을 참조하여 본 발명에 따른 제조 방법을 설명한다.
우선, 반도체 기판(20)에 통상적인 LOCOS 제조 방법을 이용하여 소자간 분리를 위한 필드 산화막(22)을 형성한다. 그 다음 도 3 내지 도 4와 같이 상기 반도체 기판(20) 상부에 제 1 산화막(24)을 50Å로 적층하고, 상기 제 1 산화막(24) 상부에 도전층인 폴리 실리콘층(26)을 1000Å로 적층한다. 이때, 상기 폴리 실리콘층(26)은 후속 공정시 형성될 로직회로의 영역을 오픈하는 마스크에 의해 상기 제 1 산화막(24)이 오염되는 것을 방지하기 위해서 형성한다.
이어서, 도 5와 같이 상기 결과물에 로직 영역을 오픈하는 마스크를 사용하여 사진 및 식각 공정에 의해 상기 폴리 실리콘층(26) 및 제 1 산화막(24)을 순차적으로 제거한다.
그 다음 도 6과 같이 습식 식각 공정을 이용하여 DRAM 영역에 잔여된 상기 폴리실리콘층(26)을 제거한다. 이때, 상기 제 1 산화막(24)의 소모량을 최대한 줄이며 표면의 균일성을 제어하기 위해 NH4OH를 식각 용액으로 사용한다. 이로서 상기 제 1 산화막(24)의 소모량은 약 20Å 미만 정도로 된다. 이어서 상기 결과물 상부면에 제 2 산화막(28)을 70Å정도 형성하여 상기 제 1 산화막(24)과 상기 제 2 산화막(28)이 합쳐진 게이트 산화막을 완성한다.
상기와 같은 제조 방법에 따라 본 발명은 1 개 마스크를 사용하고 10 개 미만의 추가 공정으로 인해 상기 DRAM과 로직회로의 게이트 산화막이 비대칭적인 두께로 형성되기 때문에 DRAM의 대용량화와 로직회로의 고속성을 동시에 달성한다.
본 발명은 DRAM과 로직회로 영역의 게이트 산화막을 두께가 다른 2 종류의 트랜지스터를 제조할 경우 추가 공정수를 최대한으로 줄일 수 있어 칩의 제조 단가를 낮출 수 있고, 또한 원칩의 성능 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 메모리 소자와 로직회로가 원칩화된 복합 반도체 장치의 게이트 산화막 제조 방법에 있어서, 반도체 기판에 소자간 분리를 위한 필드 산화막을 형성한 다음에 상기 반도체 기판 상부에 제 1 산화막 및 도전층을 순차적으로 적층하는 단계;
    상기 로직회로가 형성될 예정 영역의 도전층 및 제 1 산화막을 순서적으로 제거하는 단계;
    상기 결과물의 상부면에 제 2 산화막을 형성하는 단계로 이루어진 것을 특징으로 하는 복합 반도체 장치의 비대칭 게이트 산화막 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 산화막은 50Å 정도로 형성하는 것을 특징으로 하는 복합 반도체 장치의 비대칭 게이트 산화막 제조 방법.
  3. 제 1 항에 있어서, 상기 도전층은 1000Å 정도로 형성하는 것을 특징으로 하는 복합 반도체 장치의 비대칭 게이트 산화막 제조 방법.
  4. 제 1 항에 있어서, 상기 제 2 산화막은 70Å 정도로 형성하는 것을 특징으로 하는 복합 반도체 장치의 비대칭 게이트 산화막 제조 방법.
KR1019970030454A 1997-07-01 1997-07-01 복합 반도체 장치의 비대칭 게이트 산화막 제조 방법 KR19990008496A (ko)

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Publication number Priority date Publication date Assignee Title
US7758398B2 (en) 2003-01-14 2010-07-20 Orda Korea Co., Ltd. Joining apparatus with rotatable magnet therein and built-up type toy with the same

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