KR19990006040A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 순수 Si 웨이퍼의 표면이 순수에 대하여 접합각이 80°∼90°정도로 매우 큰 소수성을 가져 IPA 같은 건조용 기체등이 잘 묻지 않아 물방울이 모여 아래로 흘러내리는 등의 나쁜 건조 특성을 나타내어 IPA 건조시 웨이퍼 하단의 에지 부분에 파티클이 흡착되는데, 이를 방지하기 위하여 친수성 및 파티클과 동일한 부호의 제타 포탠셜을 갖는 박막을 웨이퍼의 에지 부분에 형성하면, 건조 공정시 반도체기판의 에지 부분에 파티클이 흡착되지 않아 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조공정에서의 습식 세정 방법에 관한 것으로서, 특히 소자의 제조 공정에서 자기정렬콘택 산화막(self align contact Oxide)을 제거(Sheet off )하는 공정이나 게이트산화막 형성전의 프리크리닝(Precleaning) 공정등과 같이 필수적으로 화학 산화막(Chemical Oxide)의 생성을 억제하기 위한 산성용액 세정 공정에서 세정시에 발생되는 미세 파티클(Particle)의 재흡착을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
종래의 반도체 소자 제조에 있어 수 Å씩 형성되는 자연산화막이나 잔류 산화막 또는 화학산화막에 의해 소자의 특성이 나빠지는 것을 방지하기 위하여 HF나 BOE 등의 용액을 사용하여 산화막을 제거하여 Si 표면이 드러나는 공정을 실시하게 된다.
상기의 습식 산화막 제거 공정은 Si 웨이퍼 표면이 산성용액과 직접 닿은 후, 바로 린스, 건조 공정을 진행하게 되면, Si 표면은 파티클의 흡착이 잘 일어나게 되고, Si 표면 자체가 소수성을 가지므로 최적의 건조 환경 속에서도 파티클의 제어가 어려워진다.
더욱이 웨이퍼를 수직으로 세워 건조시키는 경우, 도1에 도시되어있는 바와 같이, 패턴(14)이 형성된 웨이퍼(10) 하단부의 에지에 미세 파티클(12)이 상당량 뭉치거나 몰려서 형성되어 소자의 결함으로 작용하며, 특히 공정 초기에 발생한 미세 파티클 들은 반도체 제조공정 전반을 거치면서 결함의 핵으로 작용하며, 산화 등의 공정을 거치는 동안 크기가 커지는 경향이 있다.
이는 반도체 웨이퍼를 습식 세정을 실시하면서 HF 또는 BOE(Buffered Oxide Etchant; NH4F+HF+Surfactant)등이 용액의 세정을 마지막에 실시하였을 경우, Si 웨이퍼의 표면은 음의 제타 포텐셜(negative zeta potential)을 가지고, 순수 Si 웨이퍼의 표면이 순수에 대하여 접합각이 80°∼90°정도로 매우 큰 소수성을 가져 IPA 같은 건조용 기체등이 잘 묻지 않아 물방울이 모여 아래로 흘러내리는 등의 나쁜 건조 특성을 나타내며, 일반적인 파티클의 제타포텐셜은 산성 용액에서 양의 값을 가져 Si웨이퍼 표면에 잘 흡착되며, 소수성의 표면은 완전히 건조되기 전에 액체 방울들이 아래로 몰려 파티클이 웨이퍼의 에지 하단 부분에 다량 발생되게 하는 역할을 하게 되기 때문이며, 이러한 이유로 습식 세정후에 파티클이 웨이퍼 하단에 100∼500ea이상 흡착되어 공정수율 및 소자 동작의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 파티클이 주로 발생되는 웨이퍼의 에지 부분에 패턴에 영향을 미치지 않는 1㎜∼30㎜ 정도의 폭으로, 파티클과 같은 부호의 제타 포탠셜 및 친수성을 갖는 박막을 코팅하여 에지 부분에 파티클이 흡착되는 것을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자 제조방법을 제공함에 있다.
도 1은 종래 기술에 따라 세척된 반도체 웨이퍼의 평면도.
도 2 및 도 3은 본 발명의 일실시예에 따라 세척되는 반도체웨이퍼의 평면도 및 단면도.
도 4는 본 발명의 다른 실시예에 따라 세척되는 반도체 웨이퍼의 평면도.
도 5는 친수성 박막의 종류별로 산소에 따른 제타 포탠셜의 변화 그래프.
＊ 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 웨이퍼, 12 : 파티클, 14 : 패턴, 18 : 친수성 박막
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
산성용액으로의 세정이 필요한 반도체기판의 에지 부분에 상기 반도체기판에 형성된 패턴에는 영향을 미치지 않는 정도의 폭으로 세정시 발생되는 파티클과는 동일한 부호의 제타포탠셜을 가지는 친수성의 박막 패턴을 형성하는 공정과,
상기 반도체기판을 산성용액으로 세정하는 공정과,
상기 반도체기판을 린스하고 건조시키는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
도 2 및 도 3은 본발명의 일실시예에 따른 반도체소자 제조방법을 설명하기 위한 웨이퍼의 평면도 및 단면도로서, 서로 연관시켜 설명한다.
먼저, 산화막 제거 공정 모두 해당되는 공정으로서, 특히 자기정렬콘택 산화막이나 게이트 산화막 형성전의 세정 공정에 해당하여 산성 용액, 예를들어 희석된 HF나 BOE(Buffered Oxide Etchant : NH4F+HF+Surfactant)등으로 마지막 세정을 실시하여야하는 공정전단계의 패턴(14)이 형성되어있는 실리콘 웨이퍼(10)의 에지 테두리 부분에 상기의 산성용액 세정 공정시 생성되는 파티클의 제타 포탠셜과 동일한 부호를 가지며, 친수성을 갖는 박막, 예를들어 산화막, 질화막, 비.피.에스.지(Boro Phosphor Silicate Glass; 이하 BPSG라 칭함)막, 피.에스.지(Phosphor Silicate Glass; 이하 PSG라 칭함)막 또는 비.에스.지(Boro Silicate Glass; 이하 BSG라 칭함)으로된 친수성막 패턴(18)을 둘레에 링형상으로 형성하되, 상기 패턴(14)에 영향을 미치지 않는 정도의 폭, 예를들어 1㎜∼30㎜ 정도의 폭으로 형성한다. 이때 상기 박막(18) 패턴의 폭은 넓을 수록 파티클의 흡착이 방지되는 면적이 증가되며, 각 박막의 순수와의 접합각은 산화막 ＜ 질화막 ≪ 실리콘 로 나타나, 산화막이나 질화막의 경우 30°이하의 접합각을 가지는 친수성을 보이므로 IPA 건조가 용이하여 파티클의 흡착이 방지된다.
도 5에 도시되어있는 바와 같이 산도에 따른 각 박막의 제타 포탠셜이 변화되어 본원명의 효과를 얻을 수 있다.
그러나 여유 공간이 부족한 소자의 경우에는 도 4에 도시되어있는 바와 같이, 친소성 박막(18) 패턴을 웨이퍼 에지 하단부에만 형성할 수도 있다.
상기의 친수성 박막은 반도체소자 제조의 초기 단계에 형성하는 소자분리를 위한 열산화 마스크인 질화막 형성시에 형성하면 별도의 공정 없이 형성할 수 있으며, 상기 친수성 박막은 500Å∼5000Å 정도의 두께로 패턴에 영향을 미치지 않도록 형성된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 산성용액으로 세정하는 공정을 구비하는 반도체소자에서, 순수 Si 웨이퍼의 표면이 순수에 대하여 접합각이 80°∼90°정도로 매우 큰 소수성을 가져 IPA 같은 건조용 기체등이 잘 묻지 않아 물방울이 모여 아래로 흘러내리는 등의 나쁜 건조 특성을 나타내어 IPA 건조시 웨이퍼 하단의 에지 부분에 파티클이 흡착되는데, 이를 방지하기 위하여 친수성 및 파티클과 동일한 부호의 제타 포탠셜을 갖는 박막을 웨이퍼의 에지 부분에 형성하면, 건조 공정시 반도체기판의 에지 부분에 파티클이 흡착되지 않아 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (6)
- 산성용액으로의 세정이 필요한 반도체기판의 에지 부분에 상기 반도체기판에 형성된 패턴에는 영향을 미치지 않는 정도의 폭으로 세정시 발생되는 파티클과는 동일한 부호의 제타 포탠셜을 가지는 친수성의 박막 패턴을 형성하는 공정과,상기 반도체기판을 산성용액으로 세정하는 공정과,상기 반도체기판을 린스하고 건조시키는 공정을 구비하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 산성 용액을 희석된 HF용액이나 BOE 중 어느하나를 사용하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 친수성 박막을 산화막, 질화막, BPSG막, PSG 및 BSG막으로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 친수성 박막 패턴의 폭을 1㎜∼30㎜로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 친수성 박막 패턴의 두께를 500∼5000Å으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 친수성 박막 패턴을 웨이퍼의 테두리 부분에 링형상으로 형성하거나, 하부 에지 부분에만 형성하는 것을 특징으로하는 반도체소자의 제조방법.
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|---|---|---|---|
| KR1019970030262A KR19990006040A (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 제조방법 |
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| KR1019970030262A KR19990006040A (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 제조방법 |
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| KR1019970030262A KR19990006040A (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 제조방법 |
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| KR (1) | KR19990006040A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990048784A (ko) * | 1997-12-10 | 1999-07-05 | 김영환 | 반도체소자의 제조방법 |
| KR100668729B1 (ko) * | 2001-06-28 | 2007-01-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1997
- 1997-06-30 KR KR1019970030262A patent/KR19990006040A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990048784A (ko) * | 1997-12-10 | 1999-07-05 | 김영환 | 반도체소자의 제조방법 |
| KR100668729B1 (ko) * | 2001-06-28 | 2007-01-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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