KR19990004247A - Pi / 4 QPSK Digital Demodulation Method and Device - Google Patents
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Abstract
본 발명은 디지털 이동통신 방식에 적용되어 π/4 QPSK의 변조신호를 복조 하는 π/4 QPSK 디지털 복조장치에 관한 것이다.The present invention relates to a π / 4 QPSK digital demodulator for demodulating a π / 4 QPSK modulated signal applied to a digital mobile communication system.
본 발명은 입력되는 QPSK 변조 신호에서 불필요한 신호를 제거하는 대역통과 여파장치, 상기 대역통과 여파장치의 변조신호와 이전의 변조신호를 혼합하여 Q,I채널 신호로 분리하는 채널분리장치, 상기 채널분리장치의 Q,I채널 신호에서 직교 성분과 동상성분의 신호만을 추출하는 제 1,제 2저역필터장치, 상기 Q,I채널의 신호를 샘플링하여 데이터를 판정·복원하는 제 1,제 2데이터복원장치, 상기 복원된 두데이터를 직렬로 변환하여 출력하는 병력/직렬 변환장치, 및 상기 변환된 현재의 직렬 데이터와 이전의 데이터를 기초로하여 3가지의 위상차 장보를 구하여 순차적으로 지연·연산하고 그 연산된 값의 임계차를 판정하여 두 개의 오류를 정정하는 오류정정장치로 이루어져 복잡한 헤밍코드 및 BCH 코드를 이용하는 에러정정회로 없이도 간단한 하드웨어를 통해 데이터의 오류를 정정할 수 있다.The present invention provides a band pass filter for removing an unnecessary signal from an input QPSK modulated signal, a channel separator for mixing a modulated signal of the band pass filter and a previous modulated signal into a Q and I channel signal, and separating the channel. First and second low pass filter devices which extract only signals of quadrature and in-phase components from the Q and I channel signals of the device, and first and second data restoration to determine and restore data by sampling the signals of the Q and I channels. A device, a history / serial conversion device for serially converting the restored two data, and three phase difference information based on the converted current serial data and previous data, and sequentially delaying and calculating It consists of an error correction device that corrects two errors by determining the threshold difference of the calculated value. Simple hardware without error correction circuit using complex hemming code and BCH code A you can correct errors in the data over.
Description
본 발명은 디지털 복조장치에 관한 것으로, 특히 코드분할 다중접속 방식의 무선 이동시스템에서 π/4 직각 위상이동 변조(QPSK ; Quadrature Phase Shift Keying)방식으로 변조된 신호중에서 별도의 오류정정회로 없이 두 개의 오류데이터를 안정되게 정정하여 복원하도록 하는 π/4 QPSK 디지털 복조 방법 및 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital demodulation device. In particular, in a code division multiple access wireless mobile system, two signals without a separate error correction circuit are modulated among signals modulated by π / 4 quadrature phase shift keying (QPSK). Π / 4 QPSK digital demodulation method and apparatus for stably correcting and restoring error data.
일반적으로 이동통신 서비스에 대한 수요는 급속한 증가 추세에 있는데 한정된 주파수 자원하에서 위와 같은 서비스를 다수의 가입자에게 실현시키기 위하여서는 스펙트럼 효율(scpectrum efficiency)이 높은 변조방식이 요구 되는데 고능률 디지털 변·복조 기술을 통한 스펙트럼 효율 이용 기술등의 주파수 효율 이용 기술과 에러 정정 부호·복호화 기술 연구가 필수적이다.In general, the demand for mobile communication services is increasing rapidly. In order to realize the above services to a large number of subscribers under limited frequency resources, a modulation scheme with a high spectrum efficiency is required. It is essential to study frequency efficiency utilization techniques such as spectrum efficiency utilization techniques and error correction code / decoding techniques.
유럽에서는 전지역에 서비스가 가능하도록 디지털 셀룰라 표준안으로 GSM(Group Special Mobile) 그룹을 결정하고 미국에서는 육상이동 시스템의 표준규격으로 TIA(Telecommunication Industry Association)을 채택하고 있다.In Europe, Group Special Mobile (GSM) groups are determined by digital cellular standards to serve all regions, and in the United States, TIA (Telecommunication Industry Association) is adopted as a standard for land mobile systems.
현재 디지털 이동통신 변조 및 복조 방식으로는 유럽의 GMSK (Gaussian-prefilterd Minimum Shift Keying)와 미국과 일본에서의 π/4 shift QPSK 방식을 들수 있다.Current digital mobile modulation and demodulation methods include Europe-based Gaussian-prefiltered Minimum Shift Keying (GMSK) and π / 4 shift QPSK in the US and Japan.
일반적으로 선형변조(linear modulation)는 상기 GMSK, TFM과 같은 정진폭 변조(constant envelope modulation)보다 좁은 대역폭으로 정보를 전송하고 있다.In general, linear modulation transmits information with a narrower bandwidth than constant envelope modulation such as GMSK and TFM.
그러나, 상기 정진폭 변조방식은 변조된 신호의 진폭에 정보가 포함되어 있지 않으므로 신호파형에 엄격한 충실도를 가히지 않아도 된다.However, since the constant amplitude modulation method does not include information in the amplitude of the modulated signal, it is not necessary to apply strict fidelity to the signal waveform.
따라서, 전력 효율이 좋은 비선형 증폭기를 사용할 수 있다.Therefore, a nonlinear amplifier with good power efficiency can be used.
한편, 선형 변조방식은 신호의 진폭에 정보를 전송함과 아울러 신호 파형에 엄격한 충실도를 가져야 함으로 선형 증폭기를 사용한다.On the other hand, the linear modulation method uses a linear amplifier because it must transmit information on the amplitude of the signal and have strict fidelity in the signal waveform.
그리고, 상기 π/4 shift QPSK 는 차세대 디지털 셀룰라 이동통신 시스템의 표준 변조 방식으로 채택되어져 있다.In addition, the π / 4 shift QPSK has been adopted as a standard modulation scheme of the next generation digital cellular mobile communication system.
디지털 통신 시스템에서 전력과 대역폭을 효율적으로 사용하기 위해서는 전통적으로 동기검파(coherent detection)를 하게 된다.In the digital communication system, coherent detection is traditionally used to efficiently use power and bandwidth.
비록 동기 시스템이 백색 가우시안 잡음(AWGN)에서 이론적으로 전력 효율성과 성능은 좋지만 다중 경로 페이딩(multipath fading)이나 도플러 천이(Doppler Shift)와 같은 위상 잡음이 존재할 때 동기 능력의 감소로 인하여 성능이 다소 감소하게 된다.Although the synchronous system is theoretically good in power efficiency and performance in white Gaussian noise (AWGN), the performance decreases slightly due to a decrease in the synchronous capability in the presence of phase noise such as multipath fading or Doppler Shift. Done.
특히 협대역 이동 통신 시스템에서 이러한 상황은 심각하게 된다.This situation is particularly serious in narrowband mobile communication systems.
차동 검파(differentiall detection)와 같은 비동기 시스템은 반송파 복원의 불필요로 인하여 협대역 이동 통신 시스템에서 적절하게 된다.Asynchronous systems such as differential detection are suitable in narrowband mobile communication systems due to the need for carrier recovery.
상기 QPSK와 같은 선형변조는 GMSK나 TEM과 같은 정진폭 변조에 비해서 대역폭 효율이 좋다.Linear modulation such as QPSK has better bandwidth efficiency than constant amplitude modulation such as GMSK or TEM.
그리고 디지털 통신 시스템에서 전력을 효율적으로 사용하기 위해서 비선형 증폭기를 사용하게 된다. 하지만 대역이 제한되고 정진폭이 아닌 선형 변조된 반송파가 전력 효율을 높이기 위해 비선형 증폭기를 통과하게 되면 스펙트럼이 확산되고 동상 성분과 직교 성분간의 열화(crosstalk)가 발생되어 심각한 인접채널 간섭을 일으키게 된다.In order to use power efficiently in a digital communication system, a nonlinear amplifier is used. However, when a band-limited, non-constant linearly modulated carrier passes through a nonlinear amplifier to increase power efficiency, the spectrum spreads and crosstalk between in-phase and quadrature causes severe adjacent channel interference.
이러한 시스템은 스펙트럼을 효율적으로 이용할 수 없고 또한 비선형 증폭기의 결과로써 비트 오류비(BER; Bit Error Rate) 성능이 다소 감소하게 된다.Such a system cannot utilize the spectrum efficiently and, as a result of the nonlinear amplifier, the bit error rate (BER) performance is slightly reduced.
그리고 선형 변조의 단점인 변조된 반송파의 진폭 변동을 감소시키는 방법이 OQPSK(Offset QPSK)를 사용하는 것이다.In addition, a method of reducing amplitude variation of a modulated carrier, which is a disadvantage of linear modulation, uses OQPSK (Offset QPSK).
그러나, 이러한 변조 방법은 동기 검파를 요구하고 이것은 앞에서 벌명한 바와 같이 이동 통신 채널에서 낮은 비트 오류비 특성을 나타내게 된다.However, this modulation method requires synchronous detection, which results in low bit error ratio characteristics in the mobile communication channel, as previously cleared.
MSK나 GMSK, TFM과 같은 정진폭 변조는 스펙트럼의 확산 없이 비선형 증폭기를 사용할 수 있고 또한 차동 검파도 가능하다.Constant amplitude modulation, such as MSK, GMSK, and TFM, allows the use of nonlinear amplifiers without spreading the spectrum, as well as differential detection.
그러나 이러한 변조의 단점은 낮은 스펙트럼 효율을 갖는다는 것이다.However, a disadvantage of this modulation is that it has a low spectral efficiency.
따라서, 전력과 대역폭 효율을 동시에 만족하고 비선형 증폭기를 사용할 수 있는 선형 변조 방법으로서, π/4 shift QPSK 이다.Therefore, π / 4 shift QPSK is a linear modulation method that simultaneously satisfies power and bandwidth efficiency and can use a nonlinear amplifier.
π/4 shift QPSK 는 위상 변화가 ±π/4와 ±3π/4로 제한되어 QPSK와 같은 ±π 변화를 격지 않기 때문에 진폭 변동이 감소하게 된다.Since the π / 4 shift QPSK is limited in phase shifts to ± π / 4 and ± 3π / 4, it does not deviate from ± π changes such as QPSK, resulting in reduced amplitude variations.
또한, 이것은 동기 검파뿐만 아니라 비동기 검파로 사용할 수 있고 대역폭 효율도 상당히 우수하다.In addition, it can be used for asynchronous detection as well as synchronous detection, and bandwidth efficiency is quite good.
이와 같은 종래 변조 장치로서는 도 1과 같은 장치가 있으며, 이를 일반적인 π/4 QPSK 변조장치의 예로서, 설명한다.As such a conventional modulation device, there is a device as shown in Fig. 1, which will be described as an example of a general? / 4 QPSK modulation device.
즉, 입력단자(100)를 통해 입력되는 직력 데이터를 직교성분의 데이터와 동상성분의 데이터로 분리하여 병렬 출력하는 직/병렬 변환부(101)와, 상기 직/병렬 변환부(101)에서 분리되어 입력되는 직교성분의 데이터와 동상성분의 데이터를 가지고 차동부호와하여 위상천이량을 구하는 차동부호화부(102)와, 상기 차동부호화(102)에서 구해진 위상천이량과 바로 전 신호를 기초로하여 시간에 대한 직교성분과 동상성분의 기저대역 신호를 출력하는 신호 사상부(103)와, 상기 신호 사상부(103)에서 얻어진 직교성분의 기저대역신호 및 동상성분의 기저대역신호르 각각 저역필터링하여 출력하는 제 1, 제 2 저역필터부(104),(105)와, 상기 제1, 제 2저역필터부(104),(105)에서 필터링된 신호를 각각의 입력단자(106),(108)를 통해 입력되는 고주파신호에 변조시켜 출력하는 제 1, 제 2변조부(107),(109)와, 상기 제1, 제2변조부(107),(109)에서 변조된 신호를 합성하여 안테나(ANT)를 통해 송출하는 합성부(110)로 구성된다.That is, the serial / parallel conversion unit 101 and the serial / parallel conversion unit 101 which separate the linear force data input through the input terminal 100 into parallel data and in-phase component data and output them in parallel. The differential encoding unit 102 obtains the phase shift amount by using the quadrature component and the in-phase component data inputted by the differential encoding, and based on the phase shift amount obtained by the differential encoding 102 and the previous signal. Signal filtering unit 103 for outputting a baseband signal of orthogonal and in-phase components with respect to time, and a baseband signal of orthogonal components and baseband signals of in-phase components obtained from the signal mapping unit 103, respectively, and are output by low pass filtering. The first and second low pass filter units 104 and 105 and the signals filtered by the first and second low pass filter units 104 and 105 are input terminals 106 and 108, respectively. A first modulating and outputting the high frequency signal inputted through Comprising a second modulator 107, 109, and a synthesizer 110 for synthesizing the signals modulated by the first, second modulators 107, 109 and outputs through the antenna (ANT) do.
이와 같이 구성된 변조장치는, 먼저 입력단자(100)를 통해 입력되는 직렬 데이터는 직/병렬 변환부(101)를 통해 동상성분의 데이터(SI)와 직교성분의 데이터(SQ)로 분리되어 차동부호화부(102)에 입력된다.In the modulation device configured as described above, first, serial data input through the input terminal 100 are separated into in-phase data SI and quadrature data SQ through a serial / parallel conversion unit 101 to be differentially encoded. It is input to the unit 102.
차동부호화부(102)는 상기 입력되는 동상성분의 데이터(SI)와 직교성분의 데이터(SQ)및 바로 전 신호의 위상에서 nπ/4(n=±1, ±3) 위상천이를 얻기 위해 차동 부호화하여 그레이(Gray) 코드별로 위상천이량(ΔθK)을 구하게 된다.The differential encoding unit 102 is differential to obtain nπ / 4 (n = ± 1, ± 3) phase shift in the phase of the input signal of the in-phase component (SI) and the quadrature component (SQ) and the previous signal. By coding, a phase shift amount Δθ K is obtained for each gray code.
차동부호화부(102)에서 구해진 위상천이량(ΔθK)은 신호사상부(103)에 입력 된다.The phase shift amount Δθ K obtained from the differential encoding unit 102 is input to the signal imager 103.
신호사상부(103)는 차동부호화부(102)에서 구해진 위상천이량(ΔθK)과 바로 전 신호를 연산하여 동상성분(It)과 직교성분(Qt)을 나타내는 여과되지 않은 NRZ 기저대역 신호(baseband non-return-to zero)를 출력하게 된다.The signal thinking unit 103 calculates the phase shift amount Δθ K obtained from the differential coding unit 102 and the immediately preceding signal, and shows an unfiltered NRZ baseband signal representing the in-phase component It and the quadrature component Qt. non-return-to zero).
신호사상부(103)에서 출력된 동상성분의 기저대역신호(It)와 직교성분의 기저대역신호(Qt)는 각각 제 1, 제 2저역필터부(104),(105)에서 여과되어 제 1, 제2변조부(107),(109)에 입력된다.The baseband signal It of the in-phase component and the orthogonal component baseband signal Qt outputted from the signal thinking unit 103 are filtered by the first and second low pass filter units 104 and 105, respectively, and are then filtered. And second modulators 107 and 109.
제 1변조부(107)는 제 1저역필터부(104)에서 여과되어 입력되는 동상성분의 기저대역 신호(It)와 입력단자(106)를 통해 입력된 위상일치 신호인 cosω0t를 혼합하여 합성부(110)에 제공하고 제 2변조부(107)는 제 2저역필터부(105)에서 여과되어 입력되는 직교성분의 기저대역 신호(Qt)와 입력단자(108)를 통해 입력되는 직교위상 신호인 -sinω0t를 혼합하여 합성부(110)에 제공한다.The first modulator 107 mixes the baseband signal It of the in-phase component filtered by the first low pass filter 104 and cosω 0 t which is a phase match signal input through the input terminal 106. The second modulator 107 is provided to the synthesis unit 110 and the quadrature phase input through the input terminal 108 and the baseband signal Qt of the quadrature component filtered and input from the second low pass filter unit 105. The signal -sinω 0 t is mixed and provided to the synthesis unit 110.
합성부(110)는 제 1, 제 2변조부(107),(109)에서 변조된 두 값을 합성하여 안테나(ANT)를 통해 송출하게 된다.The combining unit 110 synthesizes two values modulated by the first and second modulators 107 and 109 and transmits the synthesized values through the antenna ANT.
이와 같이 π/4 shift QPSK에서 정보는 두 연속된 채널신호의 위상차에 포함되어 전송된다.As described above, in π / 4 shift QPSK, information is included in a phase difference between two consecutive channel signals and transmitted.
따라서, 수신측에서는 정보를 추출하기 위해 두 연속된 신호의 위상차를 검파해야 한다.Therefore, the receiver must detect the phase difference between two consecutive signals in order to extract information.
상기 두 연속된 신호의 위상차를 검파하기 위한 종래의 장치로서는 도 2와 같은 장치가 있으며, 도 2에 제시된 장치를 종래의 π/4 QPSK 복조장치의 예로서 설명한다.The conventional apparatus for detecting the phase difference between the two consecutive signals includes the apparatus as shown in FIG. 2, and the apparatus shown in FIG. 2 will be described as an example of the conventional? / 4 QPSK demodulator.
즉, 복조장치는, 수신입력단자(200)로부터 입력되는 QPSK 변조 신호에서 불필요한 신호를 제거하는 수신여파부(201)와, 국부반송파 신호를 발생하는 국부발진부(203)와, 상기 국부발진부(203)의 국부반송파 신호를 π/2만큼 위상을 천이하는 제 1위상천이부(204)와, 상기 제 1위상천이부(204)에서 위상천이된 국부반송파 신호와 수신여파부(201)에서 입력되는 변조신호를 혼합하는 제 1혼합부(202)와, 상기 국부발진부(203)에서 입력되는 국부반송파 신호와 수신여파부(201)의 변조신호를 혼합하는 제 2혼합부(205)와, 상기 제 1혼합부(202)에서 혼합된 신호에서 반송파 성분을 차단하고 직교성분(Q)의 기저대역 신호만을 추출하는 제 3저역필터부(206)와, 상기 제 2혼합부(205)에서 혼합된 신호에서 반송파 성분을 차단하고 동상성분(I)의 기저대역 신호만을 추출하는 제 4저역필터부(207)와, 상기 국부발진부(203)로부터 발생된 수신측의 국부반송파의 주파수와 상기 제 3, 제 4저역필터부(206),(207)에서 수신한 송신측의 반송파 주파수의 위상 동기를 맞추어 상기 국부발진부(203)의 출력을 제어 하는 제 3, 제 4혼합부(210),(211) 및 루프필터부(209)로 갖는 반송파 복구부와, 상기 수신여파부(201)에서 입력되는 송신측의 심볼 레이트 클럭을 복구하는 클럭복구부(208)와, 상기 클럭복구부(208)에서 복구된 클럭을 π/2만큼 위상천이시켜 상기 반송파 복구부의 제 3혼합부(210)에 제공하는 제 2위상천이부(212)와, 상기 클럭복구부(208)에서 복구된 클럭을 π만큼 위상천이시키는 제 3위상천이부(215)와, 상기 클럭 복구부(208)에서 복구된 클럭과 제 4저역필터부(207)에서 추출된 동상성분(I)의 기저대역 신호의 위상차를 검출하는 제 2판정부(214)와, 상기 제 3위상천이부(215)에서 천이된 위상과 상기 제 3저역필터부(206)에서 추출된 직교성분(Q)의 기저대역 신호와의 위상차를 구하는 제 1판정부(213)와, 상기 제 1, 제 2판정부(213),(214)에서 구해진 직교성분의 위상과 동상성분의 위상을 가산하는 제 1가산기(216)와, 상기 제 1가산기(216)에서 가산된 신호와 상기 클럭복구부(208)의 클럭을 가산하여 출력하는 제 2가산기(217)로 구성된다.That is, the demodulation device includes a reception filter 201 for removing unnecessary signals from the QPSK modulated signal input from the reception input terminal 200, a local oscillator 203 for generating a local carrier signal, and the local oscillator 203. A first phase shifter 204 for shifting the phase of the local carrier signal by? / 2, and a local carrier signal phase shifted by the first phase shifter 204 and the reception filter 201 A first mixing unit 202 mixing the modulation signals, a second mixing unit 205 mixing the local carrier signal input from the local oscillating unit 203 and the modulation signal of the reception filtering unit 201, and the first mixing unit 205 mixing the modulation signals; The third low pass filter 206 and the second mixed unit 205, which block the carrier component from the mixed signal in the first mixing unit 202 and extract only the baseband signal of the quadrature component (Q). Fourth low-band that blocks carrier components and extracts only the baseband signals of in-phase components (I) Phase synchronization between the local part 207 and the local carrier frequency of the receiving side generated from the local oscillator 203 and the carrier frequency of the transmitting side received by the third and fourth low pass filter parts 206 and 207. A carrier recovery unit having the third, fourth mixing unit 210, 211, and loop filter unit 209 controlling the output of the local oscillator unit 203 and the reception filter unit 201 The clock recovery unit 208 for recovering the symbol rate clock of the transmitting side and the clock recovered in the clock recovery unit 208 are phase shifted by π / 2 and provided to the third mixing unit 210 of the carrier recovery unit. A second phase shifter 212, a third phase shifter 215 for phase shifting the clock recovered by the clock recovery unit 208 by [pi], and a clock recovered by the clock recovery unit 208; A second determination unit 214 for detecting the phase difference of the baseband signal of the in-phase component I extracted by the fourth low pass filter unit 207, and A first decision unit 213 for obtaining a phase difference between the phase shifted by the third phase shifter 215 and the baseband signal of the quadrature component Q extracted by the third low pass filter 206, and the first The first adder 216 adds the phases of the quadrature components and the phases of the in-phase components obtained by the second decision units 213 and 214, the signal added by the first adder 216, and the clock recovery unit. And a second adder 217 for adding and outputting the clock at 208.
이와 같이 구성된 π/4 shift QPSK 복조장치는, 먼저 수신입력단자(200)로부터 QPSK 변조 신호가 입력되면 수신여파부(201)는 입력된 변조신호에서 불필요한 신호를 제거하여 제 1, 제 2혼합부(202),(205) 및 클럭복구부(208)에 제공한다.In the π / 4 shift QPSK demodulation device configured as described above, when a QPSK modulated signal is first inputted from the reception input terminal 200, the reception filter 201 removes unnecessary signals from the input modulation signal to remove the first and second mixing units. 202 and 205 and the clock recovery unit 208.
제 1, 제 2혼합부(202),(205)는 수신여파부(201)의 출력에 송신측에 동기된 국부반송파를 곱하여 출력한다.The first and second mixing units 202 and 205 multiply the output of the reception filter unit 201 by the local carrier synchronized with the transmitting side and output the multiplication.
즉 다시 말해서, 상기 국부반송파 신호는 국부발진부(203)에서 발진되어 제 2혼합부(205)에 입력됨과 아울러 제 1위상천이부(204)에서 π/2만큼 위상천이되어 제 1혼합부(202)에 입력된다.In other words, the local carrier signal is oscillated by the local oscillator 203 and input to the second mixer 205, and phase shifted by π / 2 by the first phase shifter 204, thereby allowing the first mixer 202 to phase out. ) Is entered.
제 1혼합부(202)는 제 1위상천이부(204)에서 위상천이된 국부반송파 신호와 수신여파부(201)에서 입력되는 변조신호를 혼합하여 직교성분의 신호를 추출하게 된다.The first mixer 202 extracts a quadrature component signal by mixing a local carrier signal phase shifted by the first phase shifter 204 and a modulation signal input from the reception filter 201.
그리고, 제 2혼합부(205)는 입력 변조신호와 국부반송파 신호를 혼합하여 동상성분의 신호를 추출하게 된다.The second mixer 205 extracts the in phase component signal by mixing the input modulation signal and the local carrier signal.
상기 추출된 직교성분의 신호와 동상성분의 신호는 각각 제 3,제 4저역필터부(206),(207)에 제공된다.The extracted quadrature signal and the in-phase component signal are provided to the third and fourth low pass filter units 206 and 207, respectively.
제 3, 제4저역필터부(206),(207)는 제 1, 제 2혼합부(202),(205)의 반송파성분을 차단하고 직교성분과 동상성분, 즉 Q채널 및 I채널의 기저대역 신호만을 추출하여 이후에 설명될 반송파복구부의 제 4혼합부(211)및 제 1, 제 2판정부(213),(214)에 제공한다.The third and fourth low pass filter units 206 and 207 block carrier components of the first and second mixing units 202 and 205, and the basebands of orthogonal and in-phase components, i.e., Q and I channels. Only the signal is extracted and provided to the fourth mixing unit 211 and the first and second determination units 213 and 214, which will be described later.
한편, 클럭복구부(208)는 송신측에서 사용되는 심볼 레이틀 클럭이 어느 정도 오차를 가지고 있으므로, 이를 복구하여 이후에 설명될 제 2, 제 3위상천이부(212),(215) 및 제 2판정부(214)에 제공한다.On the other hand, since the clock recovery unit 208 has a certain error in the symbol lattice clock used on the transmission side, the clock recovery unit 208 recovers the second and third phase shifters 212, 215, and the second to be described later. Provided to the Second Judgment 214.
제 2위상천이부(212)는 클럭복구부(208)에서 복원된 클럭을 입력받아 이를 π/2만큼 위상천이시켜 제 3혼합부(210)에 제공하고, 제 3위상천이부(215)는 클럭복구부(208)의 클럭을 π만큼 위상천이시켜 제 1판정부(213)에 제공한다.The second phase shifter 212 receives the clock recovered by the clock recovery unit 208 and phase shifts it by? / 2 to provide it to the third mixing unit 210, and the third phase shifter 215 The clock of the clock recovery unit 208 is phase shifted by π to be provided to the first decision unit 213.
여기서, 상기 반송파 복구부의 제 4혼합부(211)는 제 3, 제 4저역필터부(206),(207)에서 추출된 Q채널의 기저대역 신호와 I채널의 기저대역 신호를 혼합하여 제 3혼합부(210)에 제공한다.Here, the fourth mixing unit 211 of the carrier recovery unit mixes the baseband signal of the Q channel and the baseband signal of the I channel extracted by the third and fourth low pass filter units 206 and 207 to form a third mixture. It is provided to the mixing unit 210.
상기 반송파 복구부의 제 3혼합부(210)는 제 4혼합부(211)의 출력과 제 2위상천이부(212)의 출력을 혼합하여 반송파 신호를 복구하게 된다.The third mixing unit 210 of the carrier recovery unit recovers the carrier signal by mixing the output of the fourth mixing unit 211 and the output of the second phase shifter 212.
즉, 위상동기방식 수신기에 있어서는 수신측에서 사용하는 국부반송파의 주파수 및 위상이 송신측에서 사용된 반송파의 주파수 및 위상과 반드시 동기되어야 한다. 이러한 동기를 위하여 수신측에서 수신된 고주파 신호로부터 반송파의 주파수 및 위상을 복구해내는 반송파 복구부, 즉 제 3, 제 4혼합부(210),(211)및 루프필터부(209)를 구현하는데, 이러한 반송파 복구부는 위상동기루프(PLL)를 이용하여 구현된다.That is, in a phase-locked receiver, the frequency and phase of the local carrier used at the receiving side must be synchronized with the frequency and phase of the carrier used at the transmitting side. For this synchronization, a carrier recovery unit that recovers the frequency and phase of the carrier from the high frequency signal received at the receiver, that is, the third and fourth mixing units 210, 211 and the loop filter unit 209 This carrier recovery unit is implemented using a phase locked loop (PLL).
한편, 상기 제 1판정부(213)는 제 3위상천이부(215)에서 천이된 위상과 제 3저역필터부(206)에서 추출된 Q채널의 기저대역 신호로부터 위상차를 구하여 제 1가산기(216)에 제공하고 제 2판정부(214)는 클럭복구부(208)에서 복구된 클럭과 제 4저역필터부(207)에서 추출된 I채널의 기저대역 신호로부터 위상차를 거출하여 제 1가산기(216)에 제공한다.Meanwhile, the first decision unit 213 obtains a phase difference from the phase shifted by the third phase shifter 215 and the baseband signal of the Q channel extracted by the third low pass filter 206 and the first adder 216. The second decision unit 214 extracts the phase difference from the clock recovered by the clock recovery unit 208 and the baseband signal of the I-channel extracted by the fourth low pass filter 207 and then adds the first adder 216. To provide.
따라서, 제 1가산기(216)는 제 1, 제 2판정부(213),(214)에서 구해진 직교성분의 위상과 동상성분의 위상을 가산하고 제 2가산기(216)는 제 1가산기(216)에서 가산된 신호와 클럭복구부(208)의 클럭을 가산하여 QPSK 복조된 신호를 출력하게 된다.Accordingly, the first adder 216 adds the phases of the quadrature components and the in-phase components obtained from the first and second determination units 213 and 214, and the second adder 216 adds the first adder 216. The QPSK demodulated signal is output by adding the added signal and the clock of the clock recovery unit 208.
그러나, 전술한 종래의 π/4 QPSK 복조장치에 있어서, 송신측에서 사용되는 심볼 레이트 클럭이 어느 정도의 오차를 가지고 있는지를 복구하기 위한 클럭복구부가 구현되는데, 이를 구현하기 위해서는 반드시 위상동기루프회로가 포함되며, 또한 변조된 신호로부터 오류를 정정하기 위해 별도의 헤밍코드 및 BCH코드를 이용한 오류정정 회로를 부가시켰다.However, in the above-described conventional? / 4 QPSK demodulation device, a clock recovery unit for recovering how much error the symbol rate clock used on the transmitting side has is implemented. In addition, an error correction circuit using a separate hemming code and a BCH code is added to correct an error from the modulated signal.
그 결과, 상기 위상동기루프회로 및 오류정정 회로를 구현하기 위한 하드웨어가 상당히 복잡해질 뿐 아니라 제품의 소형화화가 어렵다.As a result, not only the hardware for implementing the phase locked loop circuit and the error correction circuit is significantly complicated, but also the miniaturization of the product is difficult.
따라서, 본 발명은 전술한 종래의 기술에서, 위상동기루프회로 및 별도의 오류정정 회로 구현에 따른 제품의 소형화 제작의 어려움을 배제한 것으로, 본 발명의 한 견지로서, π/4 QPSK 복조 시스템상에서 차동검파방식을 채용하여 기존의 오류 정정회로 없이도 두 개의 오류데이터를 정정할 수 있도록 하는 π/4 QPSK 디지털 복조 방법 및 장치를 제공함에 그 목적이 있다.Accordingly, the present invention excludes the difficulty of miniaturization and manufacture of the product according to the phase-locked loop circuit and the separate error correction circuit in the above-described prior art, and in one aspect of the present invention, the differential on the π / 4 QPSK demodulation system It is an object of the present invention to provide a π / 4 QPSK digital demodulation method and apparatus that can detect two error data without using a conventional error correction circuit.
또한, 본 발명은 π/4 QPSK 복조 시스템상에서 페이딩 현상에 강하고 회로 구성이 용이하며 안정된 특성을 지닌 차동검파 방식을 채용하여 차동검파가 지닌 패리티 특성을 이용, 두 개의 오류데이터를 정정할 수 있도록 하는데 그 목적이 있다.In addition, the present invention adopts a differential detection method that is resistant to fading and easy to configure on the π / 4 QPSK demodulation system and has a stable characteristic to correct two error data using the parity characteristic of the differential detection. The purpose is.
또한, 본 발명은 π/4 QPSK 복조 시스템상에서 차동검파기의 후단에 두 개의 오류를 정정하기 위한 오류정정회로를 연결하여 복조장치의 회로를 간소화시키도록 하는데 그 목적이 있다.In addition, an object of the present invention is to simplify the circuit of the demodulation device by connecting an error correction circuit for correcting two errors at the rear end of the differential detector in a π / 4 QPSK demodulation system.
도 1은 일반적인 π/4 QPSK 변조장치를 도시한 블록 구성도.1 is a block diagram showing a typical? / 4 QPSK modulator.
도 2는 종래의 π/4 QPSK 복조장치를 도시한 블록도.Figure 2 is a block diagram showing a conventional π / 4 QPSK demodulator.
도 3은 본 발명 π/4 QPSK 복조장치를 나타내는 실시예 구성도.3 is a block diagram of an exemplary embodiment of the present invention π / 4 QPSK demodulation device.
도 4는 도 3의 오류정정부를 보다 상세하게 도시한 구성도.4 is a diagram illustrating the error correction unit of FIG. 3 in more detail.
도 5는 도 4의 다수결논리 복화부를 보다 상세하게 도시한 구성도.FIG. 5 is a diagram illustrating in more detail the majority-resolution logic complex part of FIG. 4. FIG.
도 6은 도 3에 따른 수학식을 적용하여 오류 정정상태를 보인 그래프도.6 is a graph showing an error correction state by applying the equation of FIG.
도면의주요부분에대한부호의설명Explanation of symbols on the main parts of the drawing
301 : 대역통과 여파부 302 : 채널분리부301: band pass filter 302: channel separation unit
303 : 제 1저역필터부 304 : 제 2저역필터부303: first low pass filter unit 304: second low pass filter unit
305 : 제 1테이터 복원부 306 : 제 2데이터 복원부305: First data restoration unit 306: Second data restoration unit
307 : 병렬/직렬 변환부 308 : 오류정정부307: parallel / serial converter 308: error correction
308a : 제 1위상정보 검출부 308b : 제 2위상정보 검출부308a: first phase information detector 308b: second phase information detector
308c : 제 3위상정보 검출부 308d : 제 1연산부308c: third phase information detection unit 308d: first operation unit
308e : 다수결논리 복호부308e: majority decision logic decoder
상기와 같은 목적들을 달성하기 위한 본 발명에 따른 π/4 QPSK 디지털 복조 방법은, 디지털 데이터를 QPSK 방식으로 변조한 신호를 수신하여, 송신측에 동기된 국부반송파에 의해 I채널 신호와 Q채널 신호로 분리하여 복조하는 QPSK 수신 장치의 디지털 복조방법에 있어서, 상기 수신한 변조신호와 한 심볼지연된 기준신호를 혼합하여 I채널 신호와 Q채널의 위상정보를 추출하는 과정; 상기 추출된 I채널 및 Q채널의 위상정보를 샘플링하여 데이터를 복원하는 과정; 상기 복원된 I채널 및 Q채널의 제이터를 직렬데이터로 변환하는 과정; 상기 변환된 직렬 데이터와 이전에 제 1소정의 심볼단위로 지연된 데이터를 기초로하여 기본적인 데이터를 복원하는 과정; 상기 변환된 직렬 데이터와 이전에 제2, 제 3소정 심볼단위로 지연된 데이터를 기초로하여 데이터간의 상관성을 가지는 패러티 특성의 테이터를 복원하는 과정; 상기 복원된 기본적인 정보 데이터와 패러티 특성의 데이터를 심볼단위로 순차적으로 지연시키고 그 지연값의 임계치를 판정하는 과정; 및 상기 판정된 임계치의 오류값을 소정의 모듈러 연산을 통해 데이터의 오류를 정정하는 과정을 포함한다.In the π / 4 QPSK digital demodulation method according to the present invention for achieving the above object, I-channel signal and Q-channel signal by a local carrier synchronized with the transmitting side by receiving a signal modulated by the QPSK method of digital data A digital demodulation method of a QPSK receiving apparatus for demodulating and demodulating a signal, the method comprising: extracting phase information of an I-channel signal and a Q-channel by mixing the received modulation signal and a symbol delayed reference signal; Restoring data by sampling phase information of the extracted I and Q channels; Converting the restored I-channel and Q-channel jitters into serial data; Restoring basic data based on the converted serial data and data previously delayed by a first predetermined symbol unit; Restoring data of a parity characteristic having correlation between the data based on the converted serial data and data previously delayed in units of second and third predetermined symbols; Sequentially delaying the restored basic information data and data of parity characteristics in symbol units and determining a threshold of the delay value; And correcting an error of data through a predetermined modular operation on the error value of the determined threshold value.
상기 본 발명에 의한 π/4 QPSK 디지털 복조방법에 있어서, 상기 데이터 복원과정은, 상기 변환된 직렬 데이터와 한 심볼 지연된 이전의 데이터와의 위상차 비교로 기본적인 정보데이터를 복원하는 단계; 상기 변환된 직렬 데이터와 두 심볼 지연된 이전의 데이터와의 위상차 비교로 패러티특성의 데이터를 복원하는 단계; 및 상기 변환된 직렬 데이터와 6심볼 지연된 이전의 데이터와의 위상차 비교로 패러티 특성의 데이터를 복원하는 단계를 포함한다.In the π / 4 QPSK digital demodulation method according to the present invention, the data restoration process includes: restoring basic information data by comparing a phase difference between the converted serial data and one symbol delayed previous data; Restoring the data of the parity characteristic by comparing a phase difference between the converted serial data and previous data delayed by two symbols; And restoring the data of the parity characteristic by comparing the phase difference between the converted serial data and previous data delayed by six symbols.
바람직하게는, 상기 지연된 제 1소정의 심볼은 한 심볼인 것을 특징으로 한다.Preferably, the delayed first predetermined symbol is characterized in that one symbol.
바람직하게는, 상기 지연된 제 2, 제 3소정의 심볼은 2심볼과 6심볼인 것을 특징으로 한다.Preferably, the delayed second and third predetermined symbols are characterized by two symbols and six symbols.
상기와 같은 목적들을 달성하기 위한 본 발명에 따른 π/4 QPSK 디지털 복조 장치는, 디지털 데이터를 QPSK 방식으로 변조한 신호를 수신하여, 송신측에 동기된 국부반송파에 의해 I채널 신호와 Q채널 신호로 분리하고 각각의 저역통과 여파기를 통한 신호를 디지털로 변환하여 복조하는 QPSK 수신장치의 디지털 복조장치에 있어서: 입력되는 QPSK 변조 신호에서 불필요한 신호를 제거하는 대역통과 여파장치; 상기 대역통과 여파장치에서 수신한 변조신호와 이전의 한 심볼 지연된 변조신호를 혼합하여 Q채널 및 I채널 신호로 분리하는 채널분리장치; 상기 채널분리 장치에서 분리된 Q채널 및 I채널의 신호에서 반송파 성분은 차단하고 직교성분과 동상성분의 기저대역 신호만을 추출하는 제 1, 제 2저역필터장치; 상기 제 1, 제 2저역필터장치를 통한 Q채널 및 I채널의 기저대역 신호를 각각 샘플링하여 데이터를 판정·복원하는 제 1, 제 2데이터 복원장치; 상기 복원된 두 데이터를 직렬로 변환하여 출력하는 병렬/직렬 변환장치; 및 상기 변환된 현재의 직렬 데이터와 이전의 데이터를 기초로하여 3가지의 위상차 정보를 구하여 순차적으로 지연·연산하고 그 연산된 값의 임계치를 판정하여 두 개의 오류를 정정하는 오류정정장치를 포함한다.The π / 4 QPSK digital demodulation device according to the present invention for achieving the above objects, receives a signal obtained by modulating the digital data in the QPSK method, the I-channel signal and the Q-channel signal by a local carrier synchronized to the transmitting side A digital demodulation device of a QPSK receiver for demodulating and demodulating a digital signal through each lowpass filter, comprising: a bandpass filter for removing unnecessary signals from an input QPSK modulated signal; A channel separator for mixing the modulated signal received by the bandpass filter and the previous one symbol delayed modulated signal into a Q channel and an I channel signal; First and second low pass filter devices which cut out carrier components and extract only baseband signals of quadrature and in-phase components from the signals of the Q and I channels separated by the channel separation apparatus; First and second data recovery devices for sampling and determining the baseband signals of the Q channel and the I channel through the first and second low pass filter devices, respectively; A parallel / serial converter converting the restored two data into serial and outputting the serial data; And an error correction device that obtains three phase difference information based on the converted current serial data and previous data, sequentially delays and computes the result, and determines a threshold of the calculated value to correct two errors. .
상기 본 발명에 의한 π/4 QPSK 디지털 복조 장치에 있어서, 상기 채널분리 장치는, 상기 대역통과 여파장치에서 입력되는 변조된 신호를 한 심볼 지연시켜 출력하는 제 1심볼 지연수단; 상기 한 심볼 지연된 신호와 상기 대역통과 여파장치의 변조 신호를 혼합하여 Q채널의 신호를 추출하는 제 1혼합수단; 상기 한 심볼 지연된 신호를 π/2만큼 위상천이시키는 위상천이수단; 및 상기 위상천이수단에서 위상천이된 변조신호와 상기 대역통과 여파장치의 변조신호를 혼합하여 I채널의 신호를 추출하는 제 2혼합수단을 포함한 것이 바람직하다.In the π / 4 QPSK digital demodulation device according to the present invention, the channel separation device includes: first symbol delay means for delaying and outputting a modulated signal inputted from the band pass filter by one symbol; First mixing means for extracting a Q-channel signal by mixing the one symbol delayed signal and the modulation signal of the band pass filter; Phase shifting means for phase shifting the one delayed signal by [pi] / 2; And second mixing means for extracting the I-channel signal by mixing the phase shifted modulation signal and the band pass filter modulation signal.
상기 본 발명에 의한 π/4 QPSK 디지철 복조장치에 있어서, 상기 제 1, 제 2데이터복원장치는, 상기 제1,제 2저역필터장치에서 필터링된 Q채널의 기저대역신호 및 I채널의 기저대역신호를 각각 샘플링하는 제 1,제 2샘플링장치; 및 상기 제 1, 제2샘플링장치에서 샘플링된 각각의 데이터를 판정하는 제 1, 제 2판정장치를 포함한것이 바람직하다.In the π / 4 QPSK digital demodulation device according to the present invention, the first and second data restoring devices include: a baseband signal of a Q channel and an I channel of a Q channel filtered by the first and second low pass filter devices. First and second sampling devices each sampling a band signal; And first and second determination devices for determining respective data sampled by the first and second sampling devices.
상기 본 발명에 의한 π/4 QPSK 디지털 복조장치에 있어서, 상기 오류정정 장치는, 상기 병렬/직렬 변환장치에서 얻어진 데이터와 이전의 제 1소정 심볼 지연된 데이터를 기초로하여 위상차를 구하는 제 1위상정보 검출수단; 상기 병렬/직렬 변환장치에서 얻어진 현지의 데이터와 이전의 제 2소정 심볼 지연된 데이터를 기초로하여 위상차를 구하는 제 2위상정보 검출수단; 상기 병렬/직렬 변환장치에서 얻어진 현재의 데이터와 이전의 제 3소정 심볼 지연된 데이터를 기초로하여 위상차를 구하는 제 3위상정보 검출수단; 상기 제 2위상정보 검출수단에서 얻어진 위상정보를 소정 심볼 지연하고 그 지연된 위상정보와 상기 제 3위상정보 검출수단에서 얻어진 현재의 위상정보를 소정의 모듈값으로 연산하여 페러티 특성의 데이터를 복원하는 제 1연산수단 상기 제 1위상정보 검출수단에서 얻어진 위상정보를 단계적으로 지연하고 그 지연된 값들과 상기 제 1연산수단의 연산값을 소정의 모듈값으로 순차 연산하여 오류의 임계치를 판정하여 오류데이터를 복원 출력하는 다수결논리 복호수단을 포함한 것이 바람직하다.In the π / 4 QPSK digital demodulation device according to the present invention, the error correction device comprises: first phase information for obtaining a phase difference based on data obtained by the parallel / serial conversion device and previous first predetermined symbol delayed data; Detection means; Second phase information detection means for obtaining a phase difference based on local data obtained by the parallel / serial conversion device and previous second predetermined symbol delayed data; Third phase information detection means for obtaining a phase difference based on the current data obtained by the parallel / serial converter and the previous third predetermined symbol delayed data; Delaying the phase information obtained by the second phase information detecting means by a predetermined symbol and calculating the delayed phase information and the current phase information obtained by the third phase information detecting means as a predetermined module value to restore the data of the parity characteristic; Stepwise delays the phase information obtained by the first phase information detecting means and sequentially calculates the delayed values and the operation value of the first calculating means to a predetermined module value to determine the threshold of the error and to determine the error data. It is preferable to include a majority decision logic decoding means for restoring output.
상기 본 발명에 의한 π/4 QPSK 디지털 복조장치에 있어서, 상기 다수결논리 복호수단은, 상기 제 1위상정보 검출수단에서 얻어진 위상차 정보를 5심볼 지연시켜 출력하는 지연수단; 상기 지연수단에서 각각 3심볼, 4심볼, 5심볼 지연된 위상차 정보와 제 1위상정보 검출수단에서 얻어진 현재의 위상차 정보를 소정의 모듈값으로 연산하고 이를 상기 제 1연산수단의 데이터와 소정의 모듈값으로 연산하여 오류를 검출하는 제 2연산수단; 상기 제 2연산수단에서 얻어진 오류값과 궤환되어 입력되는 오류값을 소정의 모듈로 순차 연산하고 2심볼 지연출력하는 제 3연산수단; 상기 제 3연산수단에서 두 심볼 지연된 이전의 오류값과 궤환되어 입력되는 오류값을 소정의 모듈값으로 연산하고 지연출력하는 제 4연산수단; 상기 제 3, 제 4연산수단에서 얻어진 오류값과 제 2연산수단에서 입력되는 오류값을 임계치를 가지고 판정하여 상기 제3,제 4연산수단에 궤환 입력하는 임계치판정수단; 및 상기 임계치판정수단에서 얻어진 오류값과 상기 지연수단에서 얻어진 위상차 정보를 소정의 모듈값으로 연산하여 복호화된 데이터를 출력하는 복호데이터 출력수단을 포함한다.In the π / 4 QPSK digital demodulation device according to the present invention, the majority decision logic decoding means includes: delay means for delaying and outputting five symbol delays of the phase difference information obtained from the first phase information detection means; The phase difference information delayed by three symbols, four symbols, and five symbols by the delay means and the current phase difference information obtained by the first phase information detection means are calculated as predetermined module values, and the data of the first computing means and the predetermined module value are calculated. Second operation means for detecting an error by operating with; Third calculation means for sequentially calculating the error value obtained by the second calculation means and the error value inputted by the predetermined module with a predetermined module and outputting two symbol delays; Fourth computing means for calculating and delaying the previous error value delayed by two symbols in the third computing means and the error value inputted back into a predetermined module value; Threshold determination means for judging an error value obtained by the third and fourth calculation means and an error value input by the second calculation means with a threshold value and feeding back to the third and fourth calculation means; And decoded data output means for outputting the decoded data by calculating the error value obtained from the threshold value determining means and the phase difference information obtained from the delay means into predetermined module values.
이하, 첨부한 도면을 참조하여 본 발명에 의한 π/4 QPSK 디지털 복조 장치의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, a preferred embodiment of the π / 4 QPSK digital demodulation device according to the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명 π/4 QPSK 복조장치를 나타내는 실시예 구성도이고 도 4는 도 3의 오류정정부를 보다 상세하게 도시한 구성도로서, 이에 도시한 바와 같이, 수신입력단자(300)로부터 입력되는 QPSK 변조 신호에서 불필요한 신호를 제거하는 대역통과 여파부(301)와, 대역통과 여파부(301)에서 수신한 변조신호와 이전의 한 심볼 지연된 변조신호를 혼합하여 Q채널 및 I채널 신호로 분리하는 채널분리부(302)와, 채널분리부(302)에서 분리된 Q채널 및 I채널의 신호에서 반송파 성분은 차단하고 직교성분과 동상성분의 기저대역 신호만을 추출하는 제 1, 제 2저역필터부(303),(304)와, 제1,제 2저역필터부(303),(304)를 통한 Q채널 및 I채널의 기저대역 신호를 각각 제 1,제 2샘플링부(305a),(306a)를 통해 샘플링하고 제 1,제 2판정부(305b),(306b)를 통해 샘플링 데이터를 판정하여 데이터를 복원하는 제 1,제 2데이터복원부(305),(306)와, 상기 복원된 두 데이터를 직렬로 변환하여 출력하는 병렬/직렬 변환부(307)와, 병렬/직렬 변환부(307)에서 변환된 현재의 직력 데이터와 이전의 데이터를 기초로하여 3가지의 위상차 정보를 구하여 순차적으로 지연·연산하고 그 연산된 오류값의 임계치를 판정하여 두 개의 오류를 정정하는 오류정정부(308)로 구성한다.FIG. 3 is a block diagram illustrating an exemplary embodiment of the present invention π / 4 QPSK demodulation device, and FIG. 4 is a block diagram showing the error correction device of FIG. 3 in more detail. A band pass filter 301 which removes unnecessary signals from the input QPSK modulated signal, a modulated signal received by the band pass filter 301 and a previous symbol delayed modulation signal are mixed into a Q channel and an I channel signal. The first and second low pass filters which separate the carrier component from the signals of the channel separation unit 302 and the Q and I channels separated by the channel separation unit 302 and extract only baseband signals of quadrature and in-phase components. The baseband signals of the Q channel and the I channel through the units 303 and 304, and the first and second low pass filter units 303 and 304, respectively, the first and second sampling units 305a and ( Sampling through 306a and determining sampling data through the first and second determination units 305b and 306b. First and second data restoration units 305 and 306 for restoring the data, a parallel / serial conversion unit 307 for converting the restored two data in series, and a parallel / serial conversion unit 307; The error correction unit 308 obtains three phase difference information based on the current series data and the previous data converted from H, sequentially delays and calculates the error value, and determines two threshold values to correct two errors. It consists of.
상기에서, 채널분리부(302)는 상기 대역통과 여파부(301)에서 입력되는 변조된 신호를 한 심볼 지연시켜 출력하는 제 1심볼 지연기(302a)와, 상기 한 심볼 지연된 신호와 대역통과 여파부(301)의 변조 신호를 혼합하여 Q채널의 신호를 추출하는 제 1혼합부(302c)와, 상기한 심볼 지연된 신호를 π/2만큼 위상천이 시키는 위상천이부(302b)와 위상천이부(302b)에서 위상천이된 변조신호와 대역통과 여파부(301)의 변조신호를 혼합하여 I채널의 신호를 추출하는 제 2혼합부(302d)로 구성한다.The channel separator 302 may include a first symbol delayer 302a for delaying and outputting a modulated signal input from the bandpass filter 301 by one symbol, and the one symbol delayed signal and a bandpass filter. A first mixing unit 302c for mixing the modulated signals of the unit 301 to extract a Q-channel signal, and a phase shifting unit 302b and a phase shifting unit for phase shifting the symbol delayed signal by [pi] / 2. A second mixing unit 302d extracts the I-channel signal by mixing the phase shifted modulation signal at 302b and the modulation signal of the band pass filter 301.
오류정정부(308)는 병렬/직렬 변환부(307)에서 얻어진 데이터와 제 2심볼 지연기(30)를 통해 한 심볼 지연된 데이터를 제 1위상비교기(33)에서 비교하여 위상차 정보를 구하는 제 1위상정보 검출부(308a)와, 병렬/직렬 변환부(307)에서 얻어진 현재의 데이터와 제 3심볼 지연기(31)를 통해 두 심볼 지연된 이전의 데이터를 제 2위상비교기(34)에서 비교하여 위상차 정보를 구하는 제 2위상정보 검출부(308b)와, 병렬/직렬 변환부(307)에서 얻어진 현재의 데이터와 제 4심볼 지연기(32)를 통해 6심볼 지연된 데이터를 제 3위상비교기(35)에서 비교하여 위상차 정보를 구하는 제 3위상정보 검출부(308c)와, 제 2위상정보 검출부(308b)에서 얻어진 위상정보를 제 5심볼 지연기(36)를 통해 한 심볼 지연시키고 그 지연된 위상차 정보와 제 3위상정보 검출부(308c)에서 얻어진 현재의 위상정보를 제 1모듈러(37)에서 8모듈값으로 연산하여 페러티 특성의 데이터를 복원하는 제 1연산부(308d)와, 제 1위상정보 검출부(308a)에서 얻어진 위상정보를 단계적으로 지연하고 그 지연된 값들과 상기 제 1연산부(308d)의 연산값을 소정의 8모듈값으로 순차 연산하여 오류의 임계치를 판정하여 오류데이터를 복원출력하는 다수결논리 복호부(308e)로 구성한다.The error correction unit 308 compares the data obtained by the parallel / serial converter 307 with the symbol delayed data through the second symbol delayer 30 in the first phase comparator 33 to obtain phase difference information. The second phase comparator 34 compares the current data obtained by the phase information detection unit 308a and the parallel / serial conversion unit 307 with the previous data delayed by two symbols through the third symbol delay unit 31. In the third phase comparator 35, the second phase information detector 308b for obtaining information and the current data obtained by the parallel / serial converter 307 and the data delayed by six symbols through the fourth symbol delay unit 32 are used. The third phase information detection unit 308c and the second phase information detection unit 308b which obtain phase difference information by comparing the phase information obtained by the fifth symbol delay unit 36 are delayed by one symbol, and the delayed phase difference information and the third phase information. Current phase obtained by phase information detector 308c Delaying the phase information obtained by the first calculation unit 308d and the first phase information detection unit 308a step by step to restore the data of the parity characteristic by calculating the information to eight module values in the first modular 37 And a majority decision logic decoding unit 308e that sequentially calculates the values and the operation value of the first operation unit 308d to predetermined 8 module values to determine the threshold of the error and to output the error data.
다수결논리 복호부(308e)는, 제 1위상정보 검출부(308a)에서 얻어진 위상차 정보를 제 6내지 제 10심볼 지연기(38a 내지 38e)를 통해 5심볼 지연시켜 출력하는 지연부(38)와, 지연부(38)에서 각각 3심볼, 4심볼, 5심볼 지연된 위상차 정보와 제 1위상정보 검출부(308a)에서 얻어진 현재의 위상차 정보를 제 2모듈러(39a)에서 8모듈값으로 연산하고 이를 상기 제 1연산부(308d)의 데이터와 제 3모듈러(39b)에서 8모듈값으로 연산하여 오류를 검출하는 제 2연산부(39)와, 제 2연산부(39)에서 얻어진 오류값과 궤환되어 입려괴는 오류값을 제 4내지 제 6모듈러(40a),(40c),(40d)에서 8모듈값으로 순차 연산하고 제 11,제 12심볼 지연기(40b),(40e)를 통해 2심볼 지연출력하는 제 3연산부(40)와, 제 3연산부(40)에서 두 심볼 지연된 이전의 오류값과 궤환되어 입력되는 제 7모듈러(41a)에서 8모듈값으로 연산하고 제 13내지 제 15심볼 지연기(41b 내지 41d)를 통해 3심볼 지연시켜 출력하는 제 4연산부(41)와, 제3,제 4연산부(40),(41)에서 연산된 오류값과 제 2연산부(39)에서 입력되는 1비트의 오류값을 임계치를 가지고 판정하여 상기 제 3,제 4연산부(40),(41)에 궤환 입력하는 임계치판정부(42)와, 임계치판정부(42)에서 판정된 오류값과 지연부(38)에서 지연된 위상차 정보를 8모듈값으로 연산하여 복호화된 데이터를 출력단자(309)로 출력하는 제 8모듈러(43)로 구성한다.The majority decision logic decoding unit 308e includes a delay unit 38 which delays and outputs the phase difference information obtained by the first phase information detection unit 308a by five symbols through the sixth to tenth symbol delayers 38a to 38e, and The delay unit 38 calculates three-, four-, and five-symbol delayed phase difference information and the current phase difference information obtained by the first phase information detection unit 308a as 8 module values in the second modular 39a. The second operation unit 39 which detects an error by calculating the data of the first operation unit 308d and the eighth module value by the third modular unit 39b, and the error value obtained by the second operation unit 39 and the error value that is fed back and collapsed. Is sequentially calculated from the fourth to sixth modulators 40a, 40c, and 40d into eight module values, and a third symbol delay output is output through the eleventh and twelfth symbol delayers 40b and 40e. The operation unit 40 and the previous error value delayed by two symbols in the third operation unit 40 and the eighth module value in the seventh modular 41a inputted by feedback. And an error value calculated by the fourth operation unit 41 and the third and fourth operation units 40 and 41 outputting by delaying three symbols through the thirteenth to fifteenth symbol delayers 41b to 41d. And a threshold value determination unit 42 for determining the error value of one bit inputted from the second operation unit 39 with a threshold value and feedbacking the third and fourth operation units 40 and 41 to the feedback value. The eighth modular 43 outputs the decoded data to the output terminal 309 by calculating the error value determined in (42) and the phase difference information delayed by the delay unit 38 to eight module values.
이와 같이 구성된 본 발명의 π/4 QPSK 디지털 복조 방법 및 장치는 다음과 같은 동작을 한다.The π / 4 QPSK digital demodulation method and apparatus of the present invention configured as described above operate as follows.
먼저, 수신입력단자(300)로부터 QPSK 변조 신호가 입력되면 대역통과 여파부(301)는 입력된 변조신호에서 불필요한 신호를 제거하여 채널분리부(302)에 제공하게 된다.First, when a QPSK modulated signal is input from the receiving input terminal 300, the band pass filter 301 removes an unnecessary signal from the input modulated signal and provides it to the channel separator 302.
채널분리부(302)는 수신된 변조신호와 이전의 한 심볼 지연된 변조신호를 혼합하여 Q채널 및 I채널 신호로 분리하여 제 1,제 2저역필터부(303)에 제공한다.The channel separator 302 mixes the received modulated signal and the previous one symbol delayed modulated signal, separates them into Q channel and I channel signals, and provides them to the first and second low pass filter units 303.
채널분리부(302)는 제 1심볼 지연기(302a), 제 1,제 2혼합부(302c),(302d) 및 위상천이부(302b)를 포함한다.The channel separator 302 includes a first symbol delay unit 302a, first and second mixing units 302c, 302d, and a phase shifter 302b.
따라서, 상기 수신된 변조신호는 제 1혼합부(302c)에 입력됨과 아울러 채널 분리부(302)의 제 1심볼 지연기(302a)를 통해 한 심볼 지연되고 위상천이부(302b)에서 π/2만큼 위상천이되어 제 2혼합부(302d)에 제공된다.Accordingly, the received modulated signal is inputted to the first mixing unit 302c and delayed by one symbol through the first symbol delayer 302a of the channel separation unit 302, and π / 2 in the phase shifter 302b. Phase shifted by the amount provided to the second mixing portion 302d.
제 1혼합부(302c)는 대역통과 여파부(301)에서 수신한 현재의 변조신호와 제 1심볼 지연기(302a)에서 한 심볼 지연된 변조신호를 혼합하여 Q채널의 신호를 출출하고 제 2혼합부(302d)는 대역통과 여파부(301)의 변조신호와 위상천이부(302b)에서 π/2만큼 위상천이된 변조신호를 혼합하여 I채널의 신호의 추출한다.The first mixing unit 302c mixes the current modulation signal received by the bandpass filtering unit 301 and the modulation signal delayed by one symbol in the first symbol delay unit 302a, and outputs the Q channel signal to the second mixing unit. The unit 302d mixes the modulated signal of the band pass filter 301 and the modulated signal phase shifted by? / 2 in the phase shifter 302b to extract the signal of the I channel.
상기 추출된 직교성분(Q)의 신호와 동상성분(I)의 신호는 각각 제 1,제 2저역필터부(303),(304)에 제공된다.The extracted quadrature component Q and the in-phase component I signal are provided to the first and second low pass filter units 303 and 304, respectively.
제 1,제 2저역필터부(303),(304)는 제 1,제 2혼합부(302c),(302d)의 반송파성분을 차단하고 직교성분과 동상성분, 즉 Q채널 및 I채널의 기저대역 신호만을 추출한다.The first and second low pass filter units 303 and 304 block carrier components of the first and second mixing units 302c and 302d, and the basebands of quadrature and in-phase components, i.e., Q and I channels. Extract only the signal.
상기 추출된 Q채널 및 I채널의 기저대역 신호는 각각 제1, 제 2데이터복원부(305),(306)의 제 1,제 2샘플링부(305a),(306a)에서 샘플링되고 제 1,제 2판정부(305b),(306b)에서 샘플링 데이터가 판정되어 병렬/직렬 변환부(307)에 입력된다.The extracted baseband signals of the Q channel and the I channel are sampled by the first and second sampling units 305a and 306a of the first and second data restoration units 305 and 306, respectively. Sampling data is determined in the second determination units 305b and 306b and input to the parallel / serial conversion unit 307.
병렬/직렬 변환부(307)는 입력되는 Q채널 및 I채널에 대한 병렬 데이터를 직렬로 변환하여 오류정정부(308)에 입력하게 된다.The parallel / serial converter 307 converts the parallel data of the input Q channel and the I channel into serial and inputs them to the error correction unit 308.
오류정정부(308)는 상기 변환되어 입력되는 현재의 직렬 데이터와 이전의 데이터를 기초로하여 3가지의 위상차 정보를 구하여 순차적으로 지연·연산하고 그 연산된 오류값의 임계치를 판정하여 두 개의 오류를 정정하게 된다.The error correction unit 308 obtains three phase difference information based on the current serial data and the previous data which are converted and input, sequentially delays and calculates the two error values by determining the threshold of the calculated error value. Will be corrected.
즉, 오류정정부(308)는 도 4에서와 같이, 제 1,제 2, 제 3위상정보 검출부(308a),(308b),(308c)와 제 1연산부(308d)및 다수결논리 복호부(308e)를 포함한다.That is, the error correction unit 308 is the first, second, third phase information detection unit 308a, 308b, 308c and the first operation unit 308d and the majority decision logic decoding unit as shown in FIG. 308e).
따라서, 병렬/직렬 변환부(307)에서 변환된 직렬 데이터는 제 1,제 2,제 3위상 정보 검출부(308a),(308b),(308c)의 제 2,제 3,제 4심볼 지연기(30),(31),(32)를 통해 각각 한 심볼, 두 심볼 및 여섯 심볼 지연되어 각각 제 1,제 2,제 3위상비교기(33),(34),(35)에 입력된다Accordingly, the serial data converted by the parallel / serial converter 307 is the second, third, and fourth symbol retarders of the first, second, and third phase information detectors 308a, 308b, and 308c. One, two, and six symbol delays are input to the first, second, and third phase comparators 33, 34, and 35 respectively through (30), (31), and (32).
제 1위상비교기(33)는 상기 현재의 직렬 데이터와 한 심볼 지연된 데이터를 비교하여 위상차 정보를 구하고 제 2위상비교기(34)는 상기 현재의 직렬 데이터와 두 심볼 지연된 데이터를 비교하여 위상차 정보를 구하며, 제 3위상비교기(35)는 상기 현재의 직렬 데이터와 6심볼 지연된 데이터를 비교하여 위상차를 구하게 된다.The first phase comparator 33 compares the current serial data with one symbol delayed data to obtain phase difference information, and the second phase comparator 34 compares the current serial data with two symbol delayed data to obtain phase difference information. The third phase comparator 35 compares the current serial data with the six symbol delayed data to obtain a phase difference.
제 1위상정보 검출부(308a)에서 구해진 위상차 정보는 이후에 설명될 다수결 노리 복호부(308e)에 제공된다.The phase difference information obtained by the first phase information detection unit 308a is provided to the majority decision logic decoding unit 308e to be described later.
그리고 제 2위상정보 검출부(308b)에서 구해진 위상차 정보는 제 1연산부(308d)의 제 5심볼 지연기(36)에서 한 심볼 지연되어 제 1모듈러(35)에서 상기 제 3위상정보 검출부(308c)의 위상차 정보와 8모듈값으로 연산된 후에 다수결논리 복호부(308e)에 제공된다.The phase difference information obtained by the second phase information detector 308b is delayed by one symbol in the fifth symbol retarder 36 of the first operator 308d, and the third phase information detector 308c by the first modular 35. After calculating the phase difference information and the 8 module values, the majority decision logic decoder 308e is provided.
다수결논리 복호부(308e)는 제 1위상정보 검출부(308a)에서 얻어진 위상정보를 단계적으로 지연하고 그 지연된 값들과 제 1연산부(308d)의 연산값을 8모듈값으로 순차 연산한 후 오류의 임계차를 판정하여 오류데이터를 복원 출력하게 된다.The majority decision logic decoding unit 308e sequentially delays the phase information obtained by the first phase information detection unit 308a, sequentially calculates the delayed values and the operation values of the first operation unit 308d into 8 module values, and then generates an error threshold. The difference is determined and the error data is restored and output.
즉 다수결논리 복호부(308e)는 도 5에 도시된 바와 같이, 지연부(38), 제 2,제 3,제 4연산부(39 내지 41), 임계치판정부(42) 및 제 8모듈러(43)와 같은 복호데이터 출력부를 포함한다.That is, as shown in FIG. 5, the majority decision logic decoder 308e includes the delay unit 38, the second, third and fourth operation units 39 to 41, the threshold value determining unit 42, and the eighth modular 43. A decoded data output unit such as
따라서, 상기 지연부(38)는 제 1위상정보 검출부(308a)에서 검출된 위상차 정보를 제 6내지 제 10심볼 지연기(38a 내지 38e)를 통해 5심볼 지연시켜 이후에 설명될 제 8모듈러(43)에 제공함과 아울러 상기 3심볼 및 4심볼 지연된 위상차 정보를 제 2연산부(39)의 제 2모듈러(39a)에 제공하게 된다.Accordingly, the delay unit 38 delays the phase difference information detected by the first phase information detection unit 308a through the sixth to tenth symbol delayers 38a to 38e by five symbols to be described later. 43) and the three- and four-symbol delayed phase difference information is provided to the second module 39a of the second operation unit 39.
제 2연산부(39)의 제 2모듈러(39a)는 제 1위상정보 검출부(308a)에서 구해진 현재의 위상차 정보와 지연부(38)로부터 3심볼, 4심볼, 5심볼 지연된 위상차 정보를 8모듈값으로 연산하여 오류값을 구한 후 이를 제 3모듈러(39b)에 제공한다.The second modulator 39a of the second operation unit 39 stores the current phase difference information obtained by the first phase information detector 308a and phase difference information delayed by three symbols, four symbols, and five symbols from the delay unit 38 by eight module values. After calculating the error value to provide a third modular (39b).
제 3모듈러(39b)는 제 2모듈러(39a)에서 구한 오류값과 제 1연산부(308d)에서 구한 오류값을 8모듈값으로 연산하여 제 3연산부(40) 및 임계치판정부(42)에 제공한다.The third modular 39b calculates the error value obtained by the second modular 39a and the error value obtained by the first operator 308d into eight module values and provides them to the third operator 40 and the threshold value determiner 42. do.
제 3연산부(40)에 입력된 상기 오류값과 임계치판정부(42)에서 궤환되어 입력되는 오류값은 제 4모듈러(40a)에서 8모듈값으로 감산되고 제 11심볼 지연기(30b)를 통해 한 심볼 지연되어 제 5,제 6모듈러(40c),(40d)에 제공된다.The error value input to the third operation unit 40 and the error value fed back by the threshold value determination unit 42 are subtracted from the fourth modular unit 40a to 8 module values, and through the eleventh symbol delay unit 30b. One symbol delay is provided to the fifth and sixth modulars 40c and 40d.
상기 제 5듈러(40c)는 임계치판정부(42)에서 궤환되어 입력되는 오류값과 제 11심볼 지연기(40b)를 통한 오류값을 8모듈값으로 연산하고 그 연산된 오류값을 제 12심볼 지연기(40e)를 통해 지연시켜 임계치판정부(42) 및 제 4연산부(41)에 제공한다.The fifth module 40c calculates an error value fed back by the threshold value determining unit 42 and an error value through the eleventh symbol delay unit 40b into eight module values, and calculates the calculated error value into a twelfth symbol. The delay is delayed through the delay unit 40e and provided to the threshold value determining unit 42 and the fourth operation unit 41.
제 4연산부(41)에 입력된 오류값은 제 7모듈러(41a)에서 임계치판정부(42)로부터 궤환되어 입력되는 오류값과 8모듈값으로 연산된 후에 제 13 내지 제 15심볼 지연기(41b 내지 41d)를 통해 지연되어 임계치판정부(42)에 제공된다.The 13 th to 15 th symbol delayers 41b after the error value inputted to the fourth calculation unit 41 is calculated from the error value inputted from the threshold value determining unit 42 and the 8 module value in the seventh modular 41a. To 41d), and is provided to the threshold value determining unit 42.
한편, 제 3연산부(40)의 제 6모듈러(40d)는 제 4연산부(41)에서 두 심볼 지연된 오류값과 제 11심볼 지연기(40b)에서 지연된 오류값을 8모듈값으로 연산하여 임계치판정부(42)에 제공한다.On the other hand, the sixth modular 40d of the third operation unit 40 calculates the error value delayed by two symbols in the fourth operation unit 41 and the error value delayed by the eleventh symbol delayer 40b as eight module values. Provided to the government 42.
임계치판정부(42)는 제 2,제 3,제 4연산부(39),(40),(41)로부터의 세 개 또는 네 개의 입력이 동시에 n개이면 출력을 n으로 판정하여 오류데이터를 전술한 제 8모듈러(43)에 제공하게 된다.The threshold value determining unit 42 determines the output as n when three or four inputs from the second, third, and fourth operation units 39, 40, and 41 are n at the same time. It is provided to the eighth modular 43.
제 8모듈러(43)는 ㄹ지연부(38)에서 지연된 위상차 정보와 임계치판정부(42)에서 판정되어 입력되는 오류값을 8모듈값으로 감산하여 도 6과 같이, 두 오류 데이터가 정정된 복호 데이터를 출력단자(309)를 통해 출력하게 된다.The eighth modular 43 subtracts the phase difference information delayed from the delay unit 38 and the error value determined by the threshold value determination unit 42 to eight module values, thereby correcting the two error data as shown in FIG. 6. Data is output through the output terminal 309.
한편, 비교 예로서 종래의 기술, 즉 다시 말해서 송신측에서 사용되는 심볼 레이트 클럭이 어느 정도의 오차를 가지고 있는지를 복구하기 위한 클럭복구부와 변조된 신호로부터 오류를 정정하기 위해 별도의 복잡한 헤밍코드 및 BCH코드를 이용하는 오류정정 회로를 부가시키는 것과는 달리 차동검파기의 후단에 하드웨어가 간단한 복조회로를 연결하여 두 개의 오류를 정정할 수 있음을 알 수 있다.On the other hand, as a comparative example, a conventional complex, i.e., a clock recovery unit for recovering the error of the symbol rate clock used on the transmitting side and a separate complex hemming code for correcting an error from the modulated signal Unlike adding an error correction circuit using a BCH code, it can be seen that the hardware can correct two errors by connecting a simple demodulation circuit to the rear end of the differential detector.
이 결과에서, 본 발명에 의하면 π/4 QPSK의 복조장치의 구성을 간략화 하면서도 종래의 것과 동등 이상의 효과를 얻을 수 있음을 알 수 있다.As a result, according to the present invention, it can be seen that an effect equal to or higher than that of the conventional one can be obtained while simplifying the configuration of the π / 4 QPSK demodulator.
이상에서와 같이, 본 실시예에서는 π/4 QPSK 복조 시스템상에서 페이딩 현상에 강하고 회로구성이 용이하며 안정된 특성을 지닌 차동검파 방식을 채용하여 차동검파가 지닌 패리티 특성을 이용, 오류 데이터의 정정을 향상시킬 수 있는 것이다.As described above, in the present embodiment, the differential detection method, which is resistant to fading, easy to construct, and stable on the π / 4 QPSK demodulation system, employs a parity characteristic of differential detection to improve error data correction. It can be done.
이상과 같은 본 발명의 π/4 QPSK 디지털 복조장치에 의하면, π/4 QPSK복조 시스템상에서 차동검파방식을 채용하여 기존의 오류정정회로 없이도 하나의 오류데이터를 정정할 수 있을뿐 아니라 그 복조장치의 회로를 간소화시킬 수 있는 효과가 있다.According to the π / 4 QPSK digital demodulation device of the present invention as described above, by adopting the differential detection method on the π / 4 QPSK demodulation system, it is possible to correct one error data without a conventional error correction circuit, The effect is to simplify the circuit.
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| KR1019970028297A KR100226995B1 (en) | 1997-06-27 | 1997-06-27 | DIGITAL DEMODULATING METHOD AND DEVICE OF ó /4 QPSK |
| US09/099,606 US6046630A (en) | 1997-06-27 | 1998-06-18 | π/4 QPSK digital demodulating apparatus and a method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028297A KR100226995B1 (en) | 1997-06-27 | 1997-06-27 | DIGITAL DEMODULATING METHOD AND DEVICE OF ó /4 QPSK |
Publications (2)
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|---|---|
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| KR100226995B1 KR100226995B1 (en) | 1999-10-15 |
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ID=19511787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100226995B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030037905A (en) * | 2001-11-07 | 2003-05-16 | (주) 기산텔레콤 | Transmitting and Receiving Method for Digital Transmission of Analog Signal with Complex Frequency and Device for the Method |
| KR100404180B1 (en) * | 1999-07-06 | 2003-11-03 | 엘지전자 주식회사 | Base Station Signal Demodulation Device in Communication System |
-
1997
- 1997-06-27 KR KR1019970028297A patent/KR100226995B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100404180B1 (en) * | 1999-07-06 | 2003-11-03 | 엘지전자 주식회사 | Base Station Signal Demodulation Device in Communication System |
| KR20030037905A (en) * | 2001-11-07 | 2003-05-16 | (주) 기산텔레콤 | Transmitting and Receiving Method for Digital Transmission of Analog Signal with Complex Frequency and Device for the Method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100226995B1 (en) | 1999-10-15 |
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