KR19990003760U - Bonding structure with semiconductor package and printed circuit board - Google Patents
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Abstract
본 고안은 록(LOC : Lead On Chip)타입의 반도체 패키지를 개시한다. 개시된 반도체 패키지는 반도체 칩 위에 리드프레임이 부착되고, 리드프레임의 각 리드와 반도체 칩의 각 패드전극이 와이어에 의하여 본딩된 록 타입의 단위 결합체를 구성하고, 두 개의 단위 결합체가 각각의 패드 전극면이 대향하도록 한 상태에서 두 칩들과 리드프레임의 인너리드 부분이 몰딩화합물에 의하여 몰딩되어 패키지 몸체부를 구성하는 것을 특징으로 한다.The present invention discloses a semiconductor package of the lock (Lead On Chip) type. The disclosed semiconductor package includes a lock type unit assembly in which a lead frame is attached to a semiconductor chip, and each lead of the lead frame and each pad electrode of the semiconductor chip are bonded by a wire, and two unit assemblies are each pad electrode surface. In the opposite state, the inner chips of the two chips and the lead frame are molded by the molding compound to form a package body.
Description
본 고안은 반도체 패키지에 관한 것으로서, 특히 스텍 모듈용 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package for a stack module.
일반적으로 반도체 소자의 칩 제조공정에서 설계된 단위셀을 배열하고 연결하기 위해 반도체 기판의 예정된 부분에 불순물의 선택적 도입공정, 절연층과 도전층을 적층하는 적층공정 및 패턴 마스크 공정등이 차례로 실행되어 웨이퍼에 집적회로가 형성된다.Generally, in order to arrange and connect unit cells designed in a chip manufacturing process of a semiconductor device, a selective introduction of impurities into a predetermined portion of a semiconductor substrate, a lamination process of laminating an insulating layer and a conductive layer, and a pattern mask process are sequentially performed. An integrated circuit is formed.
이와 같이 형성된 집적회로 칩은 조립공정으로 보내져서 칩절단, 칩부착, 와이어 본딩, 몰드, 트림 및 포밍공정 등의 순서로 진행하여 패키지화 된다.The integrated circuit chip thus formed is sent to an assembly process and packaged by proceeding in the order of chip cutting, chip attachment, wire bonding, mold, trimming and forming process.
단위 면적에 실장되는 반도체 패키지의 용량을 높이기 위하여, 반도체 칩을 적층하여 구성하는 기술들이 제시되고 있다. 단일의 반도체 칩만으로 반도체 패키지를 구성하는 경우, 임의 장치에서 요구하는 메모리 용량을 확보하기 위하여는 인쇄회로기판상에서 반도체 칩이 차지하는 면적이 증가되어야 하고, 이러한 면적의 증가는 인쇄회로기판 자체의 면적을 증가시키게 된다.In order to increase the capacity of a semiconductor package mounted in a unit area, techniques for stacking semiconductor chips have been proposed. When the semiconductor package is composed of only a single semiconductor chip, the area occupied by the semiconductor chip on the printed circuit board must be increased in order to secure the memory capacity required by any device. Is increased.
그러나, 노트북 컴퓨터와 같이 반도체 칩이 실장되는 장치 부분의 기술 경향은 장치가 차지하는 면적을 가능한 한 작고, 얇게 하여 사용자의 요구에 부합되도록 하고 있다. 이처럼, 장치에서 요구하는 메모리 용량을 만족시키기 위하여 인쇄회로기판의 소정 면적에서 실장되는 반도체 패키지는 높은 용량을 갖도록 구성되어야 한다.However, the technical trend of the device portion in which the semiconductor chip is mounted, such as a notebook computer, is to make the area occupied by the device as small and thin as possible to meet the needs of the user. As such, in order to satisfy the memory capacity required by the apparatus, the semiconductor package mounted in a predetermined area of the printed circuit board should be configured to have a high capacity.
따라서, 본 고안은 허용된 면적에서 메모리 용량을 두 배로 올릴 수 있는 반도체 패키지 및 인쇄회로기판과의 결합구조를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a coupling structure with a semiconductor package and a printed circuit board which can double the memory capacity in an allowable area.
도 1은 본 고안의 실시예에 따른 것으로서, 스텍 모듈용 반도체 패키지의 단면도.1 is a cross-sectional view of a semiconductor package for a stack module according to an embodiment of the present invention.
도 2는 도 1의 반도체 패키지에 사용된 리드프레임의 단면도.FIG. 2 is a cross-sectional view of a leadframe used in the semiconductor package of FIG. 1. FIG.
도 3은 도 1의 반도체 패키지에 사용된 리드프레임의 평면도.3 is a plan view of a leadframe used in the semiconductor package of FIG.
도 4 내지 도 6은 본 고안의 스텍 모듈용 반도체 패키지를 제조하는 과정을 보여주는 도면.4 to 6 are views showing a process of manufacturing a semiconductor package for a stack module of the present invention.
도 7은 도 1의 반도체 패키지를 인쇄회로기판에 실장한 상태의 단면도.FIG. 7 is a cross-sectional view of the semiconductor package of FIG. 1 mounted on a printed circuit board. FIG.
도 8은 도 7의 실장을 위하여 사용된 핀의 형상도.8 is a view of the pin used for the mounting of FIG.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1, 2 : 반도체 칩3, 4 : 리드프레임1, 2: semiconductor chip 3, 4: lead frame
5 : 열가소성 테이프6, 7 : 와이어5: thermoplastic tape 6, 7: wire
8 : 패키지 몸체9 : 가압부8: Package body 9: Pressing part
10 : 마운트 핀10a : 핀 홀10: mount pin 10a: pin hole
11 : 마운트 스테이지20 : 인쇄회로기판11: mount stage 20: printed circuit board
본 고안에 따르면, 반도체 패키지는 칩 위에 리드프레임이 부착되고, 상기 반도체 칩의 패드가 리드프레임의 각 리드와 전기적으로 연결된 두 개의 칩 결합부재를 그의 패드전극이 위치하는 부분이 대향하도록 한 상태에서 몰딩하여 구성한 것을 특징으로 한다.According to the present invention, a semiconductor package has a lead frame attached to a chip, and the pads of the semiconductor chip have two chip coupling members electrically connected to respective leads of the lead frame such that their pad electrodes are positioned to face each other. Characterized in that the molding.
본 고안에 따르면, 반도체 패키지와 인쇄회로기판의 결합구조는, 상기한 구성을 가지며, 상기 몸체부의 외부로 노출된 아웃리드가 소정 길이의 ㅡ자형 구조를 갖는 반도체 패키지; 및 상기 반도체 패키지의 몸체부가 탑재되는 탑재부와, 상기 아웃 리드의 단부가 삽입되는 핀 홀을 가지며, 그의 내부에 전도성의 배선을 갖는 핀부재와, 상기 핀 부재의 배선과 전기적으로 연결된 전도성의 인쇄회로배선을 포함하는 인쇄회로기판을 상호 결합하여 구성한 것을 특징으로 한다.According to the present invention, the coupling structure of the semiconductor package and the printed circuit board, the semiconductor package having the above-described configuration, the out lead exposed to the outside of the body portion has a-shaped structure of a predetermined length; A pin member having a mounting portion on which the body portion of the semiconductor package is mounted, a pin hole into which an end of the out lead is inserted, and having a conductive wire therein, and a conductive printed circuit electrically connected to the wire of the pin member. A printed circuit board including wirings may be configured to be coupled to each other.
[실시예]EXAMPLE
이하, 첨부한 도면을 참조하여 본 고안의 바람직한 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.
도 1은 본 고안의 실시예에 따른 반도체 패키지의 단면도이고, 도 2 내지 도 6B는 도 1의 반도체 패키지를 제조하는 과정을 설명하는 도면들이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention, and FIGS. 2 to 6B are views illustrating a process of manufacturing the semiconductor package of FIG. 1.
도 2A와 도 2B를 참조하면, 소정 부분이 절곡된 리드프레임(3)이 제공된다. 리드프레임(3)의 서로 좌우 대향하는 내측 단부의 하면에는 반도체 칩과의 부착을 위하여 열경화성 또는 열가소성 테이프(5)가 제공된다. 또한, 상부의 소정 부분에도 상하 대향하는 리드간의 절연을 위하여 열경화성 또는 열가소성 테이프(5)가 부착된다. 상기 열가소성 또는 열경화성 테이프(5)가 부착되었을 때, 리드프레임(3)의 평면도는 도 2B와 같이 보여지고, 여기서 D는 절곡에 의하여 경사진 부분을 나타낸다.2A and 2B, a lead frame 3 in which a predetermined portion is bent is provided. On the lower surface of the inner end portions of the lead frame 3 opposite to each other, a thermosetting or thermoplastic tape 5 is provided for attachment to the semiconductor chip. In addition, a thermosetting or thermoplastic tape 5 is also attached to a predetermined portion of the upper portion for insulation between the leads facing up and down. When the thermoplastic or thermosetting tape 5 is attached, the top view of the leadframe 3 is shown as in Fig. 2B, where D represents a portion inclined by bending.
도 3을 참조하면, 상기한 리드프레임(3)을 반도체 칩(1) 위에 부착한다. 그 후, 도 4에 도시된 것처럼, 와이어 본딩 방법을 이용하여 리드프레임의 각 리드의 내측 단부의 상부 소정 부분과 반도체 칩의 각 패드를 금속 와이어(6)로 본딩한다. 와이어 본딩을 위하여 사용되는 와이어(6)는 금(Au)인 것이 바람직하다.Referring to FIG. 3, the lead frame 3 is attached onto the semiconductor chip 1. Then, as shown in FIG. 4, the upper predetermined portion of the inner end of each lead of the lead frame and each pad of the semiconductor chip are bonded with the metal wire 6 using a wire bonding method. The wire 6 used for wire bonding is preferably gold (Au).
상기와 같은 방법으로 두 개의 록 타입의 반도체 칩(1)이 준비되면, 리드프레임(3)의 부착면이 상하 대향하도록 위치시킨 다음, 대향하는 상하의 리드프레임을 그의 상부면에 부착된 열가소성 또는 열경화성 테이프(5)를 이용하여 상호 접착한다. 상기 리드프레임간의 부착은 각 리드가 상호 부착되는 형태(strip to strip)로 행해지고, 이 때, 열가소성 또는 열경화성 테이프(5)에 접착력을 제공하기 위하여 리드프레임에는 고온이 가해지며, 대향하는 리드프레임(3, 4)을 상하 방향에서 가압하는 가압 스테이지(9)에도 350 내지 400℃의 고온이 인가된다.When the two lock-type semiconductor chips 1 are prepared in the above-described manner, the mounting surfaces of the lead frames 3 are positioned to face up and down, and then the opposing upper and lower lead frames are attached to the upper surfaces thereof. The tapes 5 are bonded to each other. Attachment between the lead frames is performed in the form of strips to strips attached to each other. At this time, a high temperature is applied to the lead frame to provide an adhesive force to the thermoplastic or thermosetting tape 5, and the opposite lead frame ( The high temperature of 350-400 degreeC is applied also to the pressurization stage 9 which presses 3 and 4 in the up-down direction.
이후, 통상의 몰딩방법을 이용하여 반도체 칩(1)과 리드프레임(3, 4)의 일부분을 몰딩하여 도 6A에 도시된 것처럼 패키지 몸체부를 형성한다. 다음으로, 트리밍/포밍 공정을 거쳐 반도체 패키지를 완성한다. 이 때, 아웃 리드는 도 6B에 도시된 것처럼, ㅡ자 형태를 유지한다.Thereafter, a portion of the semiconductor chip 1 and the lead frames 3 and 4 are molded by using a conventional molding method to form a package body portion as shown in FIG. 6A. Next, the semiconductor package is completed through a trimming / forming process. At this time, the out lead maintains the? -Shape, as shown in Fig. 6B.
상기한 공정을 통하여 두 개의 칩이 결합된 반도체 칩이 준비되면, 도 7과 같이 인쇄회로기판(20) 상에 실장하게 된다. 상기 인쇄회로기판(20)에는 반도체 패키지 몸체부(8)의 탑재를 위하여 마운트 스테이지(11)가 제공되며, 또한, 아웃 리드의 단부가 인쇄회로기판(20)에 전기적으로 연결되도록 도 8과 같은 핀 홀(10a)을 갖는 핀(10)이 제공된다. 반도체 패키지의 아웃 리드의 단부는 상기 핀 홀(10a)에 삽입된 상태에서 솔더링에 의하여, 인쇄회로기판에 형성된 배선과 전기적으로 연결된다. 상기한 솔더링 공정은 아웃 리드의 삽입만으로도 인쇄회로기판에 형성된 배선과의 전기적인 연결이 가능하도록 하므로써, 생략될 수도 있다.When a semiconductor chip in which two chips are combined through the above process is prepared, the semiconductor chip is mounted on the printed circuit board 20 as shown in FIG. 7. The printed circuit board 20 is provided with a mounting stage 11 for mounting the semiconductor package body 8, and the end of the out lead is electrically connected to the printed circuit board 20 as shown in FIG. 8. A pin 10 having a pin hole 10a is provided. An end of the out lead of the semiconductor package is electrically connected to the wiring formed on the printed circuit board by soldering in the state of being inserted into the pin hole 10a. The soldering process may be omitted by enabling electrical connection with the wiring formed on the printed circuit board only by inserting the out lead.
또한, 본 고안의 반도체 패키지는, 상기한 실시예와는 달리, 마운트 핀을 사용하지 않고도 인쇄회로기판상에 실장이 가능하다. 즉, 도 1과 같이 준비된 반도체 칩의 아웃 리드를 포함하여 인쇄회로기판에 인쇄된 배선과 직접 솔더링하는 방법이 이용될 수도 있다.In addition, unlike the above-described embodiment, the semiconductor package of the present invention can be mounted on a printed circuit board without using a mount pin. That is, a method of directly soldering the wire printed on the printed circuit board including the out lead of the semiconductor chip prepared as shown in FIG. 1 may be used.
이상에서 설명한 바와 같이, 본 고안의 반도체 패키지는 두 개의 반도체 칩을 서로 대향하도록 하여 하나의 패키지로 구성하므로써, 종래의 단일 칩 패키지에 비하여 동일 면적에 두 배의 용량을 갖도록 한다. 이는, 일정 용량의 패키지 모듈을 실장하기 위하여 차지되는 면적을 종래의 패키지에 비하여 반으로 줄이는 것을 가능한다. 따라서, 본 고안의 패키지를 채용하는 경우, 모듈의 소형화를 가속화시킬 수 있다.As described above, the semiconductor package of the present invention is configured as one package so that two semiconductor chips face each other, so that the semiconductor package has twice the capacity in the same area as the conventional single chip package. This makes it possible to reduce the area occupied for mounting a package module of a predetermined capacity in half compared to a conventional package. Therefore, when the package of the present invention is adopted, the miniaturization of the module can be accelerated.
여기에서는 본 고안의 특정 실시예에 대해서 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 실용신안등록청구의 범위는 본 고안의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Although specific embodiments of the present invention have been described and illustrated herein, modifications and variations can be made by those skilled in the art. Therefore, hereinafter, the scope of the utility model registration request can be understood to include all modifications and variations as long as they fall within the true spirit and scope of the present invention.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100650635B1 (en) * | 2005-11-10 | 2006-11-27 | 삼성전자주식회사 | Semiconductor device and method of manufacturing the same |
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1997
- 1997-06-30 KR KR2019970017358U patent/KR19990003760U/en not_active Application Discontinuation
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