KR19980078285A - 정렬 방법 - Google Patents
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Abstract
본 발명은 반도체장치의 정렬방법에 관한 것으로서 기판 상의 소자영역 주변의 주변영역 상에 제 1 측정 패턴을 형성하는 제 1 공정과; 상기 제 1 측정 패턴이 덮혀지도록 상기 기판 상에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막 상의 상기 제 1 측정 패턴 내에 상기 제 1 측정 패턴 보다 크기가 작으며 동일한 형태를 가지며 제 2 측정 패턴을 형성하는 단계로 이루어진 제 2 공정과; 상기 제 2 공정을 다수 번 수행하는 제 3 공정을 구비한다. 따라서, 측정 패턴들을 이전의 측정 패턴들 내에 형성하므로 소자 영역을 제외한 주변영역의 면적이 증가되는 것을 억제하여 칩의 크기를 줄일 수 있다.
Description
본 발명은 반도체장치의 정렬 방법에 관한 것으로서, 특히, 소자영역에 트랜지스터를 형성할 때 주변영역(peripheral region)에 측정 패턴을 형성하여 정렬도를 측정하는 정렬 방법에 관한 것이다.
반도체장치가 고집적화 및 고밀도화에 따라 단위 소자의 크기가 감소되고, 이에 따라, 도선 등의 선폭이 작아지고 있다. 그러므로, 반도체장치의 제조 공정에서 정확한 마스크의 정렬을 요구하게 된다. 마스크 정렬은 기판에 형성된 이전 패턴에 마스크를 정렬시키는 것으로 소자의 신뢰성 및 생산 수율에 영향을 준다.
기판의 소자영역에 박막 또는 패턴을 형성할 때 소자영역을 제외한 주변영역인 스크라이브 라인(scribe line)에 이전에 형성된 정렬 정도를 측정하기 위한 측정 패턴을 기준으로 하여 마스크를 정렬한다.
도 1(A) 내지 (C)는 종래 기술에 따른 반도체장치의 정렬 방법을 도시하는 공정도이다.
도 1(A)를 참조하면, 기판(11) 상에 패턴을 형성하기 위한 물질, 예를 들면, 불순물이 도핑된 다결정실리콘 또는 알루미늄 등의 금속과 같은 도전성 물질이나, 또는, 산화실리콘 등의 절연물질을 증착한다. 그리고, 패턴을 형성하기 위한 물질을 포토리쏘그래피(photolithography) 방법으로 패터닝하여 소자영역(도시되지 않음)에 패턴을 형성하면서 주변의 스크라이브 라인 상에 제 1 측정 패턴(13)을 형성한다. 이 때, 제 1 측정 패턴(13)을 사각띠 형상을 갖도록 형성한다.
도 1(B)를 참조하면, 소자영역 상의 패턴과 주변영역인 스크라이브 라인상의 제 1 측정 패턴(13)이 덮혀지도록 기판(11) 상에 제 1 절연막(15)을 형성한다. 그리고, 불순물이 도핑된 다결정실리콘 또는 알루미늄 등의 금속과 같은 도전성 물질을 증착하고 패터닝하여 제 2 측정 패턴(17)(18)을 형성한다. 상기에서 제 2 측정 패턴(17)은 직육면체 형상으로 형성되며 사각띠 형상의 제 1 측정 패턴(13)의 중앙에 위치되어 이격 거리를 측정하여 정렬도를 측정한다. 또한, 제 2 측정 패턴(18)은 제 1 측정 패턴(13) 옆에 동일한 사각 띠 형상으로 형성된다.
도 1(C)를 참조하면, 소자영역 상의 패턴과 주변영역인 스크라이브 라인상의 제 2 측정 패턴(17)(18)이 덮혀지도록 제 1 절연막(15) 상에 제 2 절연막(19)을 형성한다. 그리고, 불순물이 도핑된 다결정실리콘 또는 알루미늄 등의 금속과 같은 도전성 물질을 증착하고 패터닝하여 제 3 측정 패턴(21)(22)을 형성한다. 상기에서 제 3 측정 패턴(21)은 제 2 측정 패턴(17)과 동일하게 직육면체 형상으로 형상되며 사각 띠 형상의 제 2 측정 패턴(18)의 중앙에 위치되어 이격 거리를 측정하여 정렬도를 측정한다. 또한, 제 3 측정 패턴(22)은 제 1 및 제 2 측정 패턴(13)(18)과 동일한 사각 띠 형상으로 형성된다.
상기에서 형성된 제 3 측정 패턴(22)은 이 후에 중앙 부분에 형성될 측정 패턴(도시되지 않음)의 정렬도를 측정할 때 사용된다. 그리고, 상술한 공정을 반복하여 이 후에 형성될 측정 패턴들의 정렬도를 측정한다.
그러나, 상술한 종래의 반도체장치의 정렬방법은 적층되는 층들이 증가할수록 측정 패턴들의 수도 증가하여 넓은 면적의 주변영역이 필요하게 되므로 칩의 크기가 증가되는 문제점이 있었다.
따라서, 본 발명의 목적은 다수의 층들이 적층되어 측정 패턴들의 수가 증가되어도 주변영역의 면적이 증가되는 것을 억제하여 칩의 크기를 줄일수 있는 정렬 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 정렬 방법은 기판 상의 소자 영역 주변의 주변영역 상에 제 1 측정 패턴을 형성하는 제 1 공정과; 상기 제 1 측정 패턴이 덮혀지도록 상기 기판 상에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막 상의 상기 제 1 측정 패턴 내에 상기 제 1 측정 패턴보다 크기가 작으며 동일한 형태를 가지며 제 2 측정 패턴을 형성하는 단계로 이루어진 제 2 공정과; 상기 제 2 공정을 다수 번 수행하는 제 3 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 1(A) 내지 (C)는 종래 기술에 따른 반도체장치의 정렬 방법을 도시하는 공정도
도 2(A) 내지 (C)는 본 발명에 따른 반도체장치의 정렬 방법을 도시하는 공정도
＊ 도면의 주요 부분에 대한 부호의 간단한 설명
31 : 기판, 33 : 제 1 측정 패턴, 35 : 제 1 절연막, 37 : 제 2 측정 패턴, 39 : 제 2 절연막, 41 : 제 3 측정 패턴
도 2(A) 내지 (C)는 본 발명에 따른 반도체장치의 정렬 방법을 도시하는 공정도이다.
도 2(A)를 참조하면, 기판(31) 상에 패턴을 형성하기 위한 물질, 예를 들면, 불순물이 도핑된 다결정실리콘 또는 알루미늄 등의 금속과 같은 도전성 물질이나, 또는, 산화실리콘 등의 절연물질을 증착한다. 그리고, 패턴을 형성하기 위한 증착된 물질을 포토리쏘그래피(photolithography) 방법으로 패터닝하여 소자영역(도시되지 않음)에 패턴을 형성하면서 주변의 스크라이브 라인 상에 제 1 측정 패턴(33)을 형성한다. 이 때, 제 1 측정 패턴(33)을 사각띠 형상을 갖도록 형성한다.
도 2(B)를 참조하면, 소자영역 상의 패턴과 주변영역인 스크라이브 라인상의 제 1 측정 패턴(33)이 덮혀지도록 기판(31) 상에 제 1 절연막(35)을 형성한다. 그리고, 불순물이 도핑된 다결정실리콘 또는 알루미늄 등의 금속과 같은 도전성 물질을 증착하고 패터닝하여 제 2 측정 패턴(37)을 형성한다. 상기에서 제 2 측정 패턴(37)은 제 1 측정 패턴(33) 보다 작은 크기의 사각 띠 형상을 가지며 이 제 1 측정 패턴(33) 내에 위치되어 정렬도를 측정하게 된다. 상기에서, 제 2 측정 패턴(37)의 정렬도는 측정시 기준이 되는 제 1 측정 패턴(33)과 제 2 측정 패턴(37) 사이의 이격 거리를 측정하므로써 측정하게 된다.
도 2(C)를 참조하면, 소자영역 상의 패턴과 주변영역인 스크라이브 라인상의 제 2 측정 패턴(37)이 덮혀지도록 제 1 절연막(35) 상에 제 2 절연막(39)을 형성한다. 그리고, 불순물이 도핑된 다결정실리콘 또는 알루미늄 등의 금속과 같은 도전성 물질을 증착하고 패터닝하여 제 2 측정 패턴(37)내에 제 측정 패턴(41)을 형성한다. 상기에서 제 3 측정 패턴(41)은 제 2 측정 패턴(37) 내에 위치되도록 작은 크기의 사각 띠 형상으로 형성된다. 상기에서, 제 3 측정 패턴(41)의 정렬도 측정은 제 2 측정 패턴(37)의 정렬도 측정과 동일하게 측정시 기준이 되는 제 2 측정 패턴(37)과 제 3 측정 패턴(41) 사이의 이격 거리를 측정하므로써 이루어진다. 상기에서, 제 2 측정 패턴(37)은 제 1 측정 패턴(33)을 기준으로 자체의 정렬도를 측정할 뿐만 아니라 제 3 측정 패턴(41)의 정렬도 측정시 기준이 된다. 따라서, 제 2 측정 패턴(37)을 제 1 측정 패턴(33)과 이격거리를 측정하여 자체의 정렬도를 측정하는 패턴과 이 후의 제 3 측정 패턴(41)의 정렬도 측정시 기준이 되는 패턴을 별도로 형성하지 않으므로 주변영역의 면적이 증가되는 것을 억제한다.
그리고, 상술한 공정을 반복하여 이 후에 형성될 측정 패턴들의 정렬도를 측정한다.
따라서, 본 발명은 측정 패턴들을 이전의 측정 패턴들 내에 형성하므로 소자영역을 제외한 주변영역의 면적이 증가되는 것을 억제하여 칩의 크기를 줄일 수 있는 잇점이 있다.
Claims (2)
- 기판 상의 소자영역 주변의 주변영역 상에 제 1 측정 패턴을 형성하는 제 1 공정과;상기 제 1 측정 패턴이 덮혀지도록 상기 기판 상에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막 상의 상기 제 1 측정 패턴 내에 상기 제 1 측정 패턴 보다 크기가 작으며 동일한 형태를 가지며 제 2 측정 패턴을 형성하는 단계로 이루어진 제 2 공정과;상기 제 2 공정을 다수 번 수행하는 제 3 공정를 구비하는 정렬 방법.
- 청구항 1에 있어서,상기 제 1 및 제 2 측정 패턴을 사각띠 형상으로 형성하는 정렬 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970015780A KR19980078285A (ko) | 1997-04-26 | 1997-04-26 | 정렬 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970015780A KR19980078285A (ko) | 1997-04-26 | 1997-04-26 | 정렬 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980078285A true KR19980078285A (ko) | 1998-11-16 |
Family
ID=65989600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970015780A KR19980078285A (ko) | 1997-04-26 | 1997-04-26 | 정렬 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980078285A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8836020B2 (en) | 2011-02-01 | 2014-09-16 | Samsung Electronics Co., Ld. | Vertical nonvolatile memory devices having reference features |
-
1997
- 1997-04-26 KR KR1019970015780A patent/KR19980078285A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8836020B2 (en) | 2011-02-01 | 2014-09-16 | Samsung Electronics Co., Ld. | Vertical nonvolatile memory devices having reference features |
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