KR19980066241A - Thin film transistor ferroelectric random access memory and its manufacturing method - Google Patents
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Abstract
본 발명은 하부 전극을 공유하는 강유전체 캐패시터 상에 복수개의 박막 트랜지스터가 형성된 박막 트랜지스터 강유전체 랜덤 액세서 메모리 및 그 제조 방법에 관한 것이다. 본 발명에 따른 TFT FRAM은 제작 공정에 있어서 반도체 공정을 강유전체 제작 공정과는 별도 혹은 후에 시행하므로 강유전체 선택이 자유로며, CMOS 제조 공정(process)에 맞추기 위하여 강유전체 캐패시터의 형상, 증착 방법, 표면 조도 등의 제한이 없어지고 제작이 단순화 된다. 또한, FRAM의 집적도를 높임에 있어 TFT FRAM은 상부전극 위에 TFT를 형성하므로 구조자체가 고집적형이다.The present invention relates to a thin film transistor ferroelectric random access memory having a plurality of thin film transistors formed on a ferroelectric capacitor sharing a lower electrode, and a method of manufacturing the same. The TFT FRAM according to the present invention is free from ferroelectric selection because the semiconductor process is performed separately or later than the ferroelectric fabrication process, and the shape, deposition method, surface roughness, etc. of the ferroelectric capacitor are suitable for the CMOS fabrication process. This eliminates the restrictions and simplifies production. In addition, in increasing the integration degree of the FRAM, since the TFT FRAM forms a TFT on the upper electrode, the structure itself is highly integrated.
Description
본 발명은 박막 트랜지스터 강유전체 랜덤 액세서 메모리(TFT FRAM) 및 그 제조 방법에 관한 것으로, 상세하게는 하부 전극을 공유하는 강유전체 캐패시터 상에 복수개의 박막 트랜지스터가 형성된 박막 트랜지스터 강유전체 랜덤 액세서 메모리 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor ferroelectric random access memory (TFT FRAM) and a method of manufacturing the same, and more particularly, to a thin film transistor ferroelectric random access memory and a method of manufacturing the same, wherein a plurality of thin film transistors are formed on a ferroelectric capacitor sharing a lower electrode. It is about.
종래의 FRAM 구조는, 도 1에 도시된 바와 같이, CMOS 트랜지스터(transistor; 10, 14b, 15, 16, 17)와 강유전체 캐패시터(11, 12, 13)를 전극(18b)으로 연결하여 하나의 셀(cell)을 형성하고 있다. 즉, 불순물 도핑에 의하여 소스(15) 및 드레인(17)이 형성된 실리콘 기판(10)의 채널(19) 상에 절연층(14b)이 형성되고, 이 절연층(14b) 내에 게이트(16)가 형성되어 있는 CMOS 트랜지스터와 하부 전극(11), 강유전체층(12) 및 상부 전극(13)이 순차로 적층된 강유전체 캐패시터(11,12,13)이 연결된 구조로 되어 있다. 이를 1T-1C 구조라 부르는데 1T-1C가 한 개의 셀이 된다. 여기서, CMOS 트랜지스터의 소스(15) 및 드레인(17)의 상부는 절연층이 개구되어 소스 전극(18a) 및 드레인 전극(18b)이 형성되어 있으며, 강유전체 캐패시터는 CMOS 기판(10) 위에 제작되고 주변의 트랜지스터와 연결되며, 그 상부에는 의 상부에는 절연층의 개구부를 통하여 전극(18c)이 형성되어 있다.In the conventional FRAM structure, as shown in FIG. 1, the CMOS transistors 10, 14b, 15, 16, and 17 and the ferroelectric capacitors 11, 12, and 13 are connected to the electrode 18b to form a single cell. It forms a cell. That is, the insulating layer 14b is formed on the channel 19 of the silicon substrate 10 on which the source 15 and the drain 17 are formed by impurity doping, and the gate 16 is formed in the insulating layer 14b. The formed CMOS transistor and the lower electrode 11, the ferroelectric layer 12, and the upper electrode 13 have a structure in which the ferroelectric capacitors 11, 12, 13, which are sequentially stacked, are connected. This is called a 1T-1C structure, where 1T-1C becomes one cell. Here, an insulating layer is opened on the top of the source 15 and the drain 17 of the CMOS transistor to form a source electrode 18a and a drain electrode 18b. A ferroelectric capacitor is fabricated on the CMOS substrate 10 and surrounded by a periphery. The electrode 18c is connected to the transistor of the upper portion of the transistor through an opening of the insulating layer.
상기와 같은 1T-1C 구조의 제작에 있어 가장 문제(issue)가 되는 것은 CMOS 제조 공정(process)에 맞는 강유전체 물질의 선택이다. 첫째는 강유전체 증착온도가 700℃ 미만이어야 하고, 둘째는 보호막 형성(passivation) 공정에 있어 수소에 대해 강유전체가 영향을 받지 않아야 하는 것이다. CMOS 제조 공정에 맞아야 하는 이유는 강유전체 캐패시터 제작 자체가 CMOS 기판 위에서 이루어지기 때문이다.The most issue in the fabrication of such a 1T-1C structure is the choice of ferroelectric materials for the CMOS fabrication process. First, the ferroelectric deposition temperature should be less than 700 ° C. Second, the ferroelectric should not be affected by hydrogen in the passivation process. The reason for the CMOS fabrication process is that the ferroelectric capacitor fabrication itself is performed on the CMOS substrate.
본 발명은 상기와 같은 문제점을 개선하고 창안된 것으로, 박막 트랜지스터 제조시 강유전체 물질에 거의 영향을 받지 않도록 강유전체 물질의 선택의 폭을 넓힌 구조의 박막 트랜지스터 강유전체 랜덤 액세서 메모리 및 그 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems and to provide a thin film transistor ferroelectric random access memory having a wider selection of ferroelectric materials so as to be hardly affected by ferroelectric materials when manufacturing thin film transistors, and a method of manufacturing the same. There is a purpose.
도 1은 종래의 박막 트랜지스터 강유전체 메모리의 개략적 단면도이고,1 is a schematic cross-sectional view of a conventional thin film transistor ferroelectric memory,
도 2는 본 발명에 따른 박막 트랜지스터 강유전체 메모리의 개략적 단면도이며,2 is a schematic cross-sectional view of a thin film transistor ferroelectric memory according to the present invention;
도 3은 도 2의 박막 트랜지스터 강유전체 메모리의 개략적 부분 사시도이며,3 is a schematic partial perspective view of the thin film transistor ferroelectric memory of FIG. 2;
도 4는 도 2의 박막 트랜지스터 강유전체 메모리의 등가 회로도이다.4 is an equivalent circuit diagram of the thin film transistor ferroelectric memory of FIG. 2.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 강유전체 캐패시터의 공통 하부 전극(플레이트 라인; 전도성 물질)1: Common lower electrode (plate line; conductive material) of ferroelectric capacitor
2 : 강유전 3 : 강유전체 캐패시터의 상부 전극(전도성 물질)2: ferroelectric 3: upper electrode of the ferroelectric capacitor (conductive material)
4a, 4b : 절연체 5 : TFT의 드레인(bit line)4a, 4b: insulator 5: drain of TFT (bit line)
6 : TFT 게이트(word line) 7 : TFT의 소스6: TFT gate (word line) 7: TFT source
8 : 접지 패드(Ground pad) 9 : 채널8: Ground pad 9: Channel
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 박막 트랜지스터 강유전체 랜덤 액세서 메모리는, 복수개의 박막 트랜지스터 및 강유전체 캐패시터를 구비한 강유전체 랜덤 액세서 메모리에 있어서, 상기 강유전체 캐패시터를 하부에 배치하고, 상기 박막 트랜지스터를 상기 강유전체 캐패시터의 상부에 배치하되, 상기 강유전체의 하부 전극 및 강유전체층은 상기 복수개의 박막 트랜지스터가 공유토록 일체형으로 형성되고, 상기 강유전체 캐패시터의 상부 전극은 메모리의 각 셀에 대응하여 상기 복수개의 박막 트랜지스터에 일대일로 대응하도록 분할되어 형성된 것을 특징으로 한다.In order to achieve the above object, the thin film transistor ferroelectric random access memory according to the present invention is a ferroelectric random access memory having a plurality of thin film transistors and ferroelectric capacitors, wherein the ferroelectric capacitor is disposed below the thin film transistor, Disposed on the ferroelectric capacitor, wherein the lower electrode and the ferroelectric layer of the ferroelectric are integrally formed so that the plurality of thin film transistors are shared, and the upper electrode of the ferroelectric capacitor corresponds to each cell of the memory. It is characterized by being formed so as to correspond to one-to-one.
본 발명에 있어서, 상기 각 메모리 셀을 구분짓는 상기 상부 전극들 사이의 상기 강유전체층 상에 초전기적 전하를 방출하기 위한 접지 패드나 라인이 형성된 것이 바람직하다.In the present invention, it is preferable that a ground pad or line is formed on the ferroelectric layer between the upper electrodes that distinguish each of the memory cells to discharge a superelectric charge.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 박막 트랜지스터 강유전체 랜덤 액세서 메모리의 제조 방법은, (가) 하부 전극 및 강유전체층을 순차로 형성하는 단계, (나) 상기 강유전체층 상에 각 메모리 셀에 대응하는 규격의 상부 전극을 형성하는 단계, (다) 상기 상부 전극 상에 박막 트랜지스터 접속용의 창을 갖는 제1절연층을 형성하는 단계, (라) 상기 제1절연층 및 상기 창에 의해 노출된 상기 하부 전극 상에 실리콘층을 형성하고, 불순물을 도핑하여 소스, 채널 및 드레인을 각각 형성하는 단계, (마) 상기 채널 상에 제2절연층을 형성하고, 상기 제2절연층 상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, in order to achieve the above object, a method of manufacturing a thin film transistor ferroelectric random access memory according to the present invention includes the steps of (a) sequentially forming a lower electrode and a ferroelectric layer, and (b) each memory on the ferroelectric layer. Forming an upper electrode of a standard corresponding to a cell, (c) forming a first insulating layer having a window for connecting a thin film transistor on the upper electrode, and (d) forming a first insulating layer on the upper electrode. Forming a silicon layer on the lower electrode exposed by the semiconductor layer, and doping impurities to form a source, a channel, and a drain, respectively, (e) forming a second insulating layer on the channel, and forming a second insulating layer on the second insulating layer And forming a gate at the gate.
본 발명에 있어서, 상기 (가) 단계에서 상기 강유전체층은 MOD 스핀 코팅법으로 형성하고, 상기 (나) 단계에서 상기 하부 전극 사이에 열전하 방출용 접지 패드를 형성하는 단계를 더 포함하는 것이 바람직하다.In the present invention, it is preferable that the ferroelectric layer is formed by MOD spin coating in the step (a), and further comprising forming a ground pad for thermal charge emission between the lower electrodes in the step (b). Do.
이하 도면을 참조하면서 본 발명에 따른 박막 트랜지스터 강유전체 랜덤 액세서 메모리 및 그 제조 방법을 설명한다.Hereinafter, a thin film transistor ferroelectric random access memory according to the present invention and a manufacturing method thereof will be described with reference to the accompanying drawings.
본 발명에 따른 박막 트랜지스터 강유전체 랜덤 액세서 메모리는 강유전체 캐패시터를 먼저 제작한 후에 박막 트랜지스터를 제작함으로써, 강유전체 캐패시터에 적용되는 강유전체 물질의 선택의 폭을 넓히고 제조 과정이 보다 용이하도록 하고 있다. 이러한 특징들은 도 2 및 도 3에 잘 나타나 있다.In the thin film transistor ferroelectric random access memory according to the present invention, the ferroelectric capacitor is first manufactured, and then the thin film transistor is manufactured, thereby widening the selection of ferroelectric materials applied to the ferroelectric capacitor and making the manufacturing process easier. These features are well illustrated in FIGS. 2 and 3.
도 2는 본 발명에 따른 박막트랜지스터 강유전체 메모리(TFT FRAM)의 개략적 단면도이며, 도 3은 도 2의 박막 트랜지스터 강유전체 메모리의 개략적 부분 사시도이다. 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터 강유전체 랜덤 액세서 메모리는 박막 트랜지스터들이 공통 강유전체 캐패시터 상에 집적된 1T-CC(1 transistor-common capacitor)구조를 이루고 있다. 즉, 강유전체 캐패시터의 하부전극(1)을 먼저 증착하여 공통 전극으로 이용한다. 이 공통 하부전극(1)에 강유전물질(2)을 증착하여 공통 강유전체층(2)으로 이용한다. 이 때는 강유전체층에 대한 증착 온도의 제한이 없다. 다음에 각 메모리 셀(cell)을 형성하기 위하여 메모리 셀별로 상부전극(3)을 증착한다. 그 다음에 상부전극(3)에 절연체(4a)를 증착하되 상부전극(3)과 박막 트랜지스터가 접촉할 창(window)을 남겨둔다. 그 위에 박막 트랜지스터(TFT; thin film transistor)를 형성한다.FIG. 2 is a schematic cross-sectional view of a thin film transistor ferroelectric memory (TFT FRAM) according to the present invention, and FIG. 3 is a schematic partial perspective view of the thin film transistor ferroelectric memory of FIG. As shown, the thin film transistor ferroelectric random access memory according to the present invention has a 1T-CC (1 transistor-common capacitor) structure in which thin film transistors are integrated on a common ferroelectric capacitor. That is, the lower electrode 1 of the ferroelectric capacitor is first deposited and used as a common electrode. The ferroelectric material 2 is deposited on the common lower electrode 1 and used as the common ferroelectric layer 2. In this case, there is no limitation of the deposition temperature for the ferroelectric layer. Next, the upper electrode 3 is deposited for each memory cell to form each memory cell. Then, an insulator 4a is deposited on the upper electrode 3, but leaves a window in which the upper electrode 3 and the thin film transistor are in contact. A thin film transistor (TFT) is formed thereon.
TFT에는 비정질 실리콘(amorphous Si), 다결정 실리콘(poly crystalline Si)이 있는데, 비정질 실리콘 TFT를 사용할 경우는 주변회로를 따로 제작하여 연결할 수도 있고, CMOS 기판에 상기 TFT FRAM을 제작하면서 CMOS에 주변회로를 병행하여 제작할 수 있다. 다결정 실리콘 TFT를 제조할 경우는 주변회로를 공통 강유전체 위에 제작할 수 있다. 도 4는 상기 TFT FRAM의 등가회로를 나타내는 것으로, 종래의 1T-1C에서는 한 개의 트랜지스터와 한 개의 강유전체 캐패시터가 한 개의 메모리 셀을 이루고 있음에 비하여, 한 개의 트랜지스터와 한 개의 상부전극(3)이 공통 하부 전극과 셀을 이루는 것이 다른 점이다. 작동 방법에 있어서는 종래의 1T-1C의 경우 각 강유전체 캐패시터의 하부전극을 공통 플레이트 라인(plate line)에 연결하여 작동하였으나, 본 발명의 1T-CC에서는 공통 하부전극(1) 자체가 플레이트(plate)로 사용되는 점이 다르다. 또한, 1T-CC에서는 강유전체층(2)에 생성되는 초전기적 전하(pyroelectric charge; 열전하)를 방출시키기 위하여 접지 패드(8; ground pad)를 더 형성한다. 이와 갈은 초전 효과(焦電 效果; Pyroelectric effect)에 있어서는 강유전체 위에 접지 패드를 따로 제조하여 모든 열전하들이 방출되도록 할 수 있다. 물론 접지 패드의 위치는 상부 전극을 제외한 어떤 자리도 가능하며 한 개 이상 제작할 수 있다. 또한 패드의 형상은 평판형에 국한되지 않으며 접지선(ground line), 메쉬(mesh), 민더 패턴(meander pattern)의 형상으로 만들 수 있다.TFTs include amorphous silicon and poly crystalline Si. In the case of using amorphous silicon TFTs, peripheral circuits may be fabricated and connected separately. Can be produced in parallel. When manufacturing a polycrystalline silicon TFT, a peripheral circuit can be manufactured on a common ferroelectric. FIG. 4 shows an equivalent circuit of the TFT FRAM. In the conventional 1T-1C, one transistor and one ferroelectric capacitor form one memory cell, whereas one transistor and one upper electrode 3 are connected to each other. The difference between the common lower electrode and the cell is different. In the method of operation, in the case of the conventional 1T-1C, the lower electrode of each ferroelectric capacitor is connected to a common plate line to operate, but in the 1T-CC of the present invention, the common lower electrode 1 itself is a plate. It is used differently. In addition, in 1T-CC, a ground pad 8 is further formed to release pyroelectric charges (thermal charges) generated in the ferroelectric layer 2. In the grounded pyroelectric effect, a ground pad may be separately manufactured on the ferroelectric so that all thermal charges are released. Of course, the position of the ground pad can be any position except the upper electrode, and can be manufactured more than one. In addition, the shape of the pad is not limited to a flat plate shape and can be made in the shape of a ground line, a mesh, and a meander pattern.
이상 설명한 바와 같이, 본 발명에 따른 TFT FRAM은 제작 공정에 있어서 반도체 공정을 강유전체 제작 공정과는 별도 혹은 후에 시행할 수 있으므로 강유전체 선택이 자유로와 진다. 또한 CMOS 제조 공정(process)에 맞추기 위하여 강유전체 캐패시터의 형상, 증착 방법, 표면 조도 등의 제한이 없어지고 제작이 단순화 된다.As described above, the TFT FRAM according to the present invention can be implemented separately or later than the ferroelectric fabrication process in the fabrication process, so that the ferroelectric selection is free. In addition, in order to match the CMOS manufacturing process, restrictions on the shape of the ferroelectric capacitor, the deposition method, and the surface roughness are eliminated, and manufacturing is simplified.
또한, FRAM의 집적도를 높임에 있어 대두되는 문제는 캐패시터 크기이다. 분극량이 작은 SBT 혹은 SBN의 경우 평판형 캐패시터 형성에 곧 제한이 따르게 되는데 TFT FRAM은 상부전극 위에 TFT를 형성하므로 구조자체가 고집적형이다. 또한 고집적을 위하여 1Tr FRAM이 제시되어 있으나 이는 강유전체를 Si위에 직접 증착해야 하므로 SOI 만큼 어려운 기술이다. 반면에 TFT FRAM은 1Tr FRAM 만큼의 집적도를 유지하면서도 기존의 TFT 기술로도 실현이 가능해 진다.In addition, a problem that arises in increasing the density of the FRAM is the capacitor size. In the case of SBT or SBN with a small amount of polarization, a limitation is soon followed in the formation of a flat plate capacitor. Since the TFT FRAM forms a TFT on the upper electrode, the structure itself is highly integrated. In addition, 1Tr FRAM is proposed for high integration, but this is as difficult as SOI because ferroelectric must be deposited directly on Si. On the other hand, TFT FRAM can be realized with existing TFT technology while maintaining the density as much as 1Tr FRAM.
1T-1C에서 지적된바와 같이 TFT FRAM에서도 스위칭(switching)이 반복되는 DRO type으로 피로(fatigue)가 문제될 수 있다. 그러나 전극을 RuOx 등과 같은 세라믹(ceramic) 전극을 사용한다면 피로(fatigue)를 줄일 수 있다. 강유전체의 표면조도가 문제가 될 수 도 있으나 기존에 발표한 종자층(seed layer) 방법등을 사용하면 RuOx 전극을 사용하면서 MOD 스핀 코팅(spin coating)법으로 강유전체 박막을 제조하면서 표면조도도 낯출 수 있다.As pointed out in 1T-1C, fatigue may be a problem as a DRO type in which switching is repeated in TFT FRAM. However, fatigue can be reduced by using ceramic electrodes such as RuOx. The surface roughness of the ferroelectric may be a problem, but using the seed layer method previously published, the surface roughness may be low while manufacturing the ferroelectric thin film by MOD spin coating using RuOx electrode. have.
초전 효과(焦電 效果; Pyroelectric effect)에 있어서, 동작시 발생되는 열전하는 강유전체 위에 접지 패드를 따로 형성하므로 모든 열전하들이 방출되도록 할 수 있다. 물론 접지 패드의 위치는 상부 전극을 제외한 어떤 자리도 가능하며 한 개 이상 제작할 수 있다.In the pyroelectric effect, the thermal charge generated during operation forms a ground pad separately on the ferroelectric so that all the thermal charges can be released. Of course, the position of the ground pad can be any position except the upper electrode, and can be manufactured more than one.
패시베이션(Passivation)에 의한 열화문제에 있어서는 강유전체 캐패시터가 TFT로 덮혀있기 때문에 패시베이션(passivation) 공정시 수소 이온의 침투거리가 종래의 FRAM 구조에 비하여 길고 또한 TFT 자체가 보호층 효과를 보일 수 있기 때문에 열화현상을 줄일 수 있다. 캐패시터와 캐패시터 사이로 침투하는 수소 이온에 대해서는 접지 패드가 그 물질에 따라 보호막이 될 수 있다.In the deterioration problem due to passivation, the ferroelectric capacitor is covered with TFT, so the penetration distance of hydrogen ions in the passivation process is longer than that of the conventional FRAM structure, and the TFT itself may exhibit a protective layer effect. The phenomenon can be reduced. For hydrogen ions that penetrate between the capacitor and the capacitor, the ground pad may be a protective layer, depending on the material.
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