KR0144944B1 - Static Random Access Memory Devices - Google Patents

Abstract

박막 트랜지스터(TFT)채널의 오프셋 영역, 상기 오프셋 영역 상부 또는 하부에 형성된 도전층 및 상기 오프셋 영역 및 상기 도전층 사이에 형성된 서로 다른 유전율을 가지는 둘 이상의 절연층을 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자가 제공된다. 본 발명에 의하면, PMOS 박막트랜지스터의 오프셋 영역과 접지선 사이에 고유전율의 유전체를 포함하는 절연층을 형성함으로서, 접지선의 그라운드 전위가 채널의 오프셋 영역에 미치는 영향이 더욱 증가되어 오프 전류 감소 및 온 전류 증가에 더욱더 효과적으로 기여할 수 있다.Static random access, comprising: an offset region of a thin film transistor (TFT) channel, a conductive layer formed above or below the offset region, and at least two insulating layers having different dielectric constants formed between the offset region and the conductive layer A memory element is provided. According to the present invention, by forming an insulating layer including a dielectric having a high dielectric constant between the offset region and the ground line of the PMOS thin film transistor, the effect of the ground potential of the ground line on the offset region of the channel is further increased to reduce the off current and the on current Can contribute even more effectively.

Description

스태틱 랜덤 억세스 메모리 소자Static Random Access Memory Devices

제1도는 종래 기술에 의해 구성되는 SRAM 셀에서 게이트-드레인사이에 오프셋(offset)영역을 형성시켜준 PMOS 박막 트랜지스터 부분의 개략적 단면도.1 is a schematic cross-sectional view of a portion of a PMOS thin film transistor in which an offset region is formed between a gate and a drain in an SRAM cell constructed by the prior art.

제2도는 종래 기술에 의해 구성되는 SRAM 셀에서 제1도의 오프셋 영역에 대하여 상기 메모리 셀의 접지선이 게이트로 작용되도록 형성시켜준 PMOS 박막 트랜지스터 부분의 개략적 단면도.FIG. 2 is a schematic cross-sectional view of a portion of a PMOS thin film transistor formed in such a manner that a ground line of the memory cell serves as a gate for an offset region of FIG. 1 in an SRAM cell constructed by the prior art. FIG.

제3도는 본 발명에 의해 구성되는 SRAM 셀에서 오프셋 영역과 접지선 사이에 세층의 절연층이 형성된 PMOS 박막트랜지스터 부분의 개략적 단면도.3 is a schematic cross-sectional view of a portion of a PMOS thin film transistor in which three insulating layers are formed between an offset region and a ground line in an SRAM cell constructed by the present invention.

제4도는 본 발명에 의해 구성되는 SRAM 셀의 등가회로도.4 is an equivalent circuit diagram of an SRAM cell constructed according to the present invention.

제5도는 본 발명에 의해 구성되는 SRAM 셀에서 오프셋 영역과 접지선 사이에 세층의 절연층이 형성된 PMOS 박막 트랜지스터 부분의 개략적 단면도.5 is a schematic cross-sectional view of a portion of a PMOS thin film transistor in which three insulating layers are formed between an offset region and a ground line in an SRAM cell constructed by the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 부하소자로서 PMOS 박막트랜지스터(Thin Film Transister; 이하 TFT)를 사용하는 스태틱 랜덤 억세스 메모리(Static Random Access Memory; 이하 SRAM)장치에서 TST의 오프(off)전류의 감소와 온(on)전류의 증가를 위하여 게이트와 드레인간에 오프셋(offset)영역을 형성시켜주는 반도체 메모리 장치에 관한 것이다. 일반적으로, 반도체 메모리 장치로서 SRAM은 DRAM(Dynamic Random Access Memory)에 비하여 메모리 용량에서는 떨어지지만 고속이고 사용하기 쉽기 때문에 중·소용량 메모리 분야에서 널리 사용되고 있다. SRAM의 메모리 셀은 2개의 전송트랜지스터, 2개의 구동트랜지스터 및 2개의 부하소자로 이루어지는 2개의 플립플롭(Flip Flop)회로로 구성되어 있으며(제4도 참조), 기억정보는 플립플롭의 입,출력단자간의 전압차, 즉 실제로는 노드(Node) A 및 B에 있어서의 부유용량에 축적된 전하로써 보존된다. 이 전하는 일정전원(Vcc)으로부터 부하소자인 부하MOS트랜지스터 또는 부하 저항을 통하여 항상 보충되고 있으므로, DRAM에서처럼 리플레쉬(refresh)기능은 불필요하게 된다. 한편 SRAM의 메모리 셀은 셀을 구성하는 부하소자로서, 디플리션(Depletion)형 NMOS 트랜지스터를 사용하는 경우도 있지만 그 소비전력이 매우 크기 때문에 오늘날 거의 사용되지 않으며, 대신에 소비전력이 낮고 제작이 간편한 고저항의 다결정실리콘을 사용하는 것이 주류를 이루어 왔다. 그러나 메모리 용량이 더욱 증가되고, 요구되는 저항값이 점점 높아짐에 따라 메모리 셀에서 부하소자를 통해 공급되는 전류(load current)와 셀의 노드(node)에서의 누설 전류(leakage current)와의 차이가 줄어들어 메모리 장치의 제조수율을 떨어뜨리는 요인이 되는바, 이러한 문제를 해결코져한 것이 PMOS TFT를 부하소자로 사용하는 CMOS형 SRAM이다. 상기의 CMOS SRAM이 고집적화 될수록 부하소자로서 사용되는 PMOS TFT에 대하여 요구되는 전기적 특성은, 1)낮은 스탠드바이(standby)전류를 얻기 위해 오프상태(Vds=-5 V,Vgs=0 V)에서 리키지전류가 낮아야하고, 2)정보기억능력 향상을 위해 온/오프 전류비가 높아야 한다. 이러한 요구에 부응하여 제안된 것이 게이트-드레인 사이에 오프셋(offset)영역을 형성시켜준 구조이다.(참조 A 0.1-㎂ Standby Current,Ground-Bounce-Immune 1-Mbit CMOS SRAM, Manabu.Ando, etal.,IEEE SC-24,P1708,1989. 제1도 참조) 제1도를 참조하면, 도면 참조부호 10은 반도체 기판을, 20은 상부의 TFT와 하부층들의 절연을 위한 층간 절연층을, 22는 TFT의 게이트를, 24는 TFT의 게이트 산화막을, 26은 TFT의 소오스를, 28은 오프셋이 형성되어 있는 TFT의 채널을, 30은 TFT의 드레인을 나타낸다. 상기 구조에서, TFT의 오프전류는 TFT의 드레인영역에서 p-n접합의 누설전류에 해당하며, 게이트-드레인간의 전계의 증가에 따라 증가하기 때문에, 드레인에서의 오프셋 영역은 게이트-드레인간의 전계를 줄여주어 결국 TFT의 오프전류는 감소하게 된다. 상기 Manabu.Ando등의 논문은 오프셋 영역의 길이에 따른 TFT의 온/오프 전류의 특성에 관한 것으로서, 낮은 스탠바이 전류의 반도체 장치를 제공해주고 있다. 그러나, 상기 오프셋 구조는 오프전류를 감소시킴과 동시에 오프셋영역의 고저항으로 인해 온전류도 감소시킨다. 한편, 오프 전류를 낮추고 온 전류를 증가시키기 위한 일 방법으로, 본 출원인이 93년 12월 7일자로 출원한 출원서에는, 오프셋영역이 절연층을 사이에 두고 메모리 셀의 접지선과 서로 대향되도록 형성되어, 상기 오프셋 영역에 대하여 상기 메모리 셀의 접지선이 게이트로 작용되도록 형성되어 있는 메모리 장치가 개시되어 있다.(제2도 참조) 제2도를 참조하면, 도면 참조부호 10은 반도체 기판을, 12는 상부의 접지선과 하부층의 절연을 위한 제1절연층을, 14는 접지선을, 20은 상부의 TFT와 하부층들의 절연을 위한 층간 절연층을, 22는 TFT의 게이트를, 24는 TFT의 게이트 산화막을, 26은 TFT의 소오스를, 28은 오프셋이 형성되어 있는 TFT의 채널을, 30은 TFT의 드레인을 나타낸다. 상기한 구조에 의하면, 접지선이 PMOS 박막트랜지스터의 오프셋영역에 대하여 게이트로 작용하기 때문에 상기 오프셋영역은 항상 턴-온(turn-on)상태로 존재하여 오프셋영역의 저항이 감소하게 된다. 이는 PMOS 박막 트랜지스터가 턴-온시 그 온 전류의 증가요인이 되어 셀 특성이 향상되는 것이다. 또한, 오프셋영역이 턴-온되고, 통상적으로 P-상태로 형성되기 때문에 이 영역에서의 전계세기가 약화되어 오프전류가 감소한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an off current of TST in a static random access memory (SRAM) device using a PMOS thin film transistor (TFT) as a load element. The present invention relates to a semiconductor memory device for forming an offset region between a gate and a drain for decreasing the current and increasing the on current. In general, as a semiconductor memory device, SRAM is widely used in the medium and small-capacity memory field because it is lower in memory capacity but faster and easier to use than DRAM (Dynamic Random Access Memory). The memory cell of the SRAM consists of two flip-flop circuits consisting of two transfer transistors, two drive transistors, and two load elements (see Fig. 4). It is preserved by the voltage difference between the terminals, i.e., the electric charge accumulated in the stray capacitance at the nodes A and B. This charge is always replenished from the constant power supply (Vcc) through the load MOS transistor or the load resistor, which is the load element, so that the refresh function is unnecessary as in the DRAM. SRAM memory cells, on the other hand, are the load elements that make up the cell, and some of them use depletion-type NMOS transistors, but they are rarely used today because of their large power consumption. The use of simple, high-resistance polycrystalline silicon has become mainstream. However, as the memory capacity increases further and the required resistance increases, the difference between the load current supplied through the load element in the memory cell and the leakage current at the node of the cell decreases. It is a factor that lowers the manufacturing yield of the memory device, and this problem is solved by a CMOS type SRAM using a PMOS TFT as a load element. As the CMOS SRAM becomes more integrated, the electrical characteristics required for the PMOS TFT used as the load element are: 1) Ricky in the off state (Vds = -5 V, Vgs = 0 V) to obtain a low standby current. The ground current should be low, and 2) the on / off current ratio should be high to improve the information storage capability. In order to meet these demands, a proposed structure is provided to form an offset region between gate and drain (see A 0.1- 0.1 Standby Current, Ground-Bounce-Immune 1-Mbit CMOS SRAM, Manabu.Ando, etal). Referring to FIG. 1, reference numeral 10 denotes a semiconductor substrate, 20 an interlayer insulating layer for insulation of the upper TFT and the lower layers, and 22 The gate of the TFT, 24 denotes the gate oxide film of the TFT, 26 denotes the source of the TFT, 28 denotes the channel of the TFT on which the offset is formed, and 30 denotes the drain of the TFT. In the above structure, since the off current of the TFT corresponds to the leakage current of the pn junction in the drain region of the TFT and increases with the increase of the electric field between the gate and the drain, the offset region in the drain reduces the electric field between the gate and the drain. As a result, the off current of the TFT is reduced. The paper by Manabu. Ando et al. Relates to the characteristics of the on / off current of the TFT according to the length of the offset region, and provides a low standby current semiconductor device. However, the offset structure reduces the off current and also reduces the on current due to the high resistance of the offset region. On the other hand, as a method for reducing the off current and increase the on current, in the application filed by the applicant of December 7, 1993, the offset region is formed so as to face each other and the ground line of the memory cell with an insulating layer therebetween A memory device is disclosed in which a ground line of the memory cell serves as a gate to the offset region. (See FIG. 2) Referring to FIG. 2, reference numeral 10 denotes a semiconductor substrate and 12 denotes a semiconductor substrate. A first insulating layer for insulating the upper ground line and the lower layer, 14 a ground line, 20 an interlayer insulating layer for insulating the upper TFT and the lower layers, 22 a gate of the TFT, 24 a gate oxide film of the TFT Denotes a source of a TFT, 28 denotes a channel of a TFT in which an offset is formed, and 30 denotes a drain of the TFT. According to the above structure, since the ground line acts as a gate to the offset region of the PMOS thin film transistor, the offset region is always in a turn-on state, thereby reducing the resistance of the offset region. This is because the PMOS thin film transistor is a factor of increasing the on current at turn-on, thereby improving cell characteristics. In addition, since the offset region is turned on and is usually formed in the P-state, the electric field strength in this region is weakened and the off current is reduced.

그러나 상기한 종래의 구조에 의하면, 고집적화 및 다층화에 따른 층간절연막의 평탄화 공정으로 인해 상기 접지선과 오프셋 영역사이의 유전막이 두꺼워지게 되고, 이에 따라 오프셋영역 및 접지선으로 이루어지는 커패시터의 커패시턴스가 감소하게 되므로, 상기한 종래의 방법에서 얻고자 하는 효과, 즉 오프 전류를 감소시킴과 동시에 온 전류를 증가시키고자하는 효과를 충분히 얻을 수 없는 문제점이 있다. 따라서 본 발명의 목적은 이러한 문제점을 개선하여, 부하소자의 오프전류를 낮추고 온전류를 증가시켜 셀 특성을 향상시킨 반도체 메모리장치를 제공하는데 있다. 상기 목적을 달성하기 위하여 본 발명은, 박막 트랜지스터(TFT)채널의 오프셋 영역, 상기 오프셋 영역 상부 또는 하부에 형성된 도전층 및 상기 오프셋 영역 및 상기 도전층 사이에 적어도 하나의 고유전층을 포함하는 절연층을 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자를 제공한다. 상기 도전층은 접지층일 수 있다. 상기 절연층은 두층으로 형성될 수 있으며, 이 때, 산화물 및 상기 산화물보다 높은 유전율을 가지는 절연물 구조로 형성될 수 있다. 또한, 상기 산화물은 고온 산화물을 사용하여 CVD방법으로 형성된 것일수 있으며, 상기 고유전층은 Silicon Nitride, SiO_XN_Y, SiPOS, SiO, ZnO, CuO, FeO, Cu₂O, SnO₂, Ta₂O₅, Bi₂O₃의 군에서 어느 하나를 선택하여 형성된다. 또한, 상기 절연층은 HTO, Silicon Nitride, BPSG 및 HTO 구조로 형성할 수 있다. 상기 오프셋 영역은 제1도전형의 불순물이 주입되어 형성될 수 있으며, 상기 제1도전형의 불순물은 3가 불순물을 사용하며, 상기 불순물 농도는 상기 박막 트랜지스터 소오스/드레인 농도보다 작은 것이 바람직하다. 상기 구조를 특징으로 하는 메모리 장치에 의하면, 오프셋 영역과 접지선 사이에 고유전율의 유전체를 포함하는 절연층을 형성함으로써, 접지선의 그라운드 전위가 채널의 오프셋 영역에 미치는 영향이 더욱 증가되어 오프 전류 감소 및 온 전류 증가에 더욱더 효과적으로 기여할 수 있다. 이하 첨부한 도면들을 참조하여 본 발명을 더욱더 상세하게 설명하고자 한다. 계속해서 소개되는 도면들, 제3도 및 제5도에 있어서 제1도 및 제2도에서 참조한 참조부호와 동일한 도면부호는 동일부분을 나타낸다. 제3도는 본 발명에 의해 구성되는 SRAM 셀에서 PMOS박막트랜지스터 부분의 개략적 단면도이다. 상기 도면을 참조하면, 소오스(26), 드레인(30), 채널(28)로 이루어진 도전층 아래에, 상기 채널(28)의 오프셋 영역에 대해 게이트로 작용될 도전층, 예컨대 SRAM셀의 접지선(14)이 형성되어 있으며, 상기 채널(28)의 오프셋 영역과 상기 접지선(14)의 사이에는 상기 박막 트랜지스터와 하부층, 예컨대 접지층의 절연을 목적으로 한 층간 절연층(15 및 15')이 형성되어 있다. 이 때, 상기 층간 절연층(15 및 15')은 고유전율을 가지는 하나의 층을 형성할 수 있지만, 공정 및 가격 면에서 볼 때, 상기 도면에서와 같이 두층 혹은 그 이상으로 형성하는 것이 바람직하며, 본 실시예에서는 두층의 절연층을 예로 든다. 단, 상기와 같이 두층 혹은 그 이상으로 형성되는 경우, 적어도 한 층은 고유전율을 가지는 물질층으로 형성하는 것이 바람직하다. 층간절연층들(15 및 15')은 커패시터의 유전막이 되고, 상기 채널(28)은 제1전극이 되며, 상기 접지선(14)은 제2전극이 되어, 하나의 커패시터를 형성하게 된다. 상기 커패시터의 커패시턴스가 클수록 제2전극인 접지선(14)이 제1전극인 채널(28)에 미치는 영향이 크게되고, 온전류의 증가 및 오프전류의 감소를 더욱 효과적으로 제어할 수 있게 된다. 한편, 상기 층간절연층들(15 및 15')은 서로 다른 유전율을 가지는 절연물, 예컨대 통상적으로 사용되는 고온 산화막(HTO)과 상기 산화막보다 높은 유전율을 가지는 절연층으로 각각 형성될 수 있다. 이 때, 상기 산화막보다 높은 유전율을 가지는 절연층을 형성하는 절연물로는 Silicon Nitride, SiO_XN_Y, SiPOS, SiO, ZnO, CuO, FeO, Cu₂O, SnO₂, Ta₂O₅, Bi₂O₃의 군에서 어느 하나를 선택할 수 있다. 또한 상기 절연층은 두층 이상, 예컨대 HTO, Silicon Nitride, BPSG 및 HTO 구조로 형성될 수 있다. 또한 상기 오프셋 영역과 고농도(P+)로 도핑된 상기 박막 트랜지스터의 드레인 사이에서의 급격한 농도 변화에 기인한 드레인 접합 부근에서의 전계를 감소시키기 위해 상기 오프셋 영역을 상기 박막트랜지스터의 소오스/드레인과 같은 형의 불순물을 상기 소오스/드레인보다 저농도(P-)로 도핑시켜 형성할 수 있다.(전계가 크면 오프전류가 증가한다.) 제4도는 본 발명에 의해 구성되는 SRAM 셀의 등가회로도를 나타낸 것으로서, 부하소자로 PMOS 박막트랜지스터를 사용한 CMOS SRAM을 나타낸다. 셀 좌측에 형w성되어 그 게이트는 워드라인과 접속하고 그 드레인은 제1비트라인과 접속하는 NMOS 제1전송트랜지스터(T1); 셀 우측에 형성되어 그 게이트는 상기 워드라인과 접속되고 그 드레인은 제2비트라인과 접속하는 NMOS 제2전송트랜지스터(T2); 상기 제1전송트랜지스터의 소오스와 그 드레인이 접속하고 그 소오스는 접지(Vss)되며, 그 게이트는 상기 제2전송트랜지스터(T2)의 소오스와 접속하는 NMOS 제1구동트랜지스터(T3); 상기 제2전송트랜지스터(T2)의 소오스와 그 드레인이 접속하고, 그 소오스는 접지(Vss)되며, 그 게이트는 상기 제1전송트랜지스터(T1)의 소오스와 접속하는 NMOS 제2구동트랜지스터(T4); 그 드레인은 상기 제1트랜지스터(T3)의 드레인과 접속하고, 그 소오스는 일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제1구동트랜지스터의 게이트 및 상기 제2전송트랜지스터의 소오스와 접속하는 PMOS 제1박막트랜지스터(T5); 그 게이트는 상기 제2구동트랜지스터(T4)의 드레인과 접속하고, 그 소오스는 일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제2구동트랜지스터(T4)의 게이트 및 상기 제1전송트랜지스터(T1)의 소오스와 접속하는 PMOS 제2박막트랜지스터(T6)로 구성되어 있으며, 상기 제1전송트랜지스터(T1)와 제1구동트랜지스터(T3)가 제1NMOS인버터를 형성하고, 제2전송트랜지스터(T2)와 제2구동트랜지스터(T4)가 제2NMOS인버터를 형성하며, 상기 제1박막트랜지스터(T5)와 제1구동트랜지스터(T3)가 제1CMOS인버터를 형성하고, 제2박막트랜지스터(T6)와 상기 제2구동트랜지스터(T4)가 제2CMOS인버터를 형성하며, 상기 제1 및 제2NMOS인버터가 플립플롭을 구성함과 동시에 상기 제1 및 제2 CMOS인버터가 플립플롭을 구성한다. 한편, 저항 R1과 R2로 표시되는 부분은 각각 PMOS 제1박막트랜지스터(T5), PMOS 제2박막트랜지스터(T2)에서 오프셋 영역에 해당되며, 셀의 접지선(Vss)이 상기 PMOS박막트랜지스터의 오프셋 영역에 대해 게이트로 작용하며, 따라서 상기 PMOS박막트랜지스터의 오프셋 영역이 항상 턴-온 상태임을 보여준다. 한편, 상기 접지층의 그라운드 전위가 상기 채널의 오프셋 영역에 미치는 영향은, 상술한 바와 같이 상기 커패시터의 커패시턴스에 의해 결정되고, 상기 커패시턴스는 채널 도전층과 접지층 사이의 두께 및 층간 절연막 물질의 종류에 따라 변하게 된다. 이를 이미 잘 알려져 있는 수식으로 표현하면 다음과 같다.However, according to the above-described conventional structure, the dielectric film between the ground line and the offset region becomes thick due to the planarization of the interlayer insulating layer due to the high integration and multilayering, and thus the capacitance of the capacitor including the offset region and the ground line is reduced. There is a problem in that the above-described conventional method cannot sufficiently obtain the effect to be obtained, that is, to reduce the off current and to increase the on current. Accordingly, an object of the present invention is to provide a semiconductor memory device which improves cell characteristics by reducing the off current and increasing the on current of the load element by improving such a problem. In order to achieve the above object, the present invention provides an insulating layer including an offset region of a thin film transistor (TFT) channel, a conductive layer formed above or below the offset region, and at least one high dielectric layer between the offset region and the conductive layer. It provides a static random access memory device comprising a. The conductive layer may be a ground layer. The insulating layer may be formed of two layers, and may be formed of an oxide and an insulator structure having a higher dielectric constant than the oxide. In addition, the oxide may be formed by a CVD method using a high temperature oxide, the high-k dielectric layer is Silicon Nitride, SiO _X N _Y , SiPOS, SiO, ZnO, CuO, FeO, Cu ₂ O, SnO ₂ , Ta ₂ O ₅ , Bi ₂ O _{3 It} is formed by selecting any one of the group. In addition, the insulating layer may be formed of HTO, Silicon Nitride, BPSG and HTO structure. The offset region may be formed by implanting impurities of a first conductivity type. The impurities of the first conductivity type may be trivalent impurities, and the impurity concentration may be smaller than the thin film transistor source / drain concentration. According to the memory device having the above structure, by forming an insulating layer including a dielectric having a high dielectric constant between the offset region and the ground line, the effect of the ground potential of the ground line on the offset region of the channel is further increased to reduce the off current and It can contribute more effectively to increasing the on current. Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings. In the drawings, FIGS. 3 and 5, which are introduced subsequently, the same reference numerals as those in FIGS. 1 and 2 denote the same parts. 3 is a schematic cross sectional view of a PMOS thin film transistor portion in an SRAM cell constructed by the present invention. Referring to the drawings, a conductive layer to be gated to an offset region of the channel 28, for example, a ground line of an SRAM cell under the conductive layer formed of the source 26, the drain 30, and the channel 28. 14 is formed, and an interlayer insulating layer 15 and 15 'is formed between the offset region of the channel 28 and the ground line 14 to insulate the thin film transistor and the lower layer, for example, the ground layer. It is. In this case, the interlayer insulating layers 15 and 15 'may form one layer having a high dielectric constant, but in terms of process and price, it is preferable to form two or more layers as shown in the drawings. In this embodiment, two insulating layers are taken as an example. However, when formed in two or more layers as described above, at least one layer is preferably formed of a material layer having a high dielectric constant. The interlayer insulating layers 15 and 15 'become the dielectric film of the capacitor, the channel 28 becomes the first electrode, and the ground line 14 becomes the second electrode to form one capacitor. The larger the capacitance of the capacitor, the greater the influence of the ground wire 14, which is the second electrode, on the channel 28, which is the first electrode, and more effectively control the increase of the on current and the decrease of the off current. The interlayer insulating layers 15 and 15 ′ may be formed of an insulating material having different dielectric constants, for example, a high temperature oxide film (HTO) that is commonly used and an insulating layer having a higher dielectric constant than the oxide film. At this time, as an insulator to form an insulating layer having a higher dielectric constant than the oxide film, silicon Nitride, SiO _X N _Y , SiPOS, SiO, ZnO, CuO, FeO, Cu ₂ O, SnO ₂ , Ta ₂ O ₅ , Bi ₂ One can be selected from the group of O ₃ . In addition, the insulating layer may be formed of two or more layers, for example, HTO, Silicon Nitride, BPSG, and HTO structure. Also, the offset region may be shaped like a source / drain of the thin film transistor to reduce an electric field near the drain junction due to a sudden change in concentration between the offset region and the drain of the thin film transistor doped with high concentration (P +). Can be formed by doping at a lower concentration (P−) than the source / drain. (If the electric field is large, off current increases.) FIG. 4 shows an equivalent circuit diagram of an SRAM cell constructed according to the present invention. CMOS SRAM using a PMOS thin film transistor as a load device is shown. An NMOS first transfer transistor (T1) configured at the left side of the cell and having its gate connected to the word line and its drain connected to the first bit line; An NMOS second transfer transistor (T2) formed at the right side of the cell, the gate of which is connected to the word line, and the drain of which is connected to a second bit line; An NMOS first driving transistor (T3) connected to a source of the first transfer transistor and a drain thereof, the source of which is grounded (Vss), and a gate of the first transfer transistor connected to a source of the second transfer transistor (T2); An NMOS second driving transistor T4 connected to a source of the second transfer transistor T2 and a drain thereof, a source thereof connected to a ground Vss, and a gate thereof connected to a source of the first transfer transistor T1. ; The drain thereof is connected to the drain of the first transistor T3, the source thereof is connected to a constant power supply line Vcc, and the gate thereof is connected to the gate of the first driving transistor and the source of the second transfer transistor. A PMOS first thin film transistor T5; The gate is connected to the drain of the second driving transistor T4, the source thereof is connected to a constant power line Vcc, and the gate is connected to the gate of the second driving transistor T4 and the first transfer transistor (T4). And a PMOS second thin film transistor T6 connected to the source of T1, wherein the first transfer transistor T1 and the first drive transistor T3 form a first NMOS inverter, and the second transfer transistor T2. ) And the second driving transistor T4 form the second NMOS inverter, the first thin film transistor T5 and the first driving transistor T3 form the first CMOS inverter, and the second thin film transistor T6 and the The second driving transistor T4 forms a second CMOS inverter, the first and second NMOS inverters form a flip-flop, and the first and second CMOS inverters constitute a flip-flop. On the other hand, the portions indicated by the resistors R1 and R2 correspond to offset regions in the PMOS first thin film transistor T5 and the PMOS second thin film transistor T2, respectively, and the ground line Vss of the cell is the offset region of the PMOS thin film transistor. Gate, and thus the offset region of the PMOS thin film transistor is always turned on. Meanwhile, the influence of the ground potential of the ground layer on the offset region of the channel is determined by the capacitance of the capacitor as described above, and the capacitance is the thickness between the channel conductive layer and the ground layer and the type of the interlayer insulating film material. Will change accordingly. This is expressed as a well-known formula as follows.

C=εA/t --- (1)식C = εA / t --- (1)

여기에서, C는 커패시턴스, ε은 물질의 종류에 따라 다른 유전율, A는 상부 및 하부 도전체의 면적, t는 유전체의 두께를 나타낸다. 상기 변수중에서 A는 디자인 룰에 의해 결정되므로, 이를 제외한 t가 일정하다고 가정하면, 상기 커패시턴스는 유전체의 유전율에 의해 결정된다. 이어서, 서로 다른 유전율을 가지는 둘 이상의 절연층을 구비하는 것을 특징으로 하는 본 발명의 구조에 의한 효과를, 서로 다른 유전율을 가지는 세층의 절연층 구조를 예로 들어(제5도를 참조하여) 설명하고자 한다. 제5도는 본 발명의 일 실시예로서, 채널의 오프셋 영역과 접지선사이에 세층의 절연막 구조를 갖는 PMOS박막트랜지스터 부분의 개략적 단면도이다. 채널의 오프셋 영역과 접지선 사이에 각각 ε1, ε2 및 ε3 의 유전율 및 두께 a, b, c를 가지는 세층의 절연층(19, 18 및 17)이 형성되어 있다. 이 경우의 전체 커패시턴스(Cii)를 종래의 구조(제2도 참조)에 있어서의 커패시턴스(Ci)와 비교하여, 상기 (1)식과 같은 수식으로 표현해 보면 다음과 같다.Where C is the capacitance, ε is the dielectric constant different depending on the type of material, A is the area of the upper and lower conductors, and t is the thickness of the dielectric. Since A is determined by a design rule among these variables, assuming that t except for this is constant, the capacitance is determined by the dielectric constant of the dielectric. Next, the effect of the structure of the present invention, which is characterized by having two or more insulating layers having different dielectric constants, will be described taking an example of a three-layer insulating layer structure having different dielectric constants (see FIG. 5). do. 5 is a schematic cross-sectional view of a portion of a PMOS thin film transistor having a three-layer insulating film structure between an offset region of a channel and a ground line as an embodiment of the present invention. Three insulating layers 19, 18, and 17 are formed between the offset region of the channel and the ground line, respectively, having dielectric constants of? 1,? 2, and? 3 and thicknesses a, b, and c. The total capacitance Cii in this case is compared with the capacitance Ci in the conventional structure (see FIG. 2), and is expressed by the following formula (1).

Ci=ε₁A/t --- (2식)Ci = ε ₁ A / t --- (2)

Cii=C₁C₂C₃/(C₂C₃+C₁C₃+C₁C₂)Cii = C ₁ C ₂ C ₃ / (C ₂ C ₃ + C ₁ C ₃ + C ₁ C ₂ )

=ε₁ε₂ε₃A/(a(ε₂ε₃)+b(ε₁ε₃)+c(ε₁ε₂)) --- (3식)= ε ₁ ε ₂ ε ₃ A / (a (ε ₂ ε ₃ ) + b (ε ₁ ε ₃ ) + c (ε ₁ ε ₂ )) --- (3 equations)

여기에서, a+b+c=t이고, ε₁의 유전율을 가지는 제1물질에 비해 ε₂및 ε₃의 유전율을 가지는 제2 및 제3물질의 유전율이 큰 경우, 즉 ε₁ε₂, ε₃인 경우, 상기 식에 의해 커패시턴스는 Ci Cii임을 알 수 있다. 이 때, 상기 유전율 ε₁을 가지는 제1물질은 통상적으로 층간절연을 위한 절연층 형성시 사용되는, 예컨대 고온산화물이다. 따라서, 상술한 바와 같이 본 발명에 의하면, PMOS박막트랜지스터의 오프셋 영역과 접지선 사이에 고유전율의 유전체를 포함하는 절연층을 형성함으로서, 접지선의 그라운드 전위가 채널의 오프셋 영역에 미치는 영향이 더욱 증가되어 오프 전류 감소 및 온 전류 증가에 더욱더 효과적으로 기여할 수 있다. 상기 본 발명의 실시예에 있어서, PMOS 박막트랜지스터는 보텀(bottom)게이트 구조이며, 오프셋 영역에 대하여 접지선은 오프셋 영역의 하부에 형성되어 있는 구조이지만, 본 발명의 기술적 사상은 이에 한정되지 않고 톱(top)게이트 구조를 취할 수 있으며, 오프셋 영역에 대하여 접지선 또한 상부에 형성될 수 있다. 본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에의 통상의 지식을 가진 자에 의해 가능함을 명백하다.Here, a + b + c = t, and if the second and the dielectric constant of a third material having a dielectric constant ε _2, and ε ₃ as compared to the first material having a dielectric constant ε ₁ is large, i.e., ε _1, ε _2, In the case of ε ₃ , it can be seen from the above formula that the capacitance is Ci Cii. In this case, the first material having the dielectric constant ε ₁ is, for example, a high temperature oxide, which is typically used in forming an insulating layer for interlayer insulation. Therefore, as described above, according to the present invention, by forming an insulating layer including a dielectric having a high dielectric constant between the offset region and the ground line of the PMOS thin film transistor, the effect of the ground potential of the ground line on the offset region of the channel is further increased. It can contribute more effectively to reducing off current and increasing on current. In the above embodiment of the present invention, the PMOS thin film transistor has a bottom gate structure, and a ground line is formed below the offset region with respect to the offset region, but the technical idea of the present invention is not limited thereto. top) It may take a gate structure, and a ground line may also be formed on the offset region. The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea to which the present invention pertains.

Claims (10)

박막 트랜지스터(TFT)채널의 오프셋 영역;An offset region of the thin film transistor (TFT) channel; 상기 오프셋 영역 상부 또는 하부에 형성된 도전층 및 상기 오프셋 영역 및 상기 도전층 사이에 적어도 하나의 고유전층을 포함하는 층간절연층을 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.And an interlayer insulating layer including a conductive layer formed above or below the offset region and at least one high dielectric layer between the offset region and the conductive layer. 제1항에 있어서, 상기 도전층은 접지층인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.2. The static random access memory device of claim 1, wherein the conductive layer is a ground layer. 제1항에 있어서, 상기 층간절연층은 두층의 절연층으로 형성된 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.The static random access memory device of claim 1, wherein the interlayer insulating layer is formed of two insulating layers. 제3항에 있어서, 상기 층간절연층은 실리콘산화물층 및 상기 실리콘산화물층보다 높은 유전율을 가지는 절연층 구조로 형성된 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.The static random access memory device of claim 3, wherein the interlayer insulating layer has a silicon oxide layer and an insulating layer structure having a higher dielectric constant than the silicon oxide layer. 제4항에 있어서, 상기 실리콘산화물층은 화학기상증착방법(CVD)으로 증착된 고온산화막인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.5. The static random access memory device of claim 4, wherein the silicon oxide layer is a high temperature oxide film deposited by a chemical vapor deposition method (CVD). 제1항에 있어서, 상기 고유전층은 Silicon Nitride, SiOXNY, SiPOS, SiO, ZnO, CuO, FeO, Cu2O, SnO2, Ta2O5, Bi2O3 의 군에서 선택된 어느 하나로 형성된 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.The static random access memory device of claim 1, wherein the high dielectric layer is formed of any one selected from the group consisting of Silicon Nitride, SiOXNY, SiPOS, SiO, ZnO, CuO, FeO, Cu 2 O, SnO 2, Ta 2 O 5, and Bi 2 O 3. 제1항에 있어서, 상기 층간절연층은 HTO막, Silicon Nitride막, BPSG막 및 HTO막이 적층되어 형성된 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.The static random access memory device of claim 1, wherein the interlayer insulating layer is formed by stacking an HTO film, a Silicon Nitride film, a BPSG film, and an HTO film. 제1항에 있어서, 상기 오프셋 영역에 제1도전형의 불순물이 주입된 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.The static random access memory device of claim 1, wherein an impurity of a first conductivity type is implanted into the offset region. 제8항에 있어서, 상기 제1도전형의 불순물은 3가 불순물인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.10. The static random access memory device of claim 8, wherein the first conductive impurity is a trivalent impurity. 제8항에 있어서, 상기 제1도전형의 불순물 농도는 상기 박막트랜지스터 소오스/드레인 농도보다 작은 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.The static random access memory device of claim 8, wherein the impurity concentration of the first conductive type is smaller than the thin film transistor source / drain concentration.