KR19980064509A

KR19980064509A - LCD Display

Info

Publication number: KR19980064509A
Application number: KR1019970072498A
Authority: KR
Inventors: 가미꼬미쓰오
Original assignee: 가따오까마사따까; 알프스덴끼가부시끼가이샤
Priority date: 1996-12-24
Filing date: 1997-12-23
Publication date: 1998-10-07
Also published as: TW353743B; JPH10186312A

Abstract

본 발명은 미리 설정된 화소수 이상의 해상도를 실현할 수 있는 액정표시장치를 제공하는 것을 과제로 하며, 이를 해결하기 위한 수단으로서,An object of the present invention is to provide a liquid crystal display device capable of realizing a resolution equal to or greater than a preset number of pixels.

PLL (Phase Locked Loop) 의 구성요소인 VCO (Voltage Controlled Oscillator) (26) 로부터는 소정 주파수의 클럭이 출력된다. 샘플링 클럭 발생회로 (30) 는 이 클럭을 1/3 로 분주 (分周) 하여 각각의 위상이 다른 3 상 (相) 의 클럭을 생성한다. A/D 컨버터 (50a, 50b, 50c) 는 아날로그 RGB 신호의 적, 녹, 청 신호를 각각 상기 3 상 클럭의 타이밍으로 디지털 RGB 신호로 변환시킨다.A clock of a predetermined frequency is output from a voltage controlled oscillator (VCO) 26 that is a component of a phase locked loop (PLL). The sampling clock generation circuit 30 divides this clock into 1/3 to generate three phase clocks of different phases. The A / D converters 50a, 50b, and 50c convert the red, green, and blue signals of the analog RGB signal into digital RGB signals at the timing of the three-phase clock, respectively.

Description

액정표시장치LCD Display

본 발명은 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device.

일반적으로 퍼스널 컴퓨터 등의 표시화면으로 사용되고 있는 액정표시장치의 규격에는 VGA 규격, SVGA 규격, XGA 규격 및 SXGA 규격 등이 있다. 이들 규격의 1 화면을 구성하는 화소수는 이하에 나타낸 바와 같다.BACKGROUND ART In general, liquid crystal display devices used for display screens such as personal computers include the VGA standard, the SVGA standard, the XGA standard, and the SXGA standard. The number of pixels constituting one screen of these standards is as shown below.

VGA 규격 : 수평방향 … 640 화소, 수직방향 … 480 화소VGA Specification: Horizontal Direction. 640 pixels, vertical direction... 480 pixels

SVGA 규격 : 수평방향 … 800 화소, 수직방향 … 600 화소SVGA standard: horizontal direction. 800 pixels, vertical direction... 600 pixels

XGA 규격 : 수평방향 … 1024 화소, 수직방향 … 768 화소XGA Specification: Horizontal Direction. 1024 pixels, vertical direction... 768 pixels

SXGA 규격 : 수평방향 … 1280 화소, 수직방향 … 1024 화소SXGA standard: horizontal direction. 1280 pixels, vertical direction... 1024 pixels

통상 상기 규격에서는 하나의 화소가 적 (R), 청 (B), 및 녹 (G) 의 3 픽셀이 수평방향으로 배열되어 구성되어 있다.In the above standard, one pixel is composed of three pixels of red (R), blue (B), and green (G) arranged in the horizontal direction.

VGA 규격을 예로 들어 설명하면, 1 화면을 구성하는 총 픽셀수는 640×480×3＝1920 픽셀이다. 통상, R, G, B 의 각 픽셀을 1 화소로 하여 각각의 픽셀의 발광강도를 제어하고 있다. 이에 의해, 각각의 화소를 확실히 원하는 색 및 휘도로 설정할 수 있다. 따라서, 통상 VGA 규격의 액정표시장치는 640×480 의 화소를 가지며 컬러표시를 행하는 컬러 액정표시장치로서 사용된다.Taking the VGA standard as an example, the total number of pixels constituting one screen is 640 x 480 x 3 = 1920 pixels. Normally, the light emission intensity of each pixel is controlled using each pixel of R, G, and B as one pixel. This makes it possible to reliably set each pixel to a desired color and luminance. Therefore, the liquid crystal display device of the VGA standard is normally used as a color liquid crystal display device having 640 x 480 pixels to perform color display.

이어서, 해상도에 대해 간단한 보충설명을 한다. 도 6 은 해상도의 보충설명을 하기 위한 도면이다. 일반적으로 사용되고 있는 디스플레이의 해상도는 화면의 수평방향 및 수직방향의 길이를 동일하게 하여, 즉 애스펙트비를 1 로 하여 평가된다. 수평방향과 수직방향의 길이가 동일한 화소를 9 행 9 열의 매트릭스형태로 배열한 디스플레이를 예로 들어 설명하면, 도 6(a) 에 나타낸 바와 같이 수평방향으로 연장되는 백색 및 흑색 선을 수직방향으로 교대로 9 줄 표시할 수 있고, 도 6(b) 에 나타낸 바와 같이 수직방향으로 연장되는 백색 및 흑색 선을 수평방향으로 교대로 9 줄 표시할 수 있다. 이 예에 나타낸 디스플레이에서는 수직해상도 및 수평해상도 공히 9 줄이다.Next, a brief supplementary explanation of the resolution is given. 6 is a diagram for supplementary description of resolution. The resolution of a display generally used is evaluated by making the lengths of the horizontal and vertical directions of the screen the same, that is, the aspect ratio is 1. As an example, a display in which pixels having the same length in the horizontal direction and the vertical direction are arranged in a matrix form of 9 rows and 9 columns will be described. As shown in FIG. 6 (a), white and black lines extending in the horizontal direction are alternated in the vertical direction. 9 lines can be displayed, and as shown in FIG. 6 (b), 9 lines can be displayed alternately in the horizontal direction. In the display shown in this example, there are nine lines of vertical and horizontal resolution.

상술한 화소와 동일한 화소를 9 행 12 열의 매트릭스형태로 배열한 디스플레이의 경우, 요컨대 애스펙트가 1 이 아닌 경우에는 도 7(a) 에 나타낸 바와 같이 수직방향에 관해서는 도 6(a) 에 나타낸 경우와 동일하게 수직해상도는 9 줄이지만, 수평방향에 관해서는 도 7(b) 에 나타낸 바와 같이 실제로는 12 줄 표시되어 있음에도 불구하고, 수평해상도는 애스펙트비가 1 이 되도록 수정해서 평가되어 이 경우 수평해상도도 9 줄이다.In the case of a display in which the same pixels as the above-described pixels are arranged in a matrix form of 9 rows and 12 columns, that is, when the aspect is not 1, as shown in Fig. 6 (a) as shown in Fig. 7 (a). Similarly, the vertical resolution is 9 lines, but in the horizontal direction, although 12 lines are actually displayed as shown in Fig. 7 (b), the horizontal resolution is evaluated by modifying the aspect ratio to be 1, in which case the horizontal resolution is 9 lines.

이어서, 화소와 해상도의 관계에 대해 설명한다. 도 8 은 화소와 해상도의 관계를 설명하기 위한 도면이다. 도 8(a) 에 나타낸 바와 같이, 화소가 3 행 4 열의 매트릭스형태로 배열된 텔레비젼 카메라를 사용하여 흑백 2 값의 체크 모양을 촬영하는 경우를 예로들어 설명한다. 체크 모양을 구성하는 격자의 텔레비젼 카메라에 입사된 상의 각각이 텔레비젼 카메라의 각 화소에 위치하는 경우, 텔레비젼 카메라는 체크 모양을 촬영할 수 있다. 그러나, 도 8(b) 에 나타낸 바와 같이, 텔레비젼 카메라에 입사된 흑색 격자 (L_B) 와 백색 격자 (L_W) 의 상이 동일한 화소에 거의 동일한 비율로 위치하는 경우, 도 8(c) 에 나타낸 바와 같이, 체크 모양은 촬영되지 않고 전체가 회색이 되어 버린다.Next, the relationship between the pixel and the resolution will be described. 8 is a diagram for explaining a relationship between a pixel and a resolution. As shown in Fig. 8A, a case where a pixel is arranged in a matrix form of three rows and four columns is used to capture a black and white two-value check image as an example. When each of the images incident on the television cameras of the lattice constituting the check pattern is located at each pixel of the television camera, the television camera can capture the check pattern. However, as shown in Fig. 8 (b), when the images of the black grating L _B and the white grating L _W incident on the television camera are located at substantially the same ratio in the same pixel, the Fig. 8 (c) shows. As described above, the check pattern is not photographed and the whole becomes gray.

따라서, 실제의 디스플레이에서는 디스플레이의 화면을 구성하는 수평방향의 화소수의 70 ∼ 80 % 화소수로 수평해상도가 평가되고, 수직방향의 화소수의 70 ∼ 80 % 화소수로 수직해상도가 평가된다.Therefore, in the actual display, the horizontal resolution is evaluated at 70 to 80% of the pixels in the horizontal direction constituting the screen of the display, and the vertical resolution is evaluated at 70 to 80% of the pixels in the vertical direction.

종래의 액정표시장치에서는 아날로그 RGB 신호를 디지털 RGB 신호로 변환시킬 때에 적, 녹, 청 신호를 동시에 변환시켰다. 도 9 는 종래의 액정표시장치에서의 아날로그 RGB 신호를 샘플링하는 타이밍과 표시결과를 설명하기 위한 도면이다. 도 9 에서 부호 T1 이 붙은 삼각표시는 샘플링의 타이밍을 나타내고, 부호 T1 이 붙은 삼각표시의 시점에서 적, 녹, 청 신호의 샘플링이 동시에 행해진다. 부호 C1 이 붙은 아날로그 RGB 신호 (이 예에서는 문자 ‘A’,‘B’,‘C’를 나타내는 신호) 가 입력되면, 샘플링은 부호 T1 이 붙은 삼각표시 시점에서 행해진다.In the conventional liquid crystal display device, red, green, and blue signals are simultaneously converted when converting an analog RGB signal into a digital RGB signal. 9 is a view for explaining the timing and display result of sampling an analog RGB signal in a conventional liquid crystal display. In Fig. 9, the triangular display with the symbol T1 indicates the timing of sampling, and the sampling of the red, green, and blue signals is performed simultaneously at the time of the triangular display with the symbol T1. When an analog RGB signal with a sign C1 (a signal representing the letters 'A', 'B', and 'C' in this example) is input, sampling is performed at the triangular display point with the sign T1.

요컨대, 부호 C1 이 붙은 아날로그 RGB 신호 중에 색칠해져 있는 부분만이 샘플링된다. 이 예에서는 샘플링 주기에 비해 문자‘A’,‘B’,‘C’가 작기 때문에 샘플링후의 디지털 RGB 신호를 액정표시장치에 표시한 경우, 부호 D1 이 붙은 표시가 되어 문자로 인식할 수 없다. 부호 D1 이 붙은 표시는 배경이 백색바탕인 경우이었지만, 배경이 흑색바탕인 경우는 부호 D2 가 붙은 표시가 된다.In short, only the colored portion of the analog RGB signal having the code C1 is sampled. In this example, since the letters 'A', 'B', and 'C' are smaller than the sampling period, when the digital RGB signal after sampling is displayed on the liquid crystal display, the symbol D1 is displayed and cannot be recognized as a character. The display with the symbol D1 was a case where the background was a white background, but the display with the symbol D2 was the case where the background was a black background.

종래부터 인간이 미소한 면의 색을 식별하는 능력은 그 면적이 작아짐에 따라 저하되는 것이 일반적으로 공지되어 있다. 이 때문에 어느 정도 면적이 작아지면, 그 미소한 면에 색이 부여되어 있어도, 백색 또는 흑색면으로 밖에 식별할 수 없게 된다. 요컨대 미소한 면의 색을 식별하지 못하고 휘도만 식별한다.It is generally known that the ability of a human to identify the color of the microscopic surface decreases as its area becomes smaller. For this reason, when area becomes small to some extent, even if a color is given to the minute surface, only a white or black surface can be distinguished. In short, it does not identify the color of the minute surface, only the luminance.

그런데, 종래의 액정표시장치는 상술한 바와 같이 R, G, B 의 각 픽셀을 하나의 화소로 표시하고 있다. 이 표시를 하기 위해 종래의 액정구동장치는 R, G, B 의 세가지 아날로그 신호를 디지털 신호로 변환시키는 A/D 컨버터 각각의 클럭을 동일하게 하고, 각각의 A/D 컨버터가 동일한 타이밍으로 표본화 및 양자화 (量子化) 를 행하여 동시에 R, G, B 세가지 디지털 신호로 변환되고 있다.By the way, the conventional liquid crystal display device displays each pixel of R, G, and B as one pixel as mentioned above. In order to make this display, a conventional liquid crystal driving apparatus equalizes clocks of A / D converters converting three analog signals of R, G, and B into digital signals, and each A / D converter is sampled and operated at the same timing. Quantization is performed and simultaneously converted into three digital signals R, G, and B.

따라서, VGA 규격을 예로 들면 수평방향의 픽셀수가 640×3＝1920 임에도 불구하고, 상술한 변환을 행한 경우에는 640 화소 만큼의 해상도 밖에 얻지 못했다. 또한 상술한 바와 같이 수평해상도 및 수직해상도는 화소수의 70 ∼ 80 % 화소수로 평가되기 때문에, 추가로 해상도가 떨어진다는 문제가 있었다.Therefore, even if the VGA standard is taken as an example, even though the number of pixels in the horizontal direction is 640 × 3 = 1920, when the above-described conversion is performed, only the resolution of 640 pixels is obtained. In addition, since the horizontal resolution and the vertical resolution are evaluated as 70 to 80% of the number of pixels as described above, there is a problem that the resolution is further lowered.

최근, 텔레비젼 카메라의 뷰파인더 (view finder) 에 대각선 4 ∼ 6 인치 정도의 VGA 규격의 액정 디스플레이를 사용하는 것이 검토되고 있다. 이것은 VGA 가 퍼스널 컴퓨터의 일반규격으로 양산되기 때문에 사용하기 쉽고 저렴하게 제작할 수 있기 때문이다. 그러나 VGA 의 수평방향의 화소수는 640 화소이므로 이 화소수 대로 표시를 하면, 640×(3/4)×0.7＝336 줄의 해상도 밖에 표시할 수 없다. 또한, 상기 수치 (3/4) 는 NTSC, PAL, SECAM 등의 텔레비젼 규격에서의 화면 애스펙트비이고, 계수 0.7 은 상술한 해상도의 평가 때에 사용되는 수치이다.In recent years, the use of the VGA standard liquid crystal display about 4-6 inches diagonal is considered for the view finder of a television camera. This is because VGA is mass-produced as a general standard for personal computers, so it is easy to use and inexpensively produced. However, since the number of pixels in the horizontal direction of the VGA is 640 pixels, when the display is made according to the number of pixels, only 640 × (3/4) × 0.7 = 336 lines of resolution can be displayed. In addition, the said numerical value (3/4) is a screen aspect ratio in television standards, such as NTSC, PAL, and SECAM, and coefficient 0.7 is a numerical value used at the time of evaluation of the above-mentioned resolution.

업무용 텔레비젼 카메라의 수평해상도는 750 줄 이상 필요하므로, 이대로는 VGA 규격의 액정 디스플레이를 사용할 수 없게 된다.Since the horizontal resolution of a commercial television camera requires more than 750 lines, this makes it impossible to use a VGA-compliant liquid crystal display.

뷰파인더의 주된 역할은 카메라 렌즈의 포커스를 정확히 맞추는 것이지만, 상술한 바와 같이 VGA 규격의 액정 디스플레이를 그대로 사용하면, 해상도가 부족해서 포커스를 맞출 수 없는 문제가 있었다.The main role of the viewfinder is to accurately focus the camera lens. However, when the VGA standard liquid crystal display is used as it is, as described above, there is a problem that the focus cannot be achieved due to insufficient resolution.

본 발명은 상기 사정을 감안하여 이루어진 것으로, 미리 설정된 화소수 이상의 해상도를 실현할 수 있는 액정표시장치를 제공하는 것을 목적으로 한다.This invention is made in view of the said situation, and an object of this invention is to provide the liquid crystal display device which can implement | achieve the resolution more than preset pixel number.

도 1 은 본 발명의 제 1 실시예에 따른 액정표시장치의 대략 구성을 나타내는 블록도.1 is a block diagram showing a schematic configuration of a liquid crystal display device according to a first embodiment of the present invention.

도 2 는 샘플링 클럭 발생회로 (30) 의 구성을 나타내는 블록도.2 is a block diagram showing a configuration of a sampling clock generation circuit 30. FIG.

도 3 은 샘플링 클럭 발생회로 (30) 의 각 부분의 동작을 나타내는 타이밍 챠트.3 is a timing chart showing the operation of each part of the sampling clock generation circuit 30. FIG.

도 4 는 본 발명의 제 1 실시예에 따른 액정표시장치에서의 아날로그 RGB 신호를 샘플링하는 타이밍과 표시결과를 설명하기 위한 도면.4 is a view for explaining the timing and display result of sampling an analog RGB signal in the liquid crystal display according to the first embodiment of the present invention;

도 5 는 샘플링 클럭 발생회로 (30) 의 내부구성을 나타내는 블록도.5 is a block diagram showing an internal configuration of a sampling clock generation circuit 30. FIG.

도 6 은 해상도의 보충설명을 하기 위한 도면.Figure 6 is a view for supplementary description of the resolution.

도 7 은 애스펙트비가 1 이 아닌 경우의 해상도의 보충설명을 하기 위한 도면.FIG. 7 is a diagram for supplementing the resolution when the aspect ratio is not 1. FIG.

도 8 은 화소와 해상도의 관계를 설명하기 위한 도면.8 is a diagram for explaining a relationship between a pixel and a resolution;

도 9 는 종래의 액정표시장치에서의 아날로그 RGB 신호를 샘플링하는 타이밍과 표시결과를 설명하기 위한 도면.9 is a view for explaining the timing and display result of sampling an analog RGB signal in a conventional liquid crystal display device;

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

60 : LCD 30 : 샘플링 클럭 발생회로60: LCD 30: sampling clock generation circuit

56 : LCD 컨트롤러 16 : 수직 동기분리회로56 LCD controller 16 vertical synchronization circuit

18 : 수평 동기분리회로 100, 102 : 카운터18: horizontal synchronous separation circuit 100, 102: counter

104 : NAND 회로 106, 108, 110 : D 플립플롭104: NAND circuit 106, 108, 110: D flip-flop

24 : 위상비교기 26 : VCO (전압제어 발진기)24: phase comparator 26: VCO (voltage controlled oscillator)

28 : 카운터 80a : 지연회로28: counter 80a: delay circuit

80b : 지연회로80b: delay circuit

상기 과제를 해결하기 위해, 본 발명은 35 만 픽셀 이상의 픽셀수를 가지며 이 픽셀이 스트라이프형태로 배열된 액정표시패널과, 화상신호에 포함되는 동기신호로부터 소정 주기의 3 상 클럭을 생성하는 클럭 생성수단과, 상기 화상신호의 적, 녹, 청 신호를 상기 3 상 클럭의 각각의 타이밍으로 디지털 신호로 변환시키는 변환수단과, 상기 변환수단으로부터 출력되는 디지털 신호에 의거하여 상기 액정표시패널을 구동하는 구동수단을 구비하는 것을 특징으로 한다.In order to solve the above problems, the present invention provides a liquid crystal display panel having a pixel count of 350,000 pixels or more, the pixels being arranged in a stripe form, and a clock generating a three-phase clock of a predetermined period from a synchronization signal included in the image signal. Means for converting the red, green, and blue signals of the image signal into digital signals at respective timings of the three-phase clock; and driving the liquid crystal display panel based on the digital signals output from the converting means. It characterized in that it comprises a drive means.

또한, 본 발명은 35 만 픽셀 이상의 픽셀수를 가지며 이 픽셀이 스트라이프형태로 배열된 액정표시패널과, 화상신호로부터 동기신호를 추출하는 동기신호 추출수단과, 상기 동기신호 추출수단에 의해 추출된 동기신호에 동기하며 또한 이 동기신호에서 고주파수의 3 상 클럭을 발생시키는 클럭 발생회로와, 상기 화상신호의 적, 녹, 청 신호를 상기 3 상 클럭의 각각의 타이밍으로 디지털 신호로 변환시키는 아날로그/디지털 변환회로와, 상기 아날로그/디지털 변환회로의 출력에 의거하여 상기 액정표시패널을 구동하는 구동회로를 구비하는 것을 특징으로 한다.In addition, the present invention provides a liquid crystal display panel having a pixel count of 350,000 pixels or more and the pixels arranged in a stripe form, synchronizing signal extracting means for extracting a synchronizing signal from an image signal, and synchronizing extracted by the synchronizing signal extracting means. A clock generation circuit synchronous with the signal and generating a high frequency three-phase clock from the synchronous signal, and an analog / digital signal for converting the red, green, and blue signals of the image signal into digital signals at respective timings of the three-phase clock. And a driving circuit for driving the liquid crystal display panel based on the output of the conversion circuit and the analog / digital conversion circuit.

또, 상기 클럭 발생회로는 상기 동기신호가 제 1 입력단에 입력되는 위상비교기와, 상기 위상비교기의 출력에 따른 주파수로 발진하는 발진기와, 상기 발진기의 출력을 분주하여 상기 위상비교기의 제 2 입력단으로 복귀시키는 카운터와, 상기 발진기의 출력으로부터 3 상 클럭을 생성하는 3 상 클럭 생성회로를 구비하는 것을 특징으로 한다.The clock generation circuit may include a phase comparator for inputting the synchronization signal to a first input terminal, an oscillator for oscillating at a frequency according to the output of the phase comparator, and divide the output of the oscillator to a second input terminal of the phase comparator. And a three-phase clock generation circuit for generating a three-phase clock from the output of the oscillator.

또한, 상기 3 상 클럭 생성회로는 상기 발진기의 출력을 1/3 분주하는 분주회로와, 상기 분주회로의 출력을 상기 발진기의 출력에 의거하여 판독 시프트하는 3 비트 시프트 회로로 이루어지는 것을 특징으로 한다.The three-phase clock generation circuit may include a divider circuit for dividing the output of the oscillator by 1/3 and a 3-bit shift circuit for reading-shifting the output of the divider circuit based on the output of the oscillator.

또, 상기 3 상 클럭 생성회로는 상기 발진기의 출력을 지연시키는 제 1, 제 2 지연회로를 가지며, 상기 발진기의 출력, 상기 제 1, 제 2 지연회로의 출력에 의거하여 3 상 클럭을 출력하는 것을 특징으로 한다.The three-phase clock generation circuit has first and second delay circuits for delaying the output of the oscillator, and outputs a three-phase clock based on the output of the oscillator and the outputs of the first and second delay circuits. It is characterized by.

또한, 상기 액정표시패널은 76 만 8 천 픽셀 이상의 픽셀수를 가지며 이 픽셀이 스트라이프 형태로 배열된 것을 특징으로 한다.In addition, the liquid crystal display panel has a number of pixels of more than 768,000 pixels, the pixels are arranged in a stripe form.

본 발명에서는 화상신호에 포함되는 동기신호로부터 소정 주기의 3 상 클럭을 생성하고, 화상신호의 적, 녹, 청 신호를 3 상 클럭의 각각의 타이밍으로 디지털신호로 변환시키고, 이 변환된 디지털 신호에 의거하여 35 만 픽셀 이상의 픽셀을 갖는 액정표시 패널을 구동하도록 하고 있다.According to the present invention, a three-phase clock of a predetermined period is generated from a synchronization signal included in an image signal, and the red, green, and blue signals of the image signal are converted into digital signals at respective timings of the three-phase clock. Based on this, a liquid crystal display panel having a pixel of 350,000 pixels or more is driven.

이와 같이 함으로써 수평방향의 해상도를 향상시킬 수 있으며 상세한 표시를 행할 수 있다.In this way, the resolution in the horizontal direction can be improved and detailed display can be performed.

이하 도면을 참조하여 본 발명의 실시예에 대해 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

또한, 이하에 설명한 실시예는 본 발명을 잘 이해하기 위해서이다. 이런 실시예는 본 발명의 일태양을 나타낸 것으로, 본 발명을 한정하는 것은 아니다. 본 발명의 범위에서 임의로 변경 가능하다.In addition, the Example described below is for understanding this invention well. These examples illustrate one aspect of the invention and do not limit the invention. It can be arbitrarily changed in the scope of the present invention.

(제 1 실시예)(First embodiment)

도 1 은 본 발명의 제 1 실시예에 따른 액정표시장치의 대략 구성을 나타내는 블록도이다. 도 1 에서 부호 10 은 액정표시장치이다. 이 액정표시장치 (10) 는 아날로그 RGB 신호입력단 (12) 을 갖고 있으며, 비디오 데크 (deck) (2) 또는 비디오 카메라 (4) 로부터 출력되는 NTSC (National Television Standard Committee) 신호를 RGB 디코더 (6) 에 의해 변환한 아날로그 RGB 신호가 입력된다.1 is a block diagram showing a schematic configuration of a liquid crystal display device according to a first embodiment of the present invention. In FIG. 1, reference numeral 10 denotes a liquid crystal display device. The liquid crystal display device 10 has an analog RGB signal input terminal 12, and outputs an NTSC (National Television Standard Committee) signal output from a video deck (2) or a video camera (4) to an RGB decoder (6). The converted analog RGB signal is input.

부호 14 는 입력된 아날로그 RGB 신호로부터 동기신호만을 추출하는 동기회로이다. 부호 16 은 동기신호로부터 수직 동기신호를 추출하는 수직 동기분리회로이고, 부호 18 은 동기신호로부터 수평 동기신호를 추출하는 수평 동기분리회로이다. 부호 20 은 필드 판별회로로서 수직 동기분리회로 (16) 에서 출력되는 수직 동기신호 및 수평 동기분리회로 (18) 에서 출력되는 수평 동기신호로부터 필드를 판별하여 판별신호를 출력한다. 부호 22 는 프레임 반전회로이고, 필드 판별회로 (20) 로부터 출력되는 판별신호를 1/2 로 분주함과 동시에, 후술하는 LCD (Liquid Crystal Display) 를 구동하기 위한 신호의 극성을 반전할지의 여부를 나타내는 프레임 반전신호를 출력한다.Reference numeral 14 is a synchronization circuit that extracts only a synchronization signal from an input analog RGB signal. Reference numeral 16 denotes a vertical synchronization separation circuit for extracting a vertical synchronization signal from the synchronization signal, and reference numeral 18 denotes a horizontal synchronization separation circuit for extracting a horizontal synchronization signal from the synchronization signal. Reference numeral 20 denotes a field discrimination circuit which discriminates a field from a vertical synchronizing signal output from the vertical synchronizing separation circuit 16 and a horizontal synchronizing signal output from the horizontal synchronizing separation circuit 18, and outputs a discriminating signal. Reference numeral 22 denotes a frame inversion circuit, which divides the discrimination signal output from the field discrimination circuit 20 into 1/2 and indicates whether or not to reverse the polarity of the signal for driving an LCD (Liquid Crystal Display) to be described later. Output the frame inversion signal.

위상비교기 (24), VCO (Voltage Controlled Oscillator) (26), 및 카운터 (28) 는 PLL (Phase Locked Loop) 을 구성한다. 상기 위상비교기 (24) 에는 상기 수평 동기분리회로 (18) 로부터 출력되는 수평 동기신호와, 카운터 (28) 로부터 출력되는 동기신호가 입력된다. 위상비교기 (24) 는 이들 두가지 동기신호의 위상을 비교하여 그 차이를 비교신호로서 출력한다. 이 비교신호는 VCO (26) 에 입력된다. VCO (26) 는 입력되는 비교신호에 따라 클럭 발진동작이 제어된다. 상기 위상비교기 (24) 에 입력되는 수평 동기신호 및 동기신호의 위상차가 0 인 경우에는 VCO (26) 는 일정시간 내에 일정한 클럭을 출력한다. 카운터 (28) 는 VCO 로부터 출력되는 클럭을 1/2400 로 분주한 수평 동기신호를 출력한다.The phase comparator 24, the voltage controlled oscillator (VCO) 26, and the counter 28 constitute a phase locked loop (PLL). The phase comparator 24 receives a horizontal synchronizing signal output from the horizontal synchronizing separation circuit 18 and a synchronizing signal output from the counter 28. The phase comparator 24 compares the phases of these two synchronization signals and outputs the difference as a comparison signal. This comparison signal is input to the VCO 26. The VCO 26 controls the clock oscillation operation according to the input comparison signal. When the phase difference between the horizontal synchronizing signal and the synchronizing signal input to the phase comparator 24 is 0, the VCO 26 outputs a constant clock within a predetermined time. The counter 28 outputs a horizontal synchronizing signal obtained by dividing the clock output from the VCO into 1/2400.

상기 VCO (26) 에는 샘플링 클럭 발생회로 (30) 가 접속되어 있다. 이 샘플링 클럭 발생회로 (30) 는 아날로그 RGB 신호입력단 (12) 으로부터 입력되는 아날로그 RGB 신호를 디지털 RGB 신호로 변환시키는 A/D 컨버터 (50a, 50b, 50c) (상세한 내용은 후술함) 의 샘플링의 타이밍을 각각 규정하는 클럭 (Ø1, Ø2, Ø3) 을 발생시킨다.The sampling clock generation circuit 30 is connected to the VCO 26. This sampling clock generation circuit 30 is used for sampling of the A / D converters 50a, 50b, and 50c (described in detail later) for converting an analog RGB signal input from the analog RGB signal input terminal 12 into a digital RGB signal. Generate clocks Ø1, Ø2, and Ø3 that define timing respectively.

이어서 도 2 및 도 3 을 참조하여 샘플링 클럭 발생회로 (30) 를 설명한다. 도 2 는 샘플링 클럭 발생회로 (30) 의 구성을 나타내는 블록도이고, 도 3 은 샘플링 클럭 발생회로 (30) 의 각 부분의 동작을 나타내는 타이밍 챠트이다. 도 2 에서 부호 100, 102 는 카운터이며, 반전 클럭단, 반전 클리어단, 및 출력단을 갖는다.Next, the sampling clock generation circuit 30 will be described with reference to FIGS. 2 and 3. 2 is a block diagram showing the configuration of the sampling clock generation circuit 30, and FIG. 3 is a timing chart showing the operation of each part of the sampling clock generation circuit 30. As shown in FIG. In Fig. 2, reference numerals 100 and 102 are counters and have an inverted clock stage, an inverted clear stage, and an output stage.

VCO (26) 로부터 출력되는 클럭은 카운터 (100) 의 반전 클럭단에 입력되고, 카운터 (100) 의 출력단과 카운터 (102) 의 반전 클럭단이 접속된다. 또한, 카운터 (100) 및 카운터 (102) 의 출력단은 NAND 회로 (104) 의 입력단 각각에 접속되고, NAND 회로 (104) 의 출력단은 카운터 (100, 102) 의 반전 클리어단에 접속되다.The clock output from the VCO 26 is input to the inverted clock terminal of the counter 100, and the output terminal of the counter 100 and the inverted clock terminal of the counter 102 are connected. In addition, the output terminals of the counter 100 and the counter 102 are connected to input terminals of the NAND circuit 104, respectively, and the output terminals of the NAND circuit 104 are connected to the inverted clear terminals of the counters 100 and 102.

부호 106, 108, 110 은 D 플립플롭이며, 순서대로 접속되어 있다. 이들 D 플립플롭 (106, 108, 110) 의 클럭단에는 VC0 (26) 로부터 출력되는 클럭이 입력되고, 카운터 (102) 의 출력단과 D 플립플롭 (106) 의 입력단이 접속되어 있다. 또한 D 플립플롭 (106, 108, 110) 의 출력은 각각 클럭 (Ø1, Ø2, Ø3) 이다.Reference numerals 106, 108, and 110 denote D flip-flops and are connected in order. The clock output from VC0 26 is input to the clock terminals of these D flip-flops 106, 108, 110, and the output terminal of the counter 102 and the input terminal of the D flip-flop 106 are connected. The outputs of the D flip-flops 106, 108, and 110 are clocks Ø1, Ø2, and Ø3, respectively.

상기 구성에 따른 샘플링 클럭 발생회로 (30) 의 동작을 도 3 을 참조하여 설명한다. 카운터 (100, 102) 에 의해 VCO (26) 로부터 출력되는 클럭을 1/3 로 분주한다. 이 때 카운터 (102) 의 출력 (Q2) 이 도 3 에 나타낸 바와 같이 된다. 이 카운터 (102) 의 출력 (Q2) 은 VCO (26) 로부터 출력되는 클럭의 1 클럭간만 「H (high) 레벨」이 되고, 2 클럭간은 「L (low) 레벨」이 된다. 이 출력 (Q2) 을 D 플립플롭 (106, 108, 110) 에 의해 VCO (26) 로부터 출력되는 클럭에 따라 시프트시키면 도 3 중의 클럭 (Ø1, Ø2, Ø3) 과 같이 3 상 시프트된 신호가 얻어진다.The operation of the sampling clock generation circuit 30 according to the above configuration will be described with reference to FIG. The clocks output from the VCO 26 by the counters 100 and 102 are divided by 1/3. At this time, the output Q2 of the counter 102 becomes as shown in FIG. The output Q2 of this counter 102 becomes "H (high) level" between only one clock of the clock output from the VCO 26, and becomes "L (low) level" between two clocks. Shifting this output Q2 according to the clock output from the VCO 26 by the D flip-flops 106, 108 and 110 yields a three-phase shifted signal as shown in clocks Ø1, Ø2 and Ø3 in FIG. Lose.

샘플링 클럭 발생회로 (30) 로부터 출력되는 클럭 (Ø1, Ø2, Ø3) 은 도 1 에 나타낸 바와 같이 각각 A/D 컨버터 (50a, 50b, 50c) 에 입력된다. 이 A/D 컨버터 (50a, 50b, 50c) 는 아날로그 RGB 신호입력단 (12) 으로부터 입력되는 아날로그 RGB 신호 중 적신호, 녹신호 및 청신호를 각각 8 비트 디지털 신호로 변환시킨다. 래치 (latch) 회로 (52) 는 A/D 컨버터 (50a, 50b, 50c) 로부터 출력되는 신호를 클럭 (Ø1) 의 타이밍으로 래치하여 각각의 신호를 출력한다.Clocks Ø1, Ø2, and Ø3 output from the sampling clock generation circuit 30 are input to the A / D converters 50a, 50b, 50c, respectively, as shown in FIG. The A / D converters 50a, 50b, 50c convert the red, green and blue signals among the analog RGB signals input from the analog RGB signal input terminal 12 into 8-bit digital signals, respectively. The latch circuit 52 latches signals output from the A / D converters 50a, 50b, and 50c at the timing of the clock Ø1 to output respective signals.

부호 54 는 오차확산 회로이며, 양자화 오차 등에 의한 화상의 부자연스러움을 완화시키기 위한 것이고, 8 비트 RGB 신호의 하위 2 비트 신호를 사사오입하여 6 비트 RGB 신호로 변환시킨다. 부호 56 은 LCD 컨트롤러이며 LCD 패널 (60) 을 구동시키기 위한 것이다. 이 LCD 컨트롤러 (56) 에는 6 비트 RGB 신호, 상술한 수직 동기분리회로 (16) 로부터 출력되는 수직 동기신호, 필드 판별회로 (20) 로부터 출력되는 판별신호, 프레임 반전회로 (22) 로부터 출력되는 프레임 반전신호 및 카운터 (28) 로부터 출력되는 수평 동기신호가 입력되고 이들 신호에 의거하여 LCD 패널 (60) 을 구동시킨다.Reference numeral 54 denotes an error diffusion circuit for reducing unnaturalness of an image due to quantization error and the like, and rounding off the lower two-bit signals of the eight-bit RGB signal to convert them into six-bit RGB signals. Reference numeral 56 denotes an LCD controller for driving the LCD panel 60. The LCD controller 56 has a 6-bit RGB signal, a vertical synchronizing signal output from the vertical synchronizing separation circuit 16 described above, a discriminating signal output from the field discrimination circuit 20, and a frame output from the frame inversion circuit 22. The inverted signal and the horizontal synchronizing signal output from the counter 28 are input and drive the LCD panel 60 based on these signals.

부호 58 은 γ 보정 드라이버이며, LCD 패널 (60) 의 비선형인 전압-휘도 특성을 선형으로 보정하기 위한 것이다. LCD 패널 (60) 은 4 인치 TFT (Thin Film Transistor) LCD 로서, VGA 규격 (640×480 의 화소로 구성되며 각각의 화소는 적, 녹, 청의 3 픽셀로 이루어짐) 에 준거한 화소수가 형성된다.Reference numeral 58 denotes a gamma correction driver for linearly correcting the nonlinear voltage-luminance characteristics of the LCD panel 60. The LCD panel 60 is a 4-inch TFT (Thin Film Transistor) LCD, and the number of pixels conforming to the VGA standard (comprising of 640 x 480 pixels, each pixel consisting of 3 pixels of red, green, and blue) is formed.

상기 구성에서 비디오 데크 (2) 또는 비디오 카메라 (4) 로부터 NTSC 신호가 출력되고 RGB 디코더 (6) 에서 변환된 아날로그 RGB 신호가 아날로그 RGB 신호입력단으로부터 입력되면, 동기회로 (14) 는 아날로그 RGB 신호로부터 동기신호를 추출하여 출력한다. 이 동기신호는 수직 동기분리회로 (16) 및 수평 동기분리회로 (18) 에 입력되고, 각각 수직 동기신호 및 수평 동기신호로 분리된다. 분리된 수직 동기신호는 LCD 컨트롤러 (56) 및 필드 판별회로 (20) 로 출력된다.필드 판별신호 (20) 는 입력되는 수직 동기신호 및 수평 동기신호에 의거하여 필드를 판별하여 판별신호를 출력한다. 이 판별신호는 LCD 컨트롤러 (56) 및 프레임 반전회로 (22) 로 출력된다. 프레임 반전회로 (22) 는 판별신호를 1/2 로 분주함과 동시에, LCD 를 구동시키기 위한 신호의 극성을 반전시킬지의 여부를 나타내는 프레임 반전신호를 출력한다.In the above configuration, when the NTSC signal is output from the video deck 2 or the video camera 4 and the analog RGB signal converted in the RGB decoder 6 is input from the analog RGB signal input terminal, the synchronization circuit 14 receives from the analog RGB signal. Extract and output the synchronization signal. This synchronizing signal is input to the vertical synchronizing separation circuit 16 and the horizontal synchronizing separation circuit 18, and is separated into a vertical synchronizing signal and a horizontal synchronizing signal, respectively. The separated vertical synchronizing signal is output to the LCD controller 56 and the field discriminating circuit 20. The field discriminating signal 20 discriminates the field based on the input vertical synchronizing signal and the horizontal synchronizing signal and outputs the discriminating signal. . This discrimination signal is output to the LCD controller 56 and the frame inversion circuit 22. The frame inversion circuit 22 divides the discrimination signal into half and outputs a frame inversion signal indicating whether or not to reverse the polarity of the signal for driving the LCD.

또한, 수평 동기분리회로 (18) 에서 추출되어 출력되는 수평 동기신호는 상기 필드 판별회로 (20) 및 위상비교기 (24) 로 출력된다. 위상비교기 (24) 에서, 위상비교기 (24) 로 입력된 수평 동기신호의 위상과 카운터 (28) 로부터 출력되는 수평 동기신호의 위상이 비교되어 위상차에 따른 비교신호를 출력한다. VCO (26) 는 이 비교신호에 의거하여 그 클럭 발진동작이 제어된다. 카운터 (28) 로부터 출력되는 수평 동기신호는 LCD 컨트롤러 (56) 로 출력된다.Further, the horizontal synchronizing signal extracted from the horizontal synchronizing separation circuit 18 is output to the field discriminating circuit 20 and the phase comparator 24. In the phase comparator 24, the phase of the horizontal synchronizing signal inputted to the phase comparator 24 and the phase of the horizontal synchronizing signal output from the counter 28 are compared to output a comparison signal according to the phase difference. The VCO 26 controls its clock oscillation operation based on this comparison signal. The horizontal synchronizing signal output from the counter 28 is output to the LCD controller 56.

상기 VCO (26) 로부터 출력되는 클럭은 샘플링 클럭 발생회로 (30) 로 출력되고, 샘플링 클럭 발생회로 (30) 에서 VCO (26) 로부터 출력된 클럭이 1/3 로 분주됨과 동시에 각각의 위상이 시프트된 3 상의 클럭 (Ø1, Ø2, Ø3) (도 3 참조) 이 출력된다.The clock output from the VCO 26 is output to the sampling clock generation circuit 30, and the clock output from the VCO 26 in the sampling clock generation circuit 30 is divided into 1/3 and each phase is shifted. 3 phase clocks Ø1, Ø2, and Ø3 (see Fig. 3) are output.

한편, 아날로그 RGB 신호입력단 (12) 으로부터 입력된 아날로그 RGB 신호중에 적, 녹, 청 신호는 각각 A/D 컨버터 (50a, 50b, 50c) 에 입력된다. 이들 A/D 컨버터 (50a, 50b, 50c) 는 적, 녹, 청 신호를 샘플링 클럭 발생회로 (30) 로부터 출력되는 클럭 (Ø1, Ø2, Ø3) 의 타이밍으로 적, 녹, 청 신호를 8 비트의 디지털 신호로 각각 변환시켜 래치회로 (52) 로 출력한다. 래치회로 (52) 는 입력된 디지털 RGB 신호를 클럭 (Ø1) 의 타이밍으로 출력한다.On the other hand, among the analog RGB signals input from the analog RGB signal input terminal 12, the red, green, and blue signals are input to the A / D converters 50a, 50b, and 50c, respectively. These A / D converters 50a, 50b, and 50c convert the red, green, and blue signals into 8-bit red, green, and blue signals at the timing of the clocks Ø1, Ø2, and Ø3 outputted from the sampling clock generation circuit 30. Are converted into digital signals and output to the latch circuit 52. The latch circuit 52 outputs the input digital RGB signal at the timing of the clock Ø1.

래치회로 (52) 로부터 출력된 디지털 RGB 신호는 오차확산 회로 (54) 에 입력되며 6 비트 디지털 RGB 신호로 변환된다. LCD 컨트롤러 (56) 는 오차확산 회로 (54) 로부터 출력되는 6 비트 디지털 RGB 신호를, 수직 동기신호, 판별신호, 프레임 반전신호 및 수평 동기신호에 의거하여 LCD (60) 상에 표시한다.The digital RGB signal output from the latch circuit 52 is input to the error diffusion circuit 54 and converted into a 6 bit digital RGB signal. The LCD controller 56 displays the 6-bit digital RGB signal output from the error diffusion circuit 54 on the LCD 60 based on the vertical synchronizing signal, the discriminating signal, the frame inversion signal, and the horizontal synchronizing signal.

도 4 는 본 발명의 제 1 실시예에 따른 액정표시장치에서의 아날로그 RGB 신호를 샘플링하는 타이밍과 표시결과를 설명하기 위한 도면이다. 도 4 에서 부호 T10 은 샘플링의 타이밍을 나타낸다. 부호 T10 이 붙은 시점에서 샘플링이 행해진다. 부호 T10 이 붙은 아날로그 RGB 신호 (이 예에서는 문자‘A’,‘B’,‘C’) 가 입력되면, 샘플링은 부호 T10 이 붙은 시점에서 샘플링된다. 요컨대 부호 C10 중에 색칠해져 있는 부분이 샘플링된다. 이 예에서는 아날로그 RGB 신호에 대해 충분한 샘플링 주기를 갖고 있기 때문에, 문자 ‘A’,‘B’,‘C’의 디지털 RGB 신호를 액정표시장치에 나타낸 경우, 부호 D10 이 붙은 표시가 되어 충분히 문자로 인식할 수 있다. 부호 D10 이 붙은 표시는 배경이 백색바탕인 경우이지만 배경이 흑색바탕인 경우에는 부호 D20 이 붙은 표시가 된다.4 is a view for explaining the timing and display result of sampling an analog RGB signal in the liquid crystal display according to the first embodiment of the present invention. In Fig. 4, the symbol T10 indicates the timing of sampling. Sampling is performed at the time of the sign T10. When an analog RGB signal with the sign T10 (in this example, the letters 'A', 'B', 'C') is input, sampling is sampled at the time point with the sign T10. In short, the colored portion of the code C10 is sampled. In this example, since there is a sufficient sampling period for the analog RGB signal, when the digital RGB signals of the letters 'A', 'B', and 'C' are shown on the liquid crystal display device, the symbol D10 is displayed and the characters are sufficiently displayed. I can recognize it. In the case where the background is a white background, the display with the symbol D10 is a display with the symbol D20 when the background is the black background.

부호 D10 이 붙은 백색바탕을 배경으로 하는 경우, 요컨대 배경의 화소를 구성하는 적, 녹, 청의 픽셀 모두가 점등되어 있는 경우, 예컨대 1 화소 중에 적의 픽셀이 소등되고 청 및 녹 픽셀이 점등되어 있는 화소가 있다. 이 화소는 통상이면 시안 (cyan) 색으로 표시되지만, 상술한 바와 같이 인간의 시각은 미소한 면에 색이 칠해져 있는 경우에는 색을 인식하는 것이 곤란하고 휘도만 인식한다. 따라서 인간은 각각의 문자를 식별할 수 있다. 부호 D20 이 붙은 표시에 대해서도 마찬가지로, 배경이 흑색바탕인 경우, 요컨대 배경의 화소를 구성하는 적, 녹, 청의 픽셀 모두가 소등되어 있는 경우, 각 문자는 적, 녹, 및 청의 개별 픽셀로 구성되지만 (요컨대 화소가 단독이 아니라 픽셀을 단위로 되어 있음), 상술한 이유로 색을 인식하는 것이 곤란하고 휘도만 식별하기 때문에, 각각의 문자를 식별할 수 있다. 설령, 색을 인식했다해도 문자로 인식하는 것은 곤란하고 도 9 에 나타낸 바와 같이 문자가 찌그러지는 일은 없다.In the case where the white background with the code D10 is set as the background, that is, when all the red, green, and blue pixels constituting the background pixel are lit, for example, the pixel in which the red pixel is turned off and the blue and green pixels are lit in one pixel is lit. There is. This pixel is normally displayed in cyan color. However, as described above, when a color is painted on a minute surface, it is difficult to recognize color and only luminance is recognized. Thus, humans can identify each letter. Similarly for the display with symbol D20, if the background is black, that is, if all the red, green, and blue pixels constituting the background pixel are turned off, each character is composed of individual pixels of red, green, and blue. (In other words, the pixels are not in isolation, but in units of pixels.) For the reasons described above, it is difficult to recognize colors and only luminance is identified, so that each character can be identified. Even if the color is recognized, it is difficult to recognize it as a character, and as shown in Fig. 9, the character does not become distorted.

수평방향의 화소수가 640 화소, 수직방향의 화소수가 480 화소인 VGA 규격에서는 수평방향의 픽셀수는 640×3＝1920 픽셀이다. 본 발명의 제 1 실시예에 따른 액정표시장치의 수평해상도는 애스펙트비 및 해상도의 평가 때에 사용되는 계수를 고려하면,In the VGA standard, in which the number of pixels in the horizontal direction is 640 pixels and the number of pixels in the vertical direction is 480 pixels, the number of pixels in the horizontal direction is 640 × 3 = 1920 pixels. Considering the horizontal resolution of the liquid crystal display device according to the first embodiment of the present invention, considering the aspect ratio and coefficients used in the evaluation of the resolution,

·계수가 0.8 인 경우When the coefficient is 0.8

1920 × 0.8 × (3/4) ＝ 11521920 × 0.8 × (3/4) = 1152

·계수가 0.7 인 경우When the coefficient is 0.7

1920 × 0.7 × (3/4) ＝ 10081920 × 0.7 × (3/4) = 1008

이 된다. 요컨대, 본 발명의 제 1 실시예에 따른 액정표시장치에서는 1000 줄 이상의 수평해상도를 얻을 수 있다.Becomes In short, in the liquid crystal display according to the first embodiment of the present invention, horizontal resolution of 1000 lines or more can be obtained.

(제 2 실시예)(Second embodiment)

이어서 본 발명의 제 2 실시예에 따른 액정표시장치를 설명한다. 본 발명의 제 2 실시예에 따른 액정표시장치는 도 1 에 나타낸 본 발명의 제 1 실시예에 따른 액정표시장치와 거의 동일한 구성이지만, VCO (26) 의 클럭 발진주파수가 1/3 인 점과 샘플링 클럭 발생회로 (30) 의 내부구성이 다르다. 도 5 는 샘플링 클럭 발생회로 (30) 의 내부구성을 나타내는 블록도이다. 이 도면에서 VCO (26') 는 도 1 에 나타낸 VCO (26) 와 클럭 발진주파수가 다르기 때문에 부호 26' 이 붙여져 있다.Next, a liquid crystal display according to a second embodiment of the present invention will be described. The liquid crystal display device according to the second embodiment of the present invention has a configuration substantially the same as that of the liquid crystal display device according to the first embodiment of the present invention shown in FIG. 1, but the clock oscillation frequency of the VCO 26 is 1/3. The internal structure of the sampling clock generation circuit 30 is different. 5 is a block diagram showing the internal structure of the sampling clock generation circuit 30. As shown in FIG. In this figure, the VCO 26 'is denoted by 26' because the clock oscillation frequency is different from the VCO 26 shown in FIG.

도면중 부호 80a, 80b 는 지연소자이며, 입력되는 신호를 소정 지연시간으로 지연시킨다. 또한, 부호 82a, 82b, 82c 는 파형을 정형화하는 버퍼이다. VCO (26') 로부터 출력되는 클럭은 버퍼 (82a) 에 입력되고 클럭 (Ø1) 으로 출력된다. 또한 VCO (26') 로부터 출력되는 클럭은 지연회로 (80a) 에 입력되어 소정 시간 지연되고 버퍼 (82b) 및 지연회로 (80b) 로 출력된다. 버퍼 (82b) 로부터는 클럭 (Ø2) 으로 출력된다. 또한 지연회로 (80b) 로부터 소정 시간 지연된 클럭은 버퍼 (82c) 에 입력되고 클럭 (Ø3) 으로 출력된다.Reference numerals 80a and 80b in the figure denote delay elements, and delay the input signal with a predetermined delay time. Reference numerals 82a, 82b, and 82c denote buffers for shaping the waveform. The clock output from the VCO 26 'is input to the buffer 82a and output to the clock Ø1. The clock output from the VCO 26 'is input to the delay circuit 80a to be delayed for a predetermined time and output to the buffer 82b and the delay circuit 80b. The output from the buffer 82b is a clock Ø2. In addition, the clock delayed from the delay circuit 80b by a predetermined time is input to the buffer 82c and output to the clock Ø3.

본 실시예에서의 다른 부분의 동작은 제 1 실시예의 경우와 동일하므로, 그 설명을 생략한다. 본 실시예에서도 아날로그 RGB 신호가 Ø1, Ø2, Ø3 의 타이밍으로 샘플링되고 디지털 RGB 신호로 변환되므로, 도 4 중 부호 D10, D20 가 붙은 표시가 되고 1000 줄 이상의 수평해상도가 얻어진다.Operations of other parts in this embodiment are the same as in the case of the first embodiment, and therefore description thereof is omitted. Also in this embodiment, since the analog RGB signal is sampled at the timings of Ø1, Ø2, and Ø3 and converted into a digital RGB signal, the display with symbols D10 and D20 in Fig. 4 is obtained and horizontal resolution of 1000 or more lines is obtained.

또한, 상기 실시예에서는 래치회로 (52) 로부터 출력되는 8 비트 디지털 RGB 신호를 오차확산 회로 (54) 에 의해 6 비트 디지털 RGB 신호로 변환시켜 LCD 컨트롤러 (56) 에 공급하였지만, 오차확산 회로 (54) 를 생략하여 8 비트 디지털 RGB 신호를 LCD 컨트롤러 (56) 에 공급해도 된다.In the above embodiment, the 8-bit digital RGB signal output from the latch circuit 52 is converted into a 6-bit digital RGB signal by the error diffusion circuit 54 and supplied to the LCD controller 56. However, the error diffusion circuit 54 ), An 8-bit digital RGB signal may be supplied to the LCD controller 56.

또한 본 발명의 실시예에 따른 액정표시장치를 텔레비젼 카메라 또는 비디오 카메라의 뷰파인더에 편성하거나 모니터 화면에 편성할 수 있다. 이 경우에는 포커스의 조정을 행할 때에 적합하다.In addition, the liquid crystal display according to the embodiment of the present invention can be arranged in the viewfinder of a television camera or a video camera or on the monitor screen. In this case, it is suitable for adjusting the focus.

이상 설명한 바와 같이 본 발명에 따르면 수평방향의 해상도를 향상시킬 수 있고 상세한 표시를 행할 수 있는 효과가 있다.As described above, according to the present invention, the resolution in the horizontal direction can be improved and detailed display can be performed.

Claims

35 만 픽셀 이상의 픽셀수를 가지며 이 픽셀이 스트라이프형태로 배열된 액정표시패널과,A liquid crystal display panel having a pixel count of more than 350,000 pixels and arranged in a stripe pattern;

화상신호에 포함되는 동기신호로부터 소정 주기의 3 상 클럭을 생성하는 클럭 생성수단과,Clock generation means for generating a three-phase clock of a predetermined period from a synchronization signal included in the image signal;

상기 화상신호의 적, 녹, 청 신호를 상기 3 상 클럭의 각각의 타이밍으로 디지털 신호로 변환시키는 변환수단과,Conversion means for converting the red, green, and blue signals of the image signal into digital signals at respective timings of the three-phase clock;

상기 변환수단로부터 출력되는 디지털 신호에 의거하여 상기 액정표시패널을 구동하는 구동수단 을 구비하는 것을 특징으로 하는 액정표시장치.And driving means for driving the liquid crystal display panel based on the digital signal output from the converting means.

화상신호로부터 동기신호를 추출하는 동기신호 추출수단과,Sync signal extracting means for extracting a sync signal from the image signal;

상기 동기신호 추출수단에 의해 추출된 동기신호에 동기하며 또한 이 동기신호에서 고주파수의 3 상 클럭을 발생시키는 클럭 발생회로와,A clock generation circuit synchronous with the synchronous signal extracted by the synchronous signal extracting means and generating a high frequency three-phase clock from the synchronous signal;

상기 화상신호의 적, 녹, 청 신호를 상기 3 상 클럭의 각각의 타이밍으로 디지털 신호로 변환시키는 아날로그/디지털 변환회로와,An analog / digital conversion circuit for converting the red, green, and blue signals of the image signal into digital signals at respective timings of the three-phase clock;

상기 아날로그/디지털 변환회로의 출력에 의거하여 상기 액정표시패널을 구동하는 구동회로 를 구비하는 것을 특징으로 하는 액정표시장치.And a driving circuit for driving the liquid crystal display panel based on an output of the analog / digital conversion circuit.

제 2 항에 있어서, 상기 클럭 발생회로는3. The circuit of claim 2, wherein the clock generation circuit

상기 동기신호가 제 1 입력단에 입력되는 위상비교기와,A phase comparator for inputting the synchronization signal to a first input terminal;

상기 위상비교기의 출력에 따른 주파수로 발진하는 발진기와,An oscillator oscillating at a frequency according to the output of the phase comparator;

상기 발진기의 출력을 분주하여 상기 위상비교기의 제2 입력단으로 복귀시키는 카운터와,A counter for dividing the output of the oscillator to return to the second input terminal of the phase comparator;

상기 발진기의 출력으로부터 3 상 클럭을 생성하는 3 상 클럭 생성회로를 구비하는 것을 특징으로 하는 액정표시장치.And a three-phase clock generation circuit for generating a three-phase clock from the output of the oscillator.

제 3 항에 있어서, 상기 3 상 클럭 생성회로는 상기 발진기의 출력을 1/3 분주하는 분주회로와,4. The apparatus of claim 3, wherein the three-phase clock generation circuit comprises: a division circuit for dividing the output of the oscillator by 1/3;

상기 분주회로의 출력을 상기 발진기의 출력에 의거하여 판독 시프트하는 3 비트 시프트 회로로 이루어지는 것을 특징으로 하는 액정표시장치.And a 3-bit shift circuit for reading-shifting the output of the frequency divider circuit based on the output of the oscillator.

제 3 항에 있어서, 상기 3 상 클럭 생성회로는 상기 발진기의 출력을 지연시키는 제 1, 제 2 지연회로를 가지며, 상기 발진기의 출력, 상기 제 1, 제 2 지연회로의 출력에 의거하여 3 상 클럭을 출력하는 것을 특징으로 하는 액정표시장치.4. The apparatus of claim 3, wherein the three-phase clock generation circuit has first and second delay circuits for delaying the output of the oscillator and is based on the output of the oscillator and the output of the first and second delay circuits. A liquid crystal display device which outputs a clock.

제 1 항에 있어서, 상기 액정표시패널은 76 만 8 천 픽셀 이상의 픽셀수를 가지며 이 픽셀이 스트라이프형태로 배열된 특징으로 하는 액정표시장치.2. The liquid crystal display device according to claim 1, wherein the liquid crystal display panel has a pixel count of 768,000 pixels or more and the pixels are arranged in a stripe shape.

제 2 항에 있어서, 상기 액정표시패널은 76 만 8 천 픽셀 이상의 픽셀수를 가지며 이 픽셀이 스트라이프형태로 배열된 특징으로 하는 액정표시장치.3. The liquid crystal display device according to claim 2, wherein the liquid crystal display panel has a pixel count of 768,000 pixels or more and the pixels are arranged in a stripe shape.