KR19980045407A - Columnar bipolar transistor and method of manufacturing the same - Google Patents
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Abstract
본 발명은 기둥형 바이폴라 트랜지스터 및 그 제조방법에 관한 것으로, 트랜지스터의 콜렉터와 기판 사이의 캐패시터를 최소화시키기 위한 것이다.The present invention relates to a columnar bipolar transistor and a method of manufacturing the same, in order to minimize the capacitor between the collector of the transistor and the substrate.
이와같은 본 발명은, 기둥형 바이폴라 트랜지스터에서 트랜치 내부에 폴리실리콘을 형성하고, 그 폴리실리콘으로부터 확산되어 제1,2기둥의 아래에 불순물 확산영역을 형성함과 아울러 제2기둥에 불순물이 확산된 싱크를 형성함에 특징이 있다. 따라서 본 발명에서는 이러한 고농도 불순물이 트랜지스터 아래로 확산되는 것을 방지하기 위한 구조를 제시한다.In the present invention, in the columnar bipolar transistor, polysilicon is formed inside the trench, and the polysilicon is diffused from the polysilicon to form an impurity diffusion region under the first and second pillars, and the impurities are diffused in the second pillar. It is characterized by the formation of a sink. Therefore, the present invention proposes a structure for preventing the diffusion of such high concentration impurities below the transistor.
Description
본 발명은 기둥형 바이폴라 트랜지스터 및 그의 제조방법에 관한 것으로써, 특히 양방향의 동작 특성을 갖는 기둥형(Pillar) 바이폴라 트랜지스터의 면적을 최소화하기 위한 구조 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a columnar bipolar transistor and a method of manufacturing the same, and more particularly, to a structure for minimizing the area of a pillar bipolar transistor having bidirectional operating characteristics and a method of manufacturing the same.
최근, 바이폴라 트랜지스터는 동작 속도의 향상을 위해 높은 차단 주파수, 낮은 기생 캐패시턴스, 낮은 기생 저항 및 작은 면적을 요구되고 있다.In recent years, bipolar transistors require high cutoff frequencies, low parasitic capacitances, low parasitic resistances, and small areas to improve operating speeds.
도 1은 종래 기술에 따른 바이폴라 트랜지스터의 단면도이다.1 is a cross-sectional view of a bipolar transistor according to the prior art.
도 1에 도시된 바와같이 P형의 반도체기판(1) 위에 N+형의 매립 영역(2), N형의 콜렉터 영역(3)이 적층되고, 소자 분리용 절연막(5)의 내부에 상기 N+형의 매립 영역(2)까지 내려온 N+형의 싱크영역(4)이 형성되고, 상기 N형의 콜렉터 영역(3)의 상부에 상기 N+형의 싱크영역(4)과 절연막(6)으로 이격된 P형의 베이스 영역(7) 및 그 P형의 베이스 영역(7)의 일측부 내에 N형의 에미터 영역(8)이 형성되며, 그 위의 전면에 절연막(10)이 형성되고, 그 절연막(10)을 관통해서 상기 싱크영역(4), 베이스 영역(7) 및 에미터 영역(7)에 각각 콘택된 금속전극(9)이 형성된 구조이다.As illustrated in FIG. 1, an N + type buried region 2 and an N type collector region 3 are stacked on a P type semiconductor substrate 1, and the N is formed inside the insulating film 5 for device isolation. An N + type sink region 4 which extends to the + type buried region 2 is formed, and the N + type sink region 4 and the insulating film 6 are formed on the N type collector region 3. An N-type emitter region 8 is formed in one side of the P-type base region 7 and the P-type base region 7 spaced apart from each other, and an insulating film 10 is formed on the entire surface thereon. The metal electrode 9 which penetrates through the insulating film 10 and contacts the sink region 4, the base region 7 and the emitter region 7 is formed.
상기에서 절연막(5)은 상기 반도체기판(1)의 소정 깊이까지 형성된 트렌치를 채워 형성되어 소자를 분리하므로 소자의 크기를 감소시킬 뿐만 아니라 반도체기판(1)과 매립영역(2)의 접촉면적을 감소하여 기생 접합 캐패시턴스를 감소시킬 수 있다.In this case, the insulating film 5 is formed by filling trenches formed up to a predetermined depth of the semiconductor substrate 1 to separate the devices, thereby reducing the size of the devices and reducing the contact area between the semiconductor substrate 1 and the buried region 2. By reducing parasitic junction capacitance.
그러나, 상술한 바이폴라 트랜지스터는 베이스 영역이 고농도의 에미터 영역과 넓게 접합되어 있기 때문에 접합 캐패시턴스의 증가로 소비 전력이 큰 문제점이 있었다.However, the bipolar transistor described above has a problem in that power consumption is large due to an increase in junction capacitance because the base region is widely bonded to the emitter region having a high concentration.
도 2는 종래의 벽면 베이스 접촉법에 의해 제작된 바이폴라 트랜지스터의 단면도로, 미국 특허 출원 제 443554호에 개시되어 있다.FIG. 2 is a cross-sectional view of a bipolar transistor manufactured by a conventional wall base contact method and disclosed in US Patent Application No. 443554.
도 2를 참조하면, 참조 번호 13은 N형의 콜렉터 영역을, 참조 번호 17은 P형의 베이스 영역을, 참조 번호 18은 N+형의 에미터 영역을 나타낸다.Referring to Fig. 2, reference numeral 13 denotes an N-type collector region, reference numeral 17 denotes a P-type base region, and reference numeral 18 denotes an N + type emitter region.
상기 영역들(13)(17)(18)은 P형의 반도체기판(11)의 에칭에 의해 형성된 원통형의 기둥(100)에 제공되는 것으로 소자의 활성영역이 된다.The regions 13, 17 and 18 are provided in the cylindrical pillar 100 formed by etching of the P-type semiconductor substrate 11 to become the active region of the device.
참조 번호 12는 반도체기판(11)에 형성된 N+형의 매립 영역을 나타내며, 참조 번호 15는 반도체기판(11)에 형성된 다른 원통형의 기둥(101)에 제공되는 N+형의 싱크가 된다.Reference numeral 12 denotes an N + type buried region formed on the semiconductor substrate 11, and reference numeral 15 denotes an N + type sink provided on another cylindrical pillar 101 formed on the semiconductor substrate 11.
상기 식각된 반도체기판(11)의 상부에 기둥들(100)(101)의 소정 높이까지 절연막(16)이 채워져 있으며, 상기 절연막(16)의 상부에 베이스전극(17)의 측면과 접촉되는 폴리실리콘 베이스전극(14)이 형성된다.The insulating layer 16 is filled to the predetermined height of the pillars 100 and 101 on the etched semiconductor substrate 11, and the poly is in contact with the side surface of the base electrode 17 on the insulating layer 16. The silicon base electrode 14 is formed.
또한 참조 번호 98 및 99는 절연막이며, 참조 번호 20은 에미터 영역(18), 폴리베이스실리콘 베이스전극(14) 및 싱크(15)와 전기적으로 연결되어 각각 에미터전극, 베이스전극 및 콜렉터전극으로 이용되는 전극을 나타낸다.Reference numerals 98 and 99 are insulating films, and reference numeral 20 is electrically connected to the emitter region 18, the polybase silicon base electrode 14, and the sink 15 to emitter electrode, base electrode and collector electrode, respectively. The electrode used is shown.
상기 바이폴라 트랜지스터는 에미터 영역(18) 및 콜렉터영역(13)이 베이스영역(17)과 좁은 면적으로 접합하므로 기생캐패시턴스가 감소될 뿐만 아니라 역방향 전류이득이 증가하므로 역방향 동작 특성도 향상된다.In the bipolar transistor, since the emitter region 18 and the collector region 13 are bonded to the base region 17 in a narrow area, not only the parasitic capacitance is reduced but also the reverse current gain increases, thereby improving the reverse operation characteristic.
상기에서 바이폴라 트랜지스터가 역방향 동작할 때, 순방향 동작시의 에미터 영역(18)은 콜렉터영역이, 콜렉터영역(13)은 에미터영역이 된다.When the bipolar transistor operates in the reverse direction, the emitter region 18 in the forward operation becomes the collector region, and the collector region 13 becomes the emitter region.
그러나, 상술한 종래의 바이폴라 트랜지스터는 폴리실리콘 베이스전극 두께만큼 베이스영역이 접촉되어 접촉면이 넓으므로 베이스의 외성영역(Extrinsic Base)이 증가되어 트랜지스터의 동작 특성이 저하되며, 에미터영역 및 콜렉터영역과 폴리실리콘 베이스전극 사이의 기생캐패시터에 의해 소비 전력이 증가되는 문제점이 있었다.However, in the conventional bipolar transistor described above, since the base region is in contact with the thickness of the polysilicon base electrode so that the contact surface is wide, the extrinsic base of the base is increased, thereby deteriorating the operating characteristics of the transistor, and the emitter region and the collector region. There is a problem in that power consumption is increased by parasitic capacitors between polysilicon base electrodes.
또한 에미터 영역과 베이스 영역이 고농도로 접합되므로 역방향 동작시 전류이득이 증가되는 것이 한계가 있는 문제점이 있었다.In addition, since the emitter region and the base region are bonded at a high concentration, there is a problem in that the current gain is increased during reverse operation.
그리고, 에미터 영역이 직경이 작은 기둥의 상부에 형성되어 작은 면적을 가지므로 상부에 에미터전극을 형성하기 어려운 문제점이 있었다.In addition, the emitter region has a problem that it is difficult to form an emitter electrode on the upper part because the emitter region is formed on the upper part of the pillar having a small diameter.
도 3은 종래의 기둥형 바이폴라 트랜지스터의 단면도로, 1994년 특허출원 제 35161호에 개시되어 있다.3 is a cross-sectional view of a conventional columnar bipolar transistor, disclosed in 1994 Patent Application No. 35161.
종래의 기둥형 바이폴라 트랜지스터는 소자 영역을 한정하는 소정 깊이의 트렌치와 이 트렌치 내에 제1 및 제2기둥(41)(42)을 갖는 제1도전형의 반도체기판(21); 상기 반도체기판(21) 트렌치 내의 제1기둥(41) 하단 주변과 제2기둥(42)의 전 영역에 형성된 고농도의 제2도전형의 불순물 확산영역(23); 상기 제1기둥(41)의 상부에 형성된 고농도의 제2도전형의 에미터영역(28); 상기 제1기둥(41)의 상기 불순물 확산과 에미터영역(28)의 중간 부분에 형성된 제1도전형의 베이스영역(27); 상기 제2기둥(42)에 형성된 상기 불순물 확산 영역인 고농도의 제2도전형의 싱크(39); 상기 트렌치 내에 기둥보다 소정의 깊이만큼 낮게 매립된 제1도전형의 폴리실리콘 베이스 전극(24); 상기 폴리실리콘 베이스전극(24)과 상기 반도체기판(21)을 전기적으로 격리시키기 위해 상기 트렌치 내에 형성된 제1절연 산화막(34); 상기 베이스영역(27)과 폴리실리콘 베이스전극(24) 사이를 부분적으로 연결하도록 형성된 제1도전형의 베이스 접속부(25); 상기 에미터영역(28)과 자기정렬 방법에 의해 형성된 고농도의 제2도전형의 폴리실리콘 에미터전극(26); 상기 폴리실리콘 에미터전극(26)과 폴리실리콘 베이스전극(24)이 전기적으로 연결되는 것을 방지하는 제2절연산화막(36); 상기 폴리실리콘 에미터전극(26), 폴리실리콘 베이스전극(24) 및 싱크(39)의 상부에 형성된 에미터금속전극, 베이스금속전극 및 콜렉터 금속 전극( 29)를 구비하고 있다.The conventional columnar bipolar transistor includes a first conductive semiconductor substrate 21 having a trench having a predetermined depth defining a device region and first and second pillars 41 and 42 in the trench; A high concentration of second conductivity type impurity diffusion region 23 formed around the lower end of the first pillar 41 and the entire region of the second pillar 42 in the trench of the semiconductor substrate 21; An emitter region 28 of a high concentration second conductivity type formed on the first pillar 41; A base region 27 of a first conductivity type formed at an intermediate portion of the impurity diffusion and emitter region 28 of the first pillar 41; A highly conductive second conductive sink 39, which is the impurity diffusion region formed in the second pillar 42; A first conductive polysilicon base electrode 24 embedded in the trench by a predetermined depth lower than the pillar; A first insulating oxide film 34 formed in the trench to electrically isolate the polysilicon base electrode 24 and the semiconductor substrate 21; A first connection type base connection part 25 formed to partially connect the base area 27 with the polysilicon base electrode 24; A high concentration of the second conductive polysilicon emitter electrode 26 formed by the emitter region 28 and the self-alignment method; A second insulating oxide film 36 which prevents the polysilicon emitter electrode 26 and the polysilicon base electrode 24 from being electrically connected to each other; An emitter metal electrode, a base metal electrode, and a collector metal electrode 29 formed on the polysilicon emitter electrode 26, the polysilicon base electrode 24, and the sink 39 are provided.
종래의 기둥형 바이폴라 트랜지스터의 제조방법은 제1도전형의 실리콘기판(21)에 소자영역을 한정하여, 제1 및 제2기둥(41)(42)이 형성되도록 트렌치 에칭하는 공정; 상기 제1기둥(41) 하단의 주변영역과 제2기둥(42)에 고농도의 제2도전형의 불순물확산영역(23)과 싱크(39)를 형성하는 공정; 상기 반도체기판(21)의 전면에 제1절연산화막(34)과 제1도전형의 폴리실리콘(24)을 증착한 후 상기 폴리실리콘(24)을 CMP공정으로 상기 반도체기판(21)의 에칭되지 않은 부분에 증착된 상기 제1절연산화막(34)이 노출되도록 제거하여 상기 트렌치 내부에 매립하는 공정; 상기 폴리실리콘층(24)을 트렌치 내부의 소정 깊이가 되도록 에칭하여 폴리실리콘 베이스전극(24)을 한정하는 공정; 상기 노출된 제1기둥(41) 주위의 제1절연산화막(34)을 소정 깊이로 에칭하고, 이 에칭된 부분에 제1도전형의 폴리실리콘을 채워서 베이스 접속부(25)를 형성하는 공정; 상기 반도체기판(21)의 전면에 제2절연산화막(36)과 폴리실리콘을 증착하고 상기 제2절연산화막(36)을 연마중지막으로 이용하여 상기 폴리실리콘을 제거하는 CMP공정; 상기 제1기둥 상부의 제2산화막(36)을 선택적으로 제거하여 제1기둥(41)의 표면을 노출시키는 공정; 상기 노출된 제1기둥(41)에 제1도전형의 불순물과 제2도전형의 불순물을 순차적으로 이온주입하고 열처리하여 상기 베이스 접속부(25)와 연결되는 제1도전형의 베이스영역(27)과 제2도전형의 에미터영역(28)을 형성하는 공정; 상기 에미터영역(28)의 상부에 이 에미터영역(28)의 표면적보다 넓은 표면적을 갖고 자기정렬된 제2도전형의 폴리실리콘 에미터전극(26)을 형성하는공정 및 상기 제2절연산화막(26)과 폴리실리콘 에미터전극(26)의 상부에 보호막(37)을 형성한 후 상기 폴리실리콘 베이스전극(24), 폴리실리콘 에미터전극(26) 및 싱크(39)가 노출되도록 구멍을 형성하고 전극(29)을 형성하는 공정을 구비한다.A conventional method for manufacturing a columnar bipolar transistor includes a step of trench etching so as to form first and second pillars 41 and 42 by defining an element region in a silicon substrate 21 of a first conductive type; Forming a high concentration of impurity diffusion region (23) and a sink (39) in the peripheral region and the second pillar (42) at the bottom of the first pillar (41); After depositing the first insulating oxide film 34 and the first conductive polysilicon 24 on the entire surface of the semiconductor substrate 21, the polysilicon 24 is not etched by the CMP process. Removing the first insulating oxide layer 34 deposited on the portion of the uninsulated portion so that the first insulating oxide layer 34 is exposed and filling the inside of the trench; Etching the polysilicon layer 24 to a predetermined depth inside the trench to define a polysilicon base electrode 24; Etching the first insulating oxide film 34 around the exposed first pillar 41 to a predetermined depth, and filling the etched portion with polysilicon of a first conductivity type to form a base connection portion 25; A CMP process of depositing a second insulating oxide film 36 and polysilicon on the entire surface of the semiconductor substrate 21 and removing the polysilicon by using the second insulating oxide film 36 as a polishing stop film; Selectively removing the second oxide film 36 on the first pillar to expose a surface of the first pillar 41; The first conductive type base region 27 connected to the base connecting portion 25 by ion implantation and heat treatment of the first conductive type impurity and the second conductive type impurity are sequentially performed on the exposed first pillar 41. And forming an emitter region 28 of the second conductive type; Forming a self-aligned polysilicon emitter electrode 26 having a surface area larger than that of the emitter region 28 on the emitter region 28 and the second insulating oxide film. A protective film 37 is formed on the upper portion of the polysilicon emitter electrode 26 and the polysilicon emitter electrode 26, and then the hole is formed to expose the polysilicon base electrode 24, the polysilicon emitter electrode 26 and the sink 39. And forming an electrode 29.
이와같은 종래 기술에 의한 기둥형 바이폴라 트랜지스터는, 에미터영역(28) 및 콜레터영역이 베이스영역(27)과 좁은 면적으로 접합하므로 기생캐패시턴스가 감소될 뿐만 아니라 역방향 전류이득이 증가하므로 역방향 동작 특성도 향상된다.In the columnar bipolar transistor according to the related art, since the emitter region 28 and the collet region are bonded to the base region 27 in a narrow area, the parasitic capacitance is reduced and the reverse current gain is increased. Is also improved.
상기에서 바이폴라 트랜지스터가 역방향 동작할 때, 순방향 동작시의 에미터영역(28)은 콜렉터영역이, 콜렉터영역은 에미터영역이 된다.When the bipolar transistor operates in the reverse direction, the emitter region 28 in the forward operation becomes the collector region, and the collector region becomes the emitter region.
그러나, 반도체기판(21)에 불순물 매립영역(23)을 형성할 때 N+불순물을 주입하기 위한 산화막을 노출할 때 마스크 정렬의 오차에 따라 산화막 노출영역이 변화하고, 노출된 산화막 사이로 불순물을 주입한 후 불순물 확산시 불순물 영역이 트랜지스터 아래로 확산되어 트랜지스터의 콜렉터 영역이 크게되어 콜렉터와 기판 사이의 접합 캐패시터가 커지는 단점이 있다.However, when the impurity buried region 23 is formed in the semiconductor substrate 21, when the oxide film for injecting N + impurities is exposed, the oxide film exposure region changes according to the mask alignment error, and impurities are injected between the exposed oxide films. After the impurity diffusion, the impurity region diffuses under the transistor, which increases the collector region of the transistor, thereby increasing the junction capacitor between the collector and the substrate.
본 발명에서는 종래의 기둥형 바이폴라 트랜지스터를 제조할 때 고농도 불순물이 트랜지스터 아래면으로 확산되므로서 콜렉터와 기판 사이의 캐패시터가 증가하고 속도가 감소 시키는 요인이 되므로, 본 발명에서는 이러한 고농도 불순물이 트랜지스터 아래로 확산되는 것을 방지하기 위한 구조를 제안한다.In the present invention, when manufacturing a conventional columnar bipolar transistor, since a high concentration of impurities diffuse into the bottom of the transistor, the capacitor between the collector and the substrate increases and the speed decreases. We propose a structure to prevent the spread.
따라서 본 발명은 마스크 정렬에 영향을 받지 않으면서 트랜지스터 면적 내에서 불순물 매립영역을 형성할 수 있게 되어 트랜지스터 콜렉터와 기판사이의 캐패시터를 최소화 하는데 특징이 있다.Accordingly, the present invention is capable of forming an impurity buried region within the transistor area without being affected by mask alignment, thereby minimizing the capacitor between the transistor collector and the substrate.
본 발명에서는 상기한 종래의 기둥형 바이폴라 트랜지스터 구조와 유사하나 불순물 확산영역 형성이 차이가 있다.Although the present invention is similar to the conventional columnar bipolar transistor structure described above, the formation of the impurity diffusion region is different.
종래 기술에서는 제1기둥 하단의 주변영역과 제2기둥에 고농도의 제2도전형의 불순물확산영역과 싱크를 형성하는 반면, 본 발명에서는 트랜치 내부에 폴리실리콘 형성; 폴리실리콘으로부터 확산되어 제1 및 제2기둥 아래에 형성된 제2도전형의 불순물확산영역과 제2기둥에 고농도의 제2도전형의 불순물확산영역을 형성한 것이 종래 기술과의 차이점이다.In the prior art, while forming a sink with a high concentration of the second conductivity type impurity diffusion region in the peripheral region and the second pillar at the bottom of the first pillar, in the present invention, polysilicon is formed in the trench; The difference from the prior art is that the impurity diffusion region of the second conductive type diffused from the polysilicon and formed under the first and second pillars and the impurity diffusion region of the second conductive type of high concentration are formed on the second pillar.
또한, 본 발명에서는 상기한 종래의 기둥형 바이폴라 트랜지스터 제조방법이 유사하나 불순물 확산 방법이 차이가 있다. 종래 기술에서는 제1기둥 하단의 주변영역과 제2기둥에 고농도의 제2도전형의 불순물확산영역과 싱크를 형성하는 공정인 반면, 본 발명에서는 트랜치 내부에 폴리실리콘 형성하는 공정; 폴리실리콘으로부터 확산되어 제1 및 제2기둥 아래에 형성된 제2도전형의 불순물확산영역과 제2기둥에 고농도의 제2도전형의 불순물확산영역을 형성하는 공정이 종래 기술과 차이점이다.In addition, the present invention is similar to the conventional method for manufacturing a columnar bipolar transistor, but the impurity diffusion method is different. The prior art is a process of forming a sink and a high concentration of the second conductivity type impurity diffusion region in the peripheral region and the second pillar at the bottom of the first pillar, while the present invention is a process for forming polysilicon in the trench; The process of forming an impurity diffusion region of the second conductive type diffused from the polysilicon and formed under the first and second pillars and an impurity diffusion region of a high concentration of the second conductive type on the second pillar is different from the prior art.
도 1은 종래의 기술에 따른 바이폴라 트랜지스터의 단면도.1 is a cross-sectional view of a bipolar transistor according to the prior art.
도 2는 종래의 벽면 베이스 접촉법에 의해 제작된 바이폴라 트랜지스터의 단면도.2 is a cross-sectional view of a bipolar transistor manufactured by a conventional wall base contact method.
도 3은 종래의 기둥형 바이폴라 트랜지스터의 단면도.3 is a cross-sectional view of a conventional columnar bipolar transistor.
도 4는 본 발명에 따른 면적을 최소화한 기둥형 바이폴라 트랜지스터의 단면도.4 is a cross-sectional view of a columnar bipolar transistor minimized in accordance with the present invention.
도 5(a)~도 5(m)는 도 4의 트랜지스터를 제작하기 위한 제조 공정도.5 (a) to 5 (m) are manufacturing process diagrams for manufacturing the transistor of FIG.
도 4는 본 발명의 실시예에 따른 기둥형 바이폴라 트랜지스터의 단면도이다.4 is a cross-sectional view of a columnar bipolar transistor according to an embodiment of the present invention.
상기 바이폴라 트랜지스터는 P형의 반도체기판(121)의 소정 부분에 소자영역을 한정하는 트렌치(122)와 이 트렌치(122) 내부에 제1 및 제2기둥(141)(142)을 구비한다.The bipolar transistor includes a trench 122 defining a device region in a predetermined portion of the P-type semiconductor substrate 121, and first and second pillars 141 and 142 in the trench 122.
상기 제1 및 제2기둥(141)(142)은 직경이 0.3~2㎛, 높이가 0.7~2.4㎛정도로 크기를 가지며, 트렌치 내부에 인(P) 또는 비소(As) 등의 N형 불순물이 고농도로 도핑된 폴리실리콘으로부터 확산되어 제1 및 제2기둥(141)(142) 하부에 형성된 N형 불순물이 1×1020~1×1021/㎤정도의 고농도로 불순물 확산 영역(123)이 형성된다.The first and second pillars 141 and 142 may have a diameter of about 0.3 to 2 μm and a height of about 0.7 to 2.4 μm, and include N-type impurities such as phosphorus (P) or arsenic (As) in the trench. N-type impurities formed under the first and second pillars 141 and 142 that are diffused from the heavily doped polysilicon, and the impurity diffusion region 123 has a high concentration of about 1 × 10 20 to 1 × 10 21 / cm 3 Is formed.
상기 제1기둥(141)의 상부에는 상기 N형 불순물이 1×1020~1×1021/㎤정도의 고농도로 도핑된 N+형의 에미터영역(126)이 형성되며, 붕소(B) 등의 P형의 불순물이 5×1016~1×1019/㎤정도로 도핑된 P형의 베이스영역(127)이 상기 불순물 확산 영역(123)과 에미터영역(126)의 중간에 형성된다.An N + type emitter region 126 doped with N-type impurities at a high concentration of about 1 × 10 20 to 1 × 10 21 / cm 3 is formed on the first pillar 141, and boron (B) is formed. P-type base regions 127 doped with P-type impurities such as 5 × 10 16 to 1 × 10 19 / cm 3 are formed between the impurity diffusion region 123 and the emitter region 126.
그러므로, 소자의 활성영역은 제1기둥(141)에 한정된다.Therefore, the active region of the device is limited to the first pillar 141.
그리고, 제2기둥(142)의 전체에는 상기 불순물 확산 영역(123)가 전기적으로 연결되는 상기 N형 불순물이 1×1020~1×1021/㎤정도로 도핑된 N+형의 싱크(139)가 형성된다.In addition, an N + type sink 139 in which the N type impurity to which the impurity diffusion region 123 is electrically connected is doped at about 1 × 10 20 to 1 × 10 21 / cm 3. Is formed.
그리고, 상기 트렌치(122)는 소정 높이 까지 내부를 채우도록 제1절연산화막(134)과 P형의 폴리실리콘 베이스전극(124)이 형성된다.In addition, the trench 122 is formed with a first insulating oxide film 134 and a P-type polysilicon base electrode 124 to fill the inside to a predetermined height.
상기에서, 폴리실리콘 베이스전극(124)은 상기 P형 불순물이 5×1018~5×1020/㎤정도로 도핑되며 상부 표면이 상기 베이스영역(127)의 상부 보다 낮게 된다.In the polysilicon base electrode 124, the P-type impurity is doped at about 5 × 10 18 to 5 × 10 20 / cm 3, and the upper surface thereof is lower than the top of the base region 127.
상기 제1절연산화막(124)은 1500~2500Å 정도의 두께를 가지며, 상부가 트레치(122) 및 제2기둥(142)의 측면에서 폴리실리콘 베이스전극표면과 일치되며, 제1기둥(141)의 측면에서 상기 폴리실리콘 베이스전극(124)보다 소정차이 만큼 낮게 형성된다.The first insulating oxide film 124 has a thickness of about 1500 ~ 2500Å, and the upper portion of the first insulating oxide film 124 is coincident with the surface of the polysilicon base electrode at the sides of the trench 122 and the second pillar 142, and the first pillar 141. In the side of the polysilicon base electrode 124 is formed by a predetermined difference lower.
상기 베이스영역(127)과 폴리실리콘 베이스전극(124)사이에 상기 P형 베이스 접속부(125)가 형성된다.The P-type base connecting portion 125 is formed between the base region 127 and the polysilicon base electrode 124.
상기 베이스 접속부(125)는 베이스영역(127)과 폴리실리콘 베이스전극(124) 사이를 전기적으로 연결하는 것으로 상부가 베이스영역(127)의 상부보다 낮게 형성된다.The base connector 125 electrically connects the base region 127 and the polysilicon base electrode 124 so that an upper portion thereof is lower than an upper portion of the base region 127.
그러므로, 폴리실리콘 베이스전극(124)은 제1절연산화막(134)에 의해 불순물 확산 영역(123) 및 싱크(139)와 전기적으로 절연될 뿐만 아니라 오직 베이스 접속부(125)에 의해서 베이스영역(127)과 전기적으로 연결된다.Therefore, the polysilicon base electrode 124 is not only electrically insulated from the impurity diffusion region 123 and the sink 139 by the first insulating oxide film 134 but also the base region 127 by the base connection portion 125. Is electrically connected to the
상기 에미터영역(126)의 상부에 상기 N형 불순물이 1×1020~1×1021/㎤정도로 도핑된 2000~4000Å 정도의 두께를 갖는 N형의 폴리실리콘 에미터전극(128)이 자기 정렬되어 형성된다.The N-type polysilicon emitter electrode 128 having a thickness of about 2000 to 4000 micrometers having the N-type impurity doped at about 1 × 10 20 to 1 × 10 21 / cm 3 is formed on the emitter region 126. Are formed in alignment.
그리고 폴리실리콘 에미터전극(128), 폴리실리콘 베이스전극(124) 및 싱크(129)의 상부에 에미터전극, 베이스전극 및 콜렉터전극으로 이용되는 금속전극(139)이 형성된다.A metal electrode 139 used as an emitter electrode, a base electrode, and a collector electrode is formed on the polysilicon emitter electrode 128, the polysilicon base electrode 124, and the sink 129.
상기 도 4에서, 참조 번호 136 및 137은 제2 및 제3절연산화막으로, 특히, 제2절연산화막(136)은 폴리실리콘 에미터전극(128)과 폴리실리콘 베이스전극(124)이 전기적으로 연결되는 것을 방지한다.In FIG. 4, reference numerals 136 and 137 denote second and third insulating oxide films, and in particular, the second insulating oxide film 136 is electrically connected to the polysilicon emitter electrode 128 and the polysilicon base electrode 124. Prevent it.
상술한 바이폴라 트랜지스터는 활성 영역을 제1기둥(141)으로 한정되므로 에미터영역(126) 및 콜렉터영역으로 이용되는 불순물 확산 영역(123)과 베이스영역(127)의 접합면(Junction)을 작게한다.In the bipolar transistor described above, since the active region is limited to the first pillar 141, the junction surface of the impurity diffusion region 123 and the base region 127 used as the emitter region 126 and the collector region is reduced. .
그러므로 에미터 및 콜렉터와 베이스 사이의 기생 접합 캐패시턴스를 감소 시킬 수 있다.Therefore, parasitic junction capacitance between emitter and collector and base can be reduced.
베이스 접속부(125)에 의해 베이스영역(127)과 폴리실리콘 베이스전극(124)을 일부를 연결하므로 접촉 면적을 감소하여 베이스의 외성영역(Extrinsic Base)이 증가되는 것을 방지하여 트랜지스터의 동작 특성을 향상시킬 수 있으며, 또한, 트랜지스터의 역방향동작시 콜렉터 영역으로 사용되는 고농도의 에미터영역(126)이 베이스 영역(127)과 고농도에서 접합을 이루지 않고, 에미터 및 콜렉터영역과 베이스영역 접합면적이 같아서 역방향 동작시와 유사한 전류이득을 얻을 수 있다.A portion of the base region 127 and the polysilicon base electrode 124 are connected by the base connector 125 to reduce the contact area to prevent an increase in the extrinsic base of the base, thereby improving the operation characteristics of the transistor. In addition, the high concentration emitter region 126 used as the collector region during the reverse operation of the transistor does not form a junction at the high concentration with the base region 127, and the emitter and collector regions have the same junction area with the base region. A current gain similar to that in reverse operation can be obtained.
또한, 상술한 바이폴라 트랜지스터는 소자 영역을 한정하는 트렌치의 내부에 제1기둥과 제2기둥이 각기 하나씩 형성된 것으로 설명 하였으나, 제1기둥이 다수 개가 형성되고 불순물 확산 영역이 공통으로 사용될 수도 있다.In addition, although the above-described bipolar transistor has been described as having one first pillar and one second pillar respectively formed inside the trench defining the device region, a plurality of first pillars may be formed and an impurity diffusion region may be commonly used.
도 5(a) 내지 (m)은 본 발명에 따른 기둥형 바이폴라 트랜지스터의 제조공정도이다.5 (a) to (m) is a manufacturing process diagram of the columnar bipolar transistor according to the present invention.
도 5(a)를 참조하면, P형 실리콘의 반도체기판(121) 상에 화학기상증착(Chemical Vapor Deposition: 이하 CVD라 칭함) 방법에 의해 4000~6000Å 정도의 두께의 산화막(132)을 형성한 후 통상의 포토 공정에 의해 반도체기판(121)의 소정 부분을 노출시키도록 산화막(132)을 제거한다.Referring to FIG. 5A, an oxide film 132 having a thickness of about 4000 to 6000 GPa is formed on the P-type silicon substrate 121 by chemical vapor deposition (CVD). Thereafter, the oxide film 132 is removed to expose a predetermined portion of the semiconductor substrate 121 by a normal photo process.
그리고, 산화막(132)을 에칭 마스크로 이용하여 상기 반도체기판(121)의 노출된 부분을 반응성이온에칭(Reactive Ion Etching: 이하 RIE라 칭함) 방법 등의 건식 에칭 방법으로 이방성 에칭하여 0.7~2.0um 정도 깊이의 트렌치(122)를 형성한다.In addition, by using an oxide film 132 as an etching mask, an exposed portion of the semiconductor substrate 121 is anisotropically etched by a dry etching method such as reactive ion etching (hereinafter referred to as RIE) to 0.7-2.0um. The trench 122 is formed to a degree depth.
도 5(b)를 참조하면 상술한 구조의 반도체기판(121) 상에 열 산화 방법에 의해1500~5000Å정도 두께의 산화막(133)을 형성한다. 이 때, 상기 산화막(133)은 산화막(132)의 상부에도 형성된다.Referring to FIG. 5 (b), an oxide film 133 having a thickness of about 1500 to 5000 μs is formed on the semiconductor substrate 121 having the above-described structure by a thermal oxidation method. In this case, the oxide film 133 is also formed on the oxide film 132.
상기에서, 트렌치(122) 형성시, 트렌치(122) 내부의 소정 부분이 제거되지 않도록 하여 각기 0.3~2um 정도의 직경을 갖는 제1 및 제2기둥(141)(142)을 형성한다.In the above, when the trench 122 is formed, first and second pillars 141 and 142 having a diameter of about 0.3 μm to 2 μm are formed so that a predetermined portion inside the trench 122 is not removed.
상기 제1 및 제2기둥(141)(142)의 한 쌍은 단위 소자에 해당하는것으로, 트렌치(122) 내에 단일 소자 단위, 또는 다수개의 소자가 형성될 수 있도록 한 쌍, 또는 다수 쌍을 형성할 수 있다.The pair of the first and second pillars 141 and 142 corresponds to a unit element, and forms a pair or a plurality of pairs such that a single element unit or a plurality of elements may be formed in the trench 122. can do.
도 5(b)를 참조하면, 상기 산화막(133)위에 폴리실리콘을 CVD로 증착시키고 기계화학적연마(Chemical Mechanical Polishing: 이하 CMP라 칭함)로 평탄화 한 후 RIE 방법 등의 건식에칭방법으로 폴리실리콘을 소정의 높이까지 에칭한다. 제2기둥(142) 상부에 포토마스크(도시되지 않음)를 형성한 후 RIE방법으로 노출된 산화막(133)을 제거한다.Referring to FIG. 5 (b), polysilicon is deposited on the oxide layer 133 by CVD, planarized by chemical mechanical polishing (hereinafter referred to as CMP), and then polysilicon is formed by a dry etching method such as an RIE method. Etch to a predetermined height. After forming a photomask (not shown) on the second pillar 142, the oxide film 133 exposed by the RIE method is removed.
이 때 상기 포토마스크가 형성되지 않은 부분 및 제2기둥(142)의 측면에 형성된 산화막(133)은 제거되지 않는다.At this time, the portion where the photomask is not formed and the oxide film 133 formed on the side surface of the second pillar 142 are not removed.
그리고 상기 포토마스크를 제거한 후 상기 제거되지 않은 산화막(133)을 확산마스크로 이용하여 인(P) 또는 비소(As) 등의 N형 불순물을 1×1020~1×1021/㎤정도의 고농도로 폴리실리콘 및 산화막이 제거된 제2기둥(142) 상부를 도핑한다.After the photomask is removed, N-type impurities such as phosphorus (P) or arsenic (As), such as phosphorus (P) or arsenic (As), are used at a high concentration of about 1 × 10 20 to 1 × 10 21 / cm 3 using the removed oxide film 133 as a diffusion mask. Doping the upper portion of the second pillar 142 from which the polysilicon and the oxide film are removed.
도 5(c)를 참조하면, 제1 및 제2기둥의 밖의 트랜치 영역에 포토마스크를 형성한 후 습식식각의 방법으로 제1 및 제2기둥의 상부 및 측면의 산화막을 제거한다.Referring to FIG. 5C, after forming photomasks in the trench regions outside the first and second pillars, the oxide layers on the top and side surfaces of the first and second pillars are removed by wet etching.
도 5(d)를 참조하면, RIE를 이용하여 기판 상단의 산화막(133)을 제거하고, 폴리실리콘을 CVD 방법으로 기판에 증착시킨 후 , 확산 공정을 이용하여 폴리 실리콘(123)에 도핑된 고농도 N+불순물이 제1 및 제2기둥(141, 142)아래에 확산되어 불순물 확산층이 형성되고, 또한 N+불순물이 제2기둥에 확산되어 싱크(139)가 형성된다.Referring to FIG. 5 (d), the oxide layer 133 on the top of the substrate is removed using RIE, polysilicon is deposited on the substrate by a CVD method, and then a high concentration doped into the polysilicon 123 using a diffusion process. N + impurities are diffused under the first and second pillars 141 and 142 to form an impurity diffusion layer, and N + impurities are diffused to the second pillar to form a sink 139.
그리고 반도체기판(121)의 전면에 CVD 방법에 의해 1500~2500Å 정도의 두께를 갖는 제1절연산화막(134)을 형성한다.A first insulating oxide film 134 having a thickness of about 1500 to 2500 Å is formed on the entire surface of the semiconductor substrate 121 by the CVD method.
도 5(e)를 참조하면, 제1절연산화막(134)의 상부에 CVD방법에 의해 붕소 등의 P형의 불순물이 5×1018~5×1020/㎤정도로 도핑된 폴리실리콘층(124')을 1.5~2.5um 정도의 두께로 형성한다.Referring to FIG. 5E, a polysilicon layer 124 doped with P-type impurities such as boron at about 5 × 10 18 to 5 × 10 20 / cm 3 by the CVD method on the first insulating oxide film 134. ') Is formed to a thickness of 1.5 ~ 2.5um.
도 5(f)를 참조하면 상기 폴리실리콘층(124')을 트렌치(122) 내부에 매립된 것만 남겨 상기 제1절연산화막(134)이 노출되도록 하여 평탄화한다. 이때, 상기 제1절연산화막(134)을 연마중지막(stopper)으로 이용한다.Referring to FIG. 5F, the polysilicon layer 124 ′ is planarized to expose only the first insulating oxide layer 134, except that the polysilicon layer 124 ′ is embedded in the trench 122. In this case, the first insulating oxide film 134 is used as a polishing stopper.
도 5(g)를 참조하면, 상기 매립된 폴리실리콘층(124')을 RIE방법에 의하여 3000~5000Å 에칭한 후, 제1절연산화막(134)을 상기 제1 및 제2 기둥(141)(142)이 표면 손상되지 않고 노출되도록 제1절연산화막(134)의 두께 정도 에칭한다.Referring to FIG. 5 (g), after the embedded polysilicon layer 124 'is etched 3000 to 5000Å by the RIE method, the first insulating oxide film 134 is etched into the first and second pillars 141 ( The thickness of the first insulating oxide film 134 is etched so that the 142 is exposed without damaging the surface.
그리고, 제1기둥(141)의 주위를 제외한 나머지 부분의 반도체기판(121) 상부에 포토마스크(도시되지 않음)를 형성한다.A photomask (not shown) is formed on the upper portion of the semiconductor substrate 121 except for the circumference of the first pillar 141.
그리고, 상기 포토 마스크를 에칭 마스크로 이용하여 제1절연산화막(134)의 노출된 부분을 선택적으로 1000~3000Å 정도 습식 에칭하여 제1기둥(141) 측면의 노출 부분을 증가시킨다.In addition, the exposed portion of the first insulating oxide layer 134 is selectively wet-etched at about 1000 to 3000 Pa by using the photo mask as an etching mask to increase the exposed portion at the side of the first pillar 141.
상기에서, 폴리실리콘층(124')중 연마되지 않고 남아 있는 것을 폴리실리콘 베이스전극(124)이 된다.In the above, the polysilicon base electrode 124 remains unpolished in the polysilicon layer 124 '.
도 5(h)를 참조하면, 상기 제1기둥(141)과 폴리실리콘 베이스전극(124) 사이의 제1절연산화막(134)의 상부에 상기 P형의 불순물이 1×1018~1×1020/㎤정도로 도핑된 P형의 베이스 접속부(125)를 형성한다.Referring to FIG. 5H, the P-type impurity is 1 × 10 18 to 1 × 10 on the upper portion of the first insulating oxide film 134 between the first pillar 141 and the polysilicon base electrode 124. A P-type base connection 125 doped at about 20 / cm 3 is formed.
상기에서 베이스 접속부(125)는 폴리실리콘을 도포한 후 상부 표면이 폴리실리콘 베이스전극(124)의 상부 표면과 일치되도록 에칭하여 형성한다.The base connection part 125 is formed by applying polysilicon and then etching the upper surface to coincide with the upper surface of the polysilicon base electrode 124.
도 5(i)를 참조하면, 상술한 구조의 전 표면에 CVD 방법에 의해 1500~2500Å 정도의 두께를 갖는 제2절연산화막(136)을 형성한다.Referring to FIG. 5 (i), a second insulating oxide film 136 having a thickness of about 1500 to 2500 kPa is formed on the entire surface of the above-described structure by the CVD method.
상기 제2절연막(136)은 제1절연막산화막(134)과 연결되게 형성된다.The second insulating layer 136 is formed to be connected to the first insulating layer oxide layer 134.
도 5(j)를 참조하면, 상기 제2절연산화막(136)의 전면에 CVD 방법에 의해 폴리실리콘(135)을 증착한 후, 상기 폴리실리콘(135)의 제2절연산화막(136)을 연마중지막으로 이용한 CMP 방법으로 연마하여 평탄화시킨다.Referring to FIG. 5 (j), after depositing the polysilicon 135 on the entire surface of the second insulating oxide film 136 by CVD, the second insulating oxide film 136 of the polysilicon 135 is polished. It is polished and planarized by the CMP method used as the stop film.
도 5(k)를 참조하면, 제1기둥(141)상부의 제2절연산화막(136)을 제외한 나머지 부분에 포토마스크(도시되지 않음)를 형성한 후 상기 제2절연산화막(136)의 노출된 부분을 선택적 에칭방법에 의해 상기 제1기둥(141)의 상부가 노출되도록 제거한다.Referring to FIG. 5 (k), a photomask (not shown) is formed on the remaining portions of the first pillar 141 except for the second insulating oxide layer 136, and then the second insulating oxide layer 136 is exposed. The removed portion is removed to expose the upper portion of the first pillar 141 by a selective etching method.
그리고, 상기 포토마스크를 제거한 후, 제1기둥(141)에 P형의 불순물을 순차적으로 이온 주입하고 열처리하여 P형 불순물이 이 5×1016~1×1018/㎤정도로 도핑된 P형의 베이스영역(127)과 N형 불순물이 1×1020~1×1021/㎤정도의 고농도로 도핑된 N+형의 에미터영역(126)을 형성한다.After removing the photomask, P-type impurities are sequentially ion-implanted and heat-treated in the first pillar 141 to form P-type impurities doped with about 5 × 10 16 to 1 × 10 18 / cm 3. The base region 127 and the N + type emitter region 126 doped with N-type impurities at a high concentration of about 1 × 10 20 to 1 × 10 21 / cm 3.
상기에서 베이스영역(127)을 불순물 확산 영역(123)과 에미터영역(126)의 중간에 형성시켜 고농도에서 접합이 이루어지지 않도록 한다.The base region 127 is formed in the middle of the impurity diffusion region 123 and the emitter region 126 so as not to be bonded at a high concentration.
도 5(l)을 참조하면, 상술한 구조의 전 표면에 N형 불순물이 1×1020~1×1021/㎤정도로 도핑된 2000~4000Å 정도의 두께를 갖는 폴리실리콘을 에미터영역(126)과 접촉되도록 증착한다.Referring to FIG. 5 (l), the polysilicon having a thickness of about 2000 to 4000 microns doped with N-type impurities at about 1 × 10 20 to 1 × 10 21 / cm 3 on the entire surface of the above-described structure is emitter region 126. E) to be contacted.
그 다음, 상기 폴리실리콘을 패터닝하여 에미터영역(126)보다 넓은 면적을 갖는 자기정렬된 폴리실리콘 에미터전극(128)을 형성한다.The polysilicon is then patterned to form a self-aligned polysilicon emitter electrode 128 having a larger area than the emitter region 126.
도 5(m)을 참조하면, 상기 제2절연산화막(134) 및 폴리실리콘 에미터전극(128)의 상부에 5000~7000Å 정도의 두께를 갖는 산화막(137)을 증착한다.Referring to FIG. 5 (m), an oxide film 137 having a thickness of about 5000 to 7000 Å is deposited on the second insulating oxide film 134 and the polysilicon emitter electrode 128.
그리고 폴리실리콘 베이스전극(124), 폴리실리콘 에미터전극(128) 및 싱크(139)의 상부를 노출시킨 후 베이스전극, 에미터전극 및 콜렉터전극으로 이용되는 금속 전극(129)을 형성한다.The upper surface of the polysilicon base electrode 124, the polysilicon emitter electrode 128, and the sink 139 is formed to form a metal electrode 129 used as the base electrode, the emitter electrode, and the collector electrode.
상기에서, 폴리실리콘 에미터전극(128)의 표면적이 넓으므로 금속 전극(129)과의 접촉 구멍을 형성하기 용이하다.In the above, since the surface area of the polysilicon emitter electrode 128 is wide, it is easy to form contact holes with the metal electrode 129.
본 발명은 종래의 기둥형 바이폴라 구조에 비해 마스크 정렬에 영향을 받지 않고 일정한 불순물 확산영역이 형성되고, 또한 트랜지스터 아래에 확산되는 불순물 영역을 막을 수 잇어 트랜지스터 속도를 빠르게 하는 효과가 있다.According to the present invention, a constant impurity diffusion region is formed without being affected by mask alignment compared to the conventional columnar bipolar structure, and an impurity region which is diffused under the transistor can be prevented, thereby increasing the transistor speed.
Claims (5)
Priority Applications (1)
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| KR1019960063589A KR100211950B1 (en) | 1996-12-10 | 1996-12-10 | Bipolar transistor and method for fabricating the same |
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| KR1019960063589A KR100211950B1 (en) | 1996-12-10 | 1996-12-10 | Bipolar transistor and method for fabricating the same |
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Family Applications (1)
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| KR100211950B1 (en) | 1999-08-02 |
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