KR19980044250A - Manufacturing Method of Lead Frame and Chip Scale Semiconductor Package Using the Same - Google Patents
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Abstract
본 발명은 리드 프레임의 제조 방법 및 이를 이용한 칩 스케일 반도체 패키지에 관한 것으로, 리드와 리드 사이는 풀 에칭으로 관통시켜 분리시키고, 리드에 형성되는 범프의 주변은 할프 에칭으로 반만 에칭 시켜 이루어진 리드 프레임을 구비하여, 상기 리드 프레임의 리드상에 접착된 접착 테이프와, 상기 접착 테이프 상에 접착된 반도체 칩과, 상기 반도체 칩과 상기 리드를 전기적으로 연결하는 전도성 와이어와, 상기 범프를 제외한 리드, 반도체 칩, 전도성 와이어를 봉지제로 봉지하여 형성된 몸체와, 상기 몸체의 저면으로 노출된 범프 표면에 융착된 솔더 볼로 이루어진 것을 특징으로 하여, 적은 수의 장비와 간단한 제조 과정으로 원형의 범프와, 우수한 평평도, 세밀한 범프 어레이 패턴 형성이 가능한 리드 프레임의 제조 방법 및 이를 이용한 칩 스케일 반도체 패키지.The present invention relates to a method of manufacturing a lead frame and a chip scale semiconductor package using the same, wherein a lead frame is formed by separating a lead and a lead through the full etching, and the half of the bump formed on the lead is half-etched by half etching. An adhesive tape adhered on a lead of the lead frame, a semiconductor chip adhered on the adhesive tape, a conductive wire electrically connecting the semiconductor chip and the lead, a lead except the bump, and a semiconductor chip , A body formed by encapsulating a conductive wire with an encapsulant, and a solder ball fused to a bump surface exposed to the bottom surface of the body, and having a small number of equipment and a simple manufacturing process, a round bump, excellent flatness, Manufacturing method of lead frame capable of forming fine bump array pattern and using same Chip scale semiconductor package.
Description
본 발명은 리드 프레임(Lead Frame)의 제조 방법 및 이를 이용한 칩 스케일 반도체 패키지(Chip Scale Semiconductor Package)에 관한 것으로, 보다 상세하게 설명하면 화학적인 에칭 방법을 이용하여 적은 수의 장비와 간단한 제조 과정으로 메인 보드(Main Board)로의 입/출력 수단으로서 솔더 볼이 융착되는 범프 표면을 원형으로 제조하고, 그 범프들 사이의 우수한 평면도 그리고 세밀한 범프 어레이 패턴(Bump Array Pattern) 형성이 가능하여 반도체 칩과 그것을 감사는 몸체의 크기를 거의 비슷하게 할 수 있는 리드 프레임의 제조 방법 및 이를 이용한 칩 스케일 반도체 패키지에 관한 것이다.The present invention relates to a method of manufacturing a lead frame and a chip scale semiconductor package using the same. More specifically, the present invention relates to a small number of devices and a simple manufacturing process using a chemical etching method. As the input / output means to the main board, the bump surface to which the solder balls are fused can be manufactured in a circular shape, and the semiconductor chip and it can be formed with excellent planarity and fine bump array pattern formed between the bumps. The audit is directed to a method of manufacturing a lead frame that can make the body approximately the same size and a chip scale semiconductor package using the same.
일반적으로 반도체 패키지는 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자, 집적 회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로 부터 보호하고 상기 반도체 칩의 성능을 최적화, 극대화 시키기 위해 리드 프레임 등을 이용해 메인 보드로의 신호 입/출력 단자를 형성하고 봉지 수단을 이용하여 봉지한 것을 말한다.In general, a semiconductor package protects a semiconductor chip such as a single device or an integrated circuit formed by stacking various electronic circuits and wirings from various external environments such as dust, moisture, electrical and mechanical loads, and optimizes and maximizes the performance of the semiconductor chip. In order to achieve this, the signal input / output terminals to the main board are formed using a lead frame and the like is sealed using a sealing means.
이러한 반도체 패키지의 종류로는 수지 밀봉 패키지, TCP(Tape Carrier Packge) 패키지, 글래스(Glass) 밀봉 패키지, 금속 밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 또한 그 메인 보드에 실장하는 방법에 따라 삽입형과 표면 실장형으로 분류할 수 있으며 삽입형으로서는 DIP(Dual In-line Packge), PGA(Pin Grid Array) 등이 있고, 표면 실장형으로서는 QFP(Quad Flat Packge ; 이하, QFP로 칭함), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic Leaded Chip Carrier), BGA(Ball Grid Array), BLP(Bottom Leaded Packge ; 이하, BLP로 칭함) 등이 있다.The semiconductor package may be a resin seal package, a tape carrier package (TCP) package, a glass seal package, a metal seal package, or the like. Such semiconductor packages can also be classified into insert type and surface mount type according to the method of mounting on the main board, and there are DIP (Dual In-line Packge) and PGA (Pin Grid Array) as insert type, and as surface mount type QFP (Quad Flat Packge; hereinafter referred to as QFP), PLCC (Plastic Leaded Chip Carrier), CLCC (Ceramic Leaded Chip Carrier), BGA (Ball Grid Array), BLP (Bottom Leaded Packge; hereinafter, BLP) have.
최근에는 제품에 소형화에 따라 메인 보드의 실장 밀도를 높이기 위해서 삽입형 반도체 패키지 보다는 표면 실장형 반도체 패키지가 널리 사용되고 있으며 이러한 반도체 패키지의 구조 중에서 도 1A와 도 1B에 도시된 바와 같이 리드 프레임에 관련된 종래의 QFP 및 BLP를 중심으로 그 구조를 설명하면 다음과 같다.Recently, in order to increase the mounting density of the main board according to the miniaturization of the product, a surface mount semiconductor package is widely used rather than an insert-type semiconductor package, and the structure of the semiconductor package is related to the lead frame as shown in FIGS. 1A and 1B. The structure of the QFP and BLP will be described below.
도 1A는 QFP를 도시한 것으로, 각종 전기 전자의 회로 소자 및 배선의 집적회로가 적층되고 다수의 입/출력 패드(110')가 그 표면에 형성된 반도체 칩(100')과, 상기 반도체 칩(100')이 접착제(130')에 의해 부착 고정된 반도체칩 탑재판(200')과, 상기 반도체 칩 탑재판(200')을 지지 및 고정시키는 타이 바(이 도면에 도시 되지 않음)와, 상기 반도체 칩(100')의 입/출력 단자인 입/출력 패드(110')와 내부 리드(210')를 전기적으로 연결시키는 전도성 와이어(120')와, 상기 반도체 칩(100'), 전도성 와이어(120'), 내부 리드(210')를 봉지제로 감싸서 형성된 몸체(300')와, 상기 내부 리드(210')로 부터 연장되어 몸체(300')의 외측면에 네 방향으로 나와 위치되어 외부 연결 단자(핀) 구실을 하는 다수의 외부 리드(220')로 구성되어 있다. 여기서 반도체 칩 탑재판의 저면에는 반도체 칩으로 부터의 열을 외부로 용이하게 방출하기 위한 방열판(이 도면에 도시되지 않음)을 더 부착하여 실시할 수도 있다.FIG. 1A illustrates a QFP, which includes a semiconductor chip 100 'formed by stacking integrated circuits of circuit elements and wirings of various electric and electronic devices, and having a plurality of input / output pads 110' formed on the surface thereof. A semiconductor chip mounting plate 200 'to which 100' is attached and fixed by an adhesive 130 ', and a tie bar (not shown in this figure) for supporting and fixing the semiconductor chip mounting plate 200'; A conductive wire 120 'that electrically connects the input / output pad 110', which is an input / output terminal 110 'of the semiconductor chip 100', with the internal lead 210 ', the semiconductor chip 100', and conductive The body 120 'is formed by wrapping the wire 120' and the inner lead 210 'with an encapsulant, and extends from the inner lead 210' and is located in four directions on the outer surface of the body 300 '. It consists of a plurality of external leads 220 'serving as external connection terminals (pins). Here, the bottom surface of the semiconductor chip mounting plate may be further attached to a heat sink (not shown in the figure) for easily dissipating heat from the semiconductor chip to the outside.
그러나, 상기 QFP는 반도체 칩 탑재판의 크기가 반도체 칩의 크기보다 훨씬 더 큰 영역을 점유하고 있으며, 반도체 칩 주변의 내부 리드들이 상기 반도체 칩 탑재판과 일정한 거리를 두고 제작되거나 또는 각각의 개별 내, 외부 리드들이 서로 일정한 간격으로 유지되어 있기 때문에, 대형 크기의 반도체 칩 탑재를 위한 공간의 확보가 어려운 구조로 되어 있고, 또한 상기 반도체 패키지의 외부 리드들은 반도체 패키지의 좌우 측면 두방향 또는 전후좌우 측면에 네 방향으로 완전히 돌출되어 형성되어 있기 때문에 이러한 반도체 패키지들을 메인 보드 상에 실장할 경우 상기 반도체 패키지들이 메인 보드의 영역을 상당히 많이 차지하게 되어 실장 밀도를 감소시킴은 물론 메인 보드내에 형성되는 전기적 패턴의 설계 여유도를 감소시키는 문제점이 있다.However, the QFP occupies an area in which the size of the semiconductor chip mounting plate is much larger than that of the semiconductor chip, and the inner leads around the semiconductor chip are manufactured at a predetermined distance from the semiconductor chip mounting plate or in each individual interior. In addition, since the external leads are maintained at regular intervals from each other, it is difficult to secure a space for mounting a large-size semiconductor chip. Since the semiconductor packages are completely protruded in four directions, when the semiconductor packages are mounted on the main board, the semiconductor packages occupy a large area of the main board, thereby reducing the mounting density and the electrical pattern formed in the main board. There is a problem of reducing the design margin.
즉, 이러한 QFP는 반도체 칩이 점차적으로 고밀도 고집적화되어 가면서 그 입출력 핀수가 더욱 증가하는데 비하여, 그 입출력핀 사이의 거리를 일정치 이하로 좁히는 것은 리드 프레임 제작 장비의 기계적 한계로 인해 매우 어렵고, 그 많은 핀을 모두 수용하기 위해서는 패키지가 대형화될 수 밖에 없는 단점이 있다. 이것은 반도체 패키지의 소형화 추세에 역행하는 결과를 낳는 문제점이 있다.In other words, the QFP has a high density and high density of semiconductor chips, while the number of input / output pins increases, while it is very difficult to narrow the distance between the input / output pins below a certain value due to the mechanical limitations of the lead frame manufacturing equipment. To accommodate all the pins, there is a disadvantage that the package must be enlarged. This has a problem that results in the reverse of the trend of miniaturization of semiconductor packages.
한편, 오늘날 반도체 패키지 분야의 주 관심사는 보다 빠르게, 보다 작게, 아울러 보다 싼 반도체 패키지의 구조 및 그 방법을 찾는데 있다. 반도체 칩의 회로 구조 및 집적도가 더욱 미세화되고 복잡화 됨과 동시에 고성능화 되어가는 반도체 칩의 성능을 효율적으로 발현시키기 위해서는 인덕턴스(Inductance), 크로스토크(Cross Talk) 및 신호지연의 감소, 노이즈프리(Noise Free)의 전기적 성능이 우수하고, 반도체 패키지 내부의 반도체 칩에서 발생하는 열의 방열 능력이 우수하며, 반도체 칩의 입/출력 패드 등의 증가로 인한 고밀도의 입출력 단자를 수용할 수 있으며, 현존 반도체 패키지 장비에 적용이 용이하고, 메인 보드의 실장 밀도를 높이기 위해 반도체 패키지의 크기가 반도체 칩의 크기에 가까워야 하는 등의 여러가지 요구가 따른다.On the other hand, the main concern in the field of semiconductor packages today is to find the structure and method of a faster, smaller and cheaper semiconductor package. In order to efficiently express the performance of semiconductor chips, which are becoming more sophisticated and complicated, and at the same time becoming more sophisticated, the chip structure and integration of semiconductor chips are reduced inductance, cross talk, signal delay, and noise free. It has excellent electrical performance, excellent heat dissipation ability of heat generated from semiconductor chip inside semiconductor package, and can accommodate high density input / output terminals due to increase of input / output pad of semiconductor chip. In order to be easy to apply and to increase the mounting density of the main board, there are various demands such that the size of the semiconductor package should be close to the size of the semiconductor chip.
상기한 요구를 어느 정도 만족하면서 메인 보드에 실장되는 패키지의 리드를 사각 주변부의 외측으로 노출 시키지 않고 패키지의 하면으로 노출시킴으로서 실장 밀도를 증대시킴과 더불어 칩 싸이즈 크기에 가까운 BLP가 제조되기에 이르렀으며, 이의 구조는 도 1B에 도시한 바와 같이, 집적 회로 및 그 표면에는 입/출력 패드가 다수 형성된 반도체 칩(100')과, 상기 반도체 칩(100')의 저면에 접착된 접착 테이프(130')와, 상기 접착 테이프(130')의 하부에는 다수로 절곡되어 하면으로 노출된 범프(230')를 가진 리드(210')가 접차되어 있고, 상기 반도체 칩(100')과 상기 리드(210')들이 전도성 와이어(120')로 본딩된후 봉지재로 봉지되어 형성된 몸체(300')와, 상기 몸체(300')의 저면으로 상기 리드(210')들의 범프(230')가 빠져 나와 형성되고 그 노출된 범프(230')의 표면에 솔더 볼(220')이 융착되어 형성되어 있다.While satisfying the above requirements to some extent, by exposing the lead of the package mounted on the main board to the lower surface of the package without exposing the outside of the rectangular periphery, the density of the package is increased and BLP close to the chip size is manufactured. 1B, the integrated circuit and the semiconductor chip 100 'having a plurality of input / output pads formed on the surface thereof, and the adhesive tape 130' adhered to the bottom surface of the semiconductor chip 100 '. ) And a lead 210 ′ having a bump 230 ′ that is bent in a plurality and exposed to a lower surface of the adhesive tape 130 ′, and contacts the semiconductor chip 100 ′ and the lead 210. ') Are bonded to the conductive wire 120' and encapsulated with an encapsulant 300 'and the bumps 230' of the leads 210 'exit to the bottom of the body 300'. Formed on the surface of the exposed bump 230 ' The more balls (220 ') is formed by fusing.
그러나 이러한 BLP는 그 입/출력 수단이 되는 리드 프레임의 리드가 다수로 절곡되어 형성됨으로서 범프를 이루는데 기술상 상기와 같이 다수 절곡된 리드를 갖는 리드 프레임의 제조는 다음과 같이 몇 가지 곤란한 문제점이 있다.However, such a BLP forms a bump by forming a plurality of leads of the lead frame serving as the input / output means. However, the manufacturing of a lead frame having a plurality of leads bent as described above has some difficulties as follows. .
1. 리드의 절곡을 위해 사용되는 기계 장비가 다수 필요하게 되어 리드 프레임의 가격을 상승시키는 원인이 되고 있다.1. A large number of mechanical equipment used for bending the lead is required, causing the price of the lead frame to increase.
2. 리드의 돌출된 범프가 리드의 기계적 절곡에 의해 형성되기 때문에 그 평평도를 일정하게 유지하여 제조 하기가 곤란하다.2. Since the protruding bumps of the leads are formed by the mechanical bending of the leads, it is difficult to produce them with the flatness constant.
3. 솔더 볼을 융착시키는 범프의 형태가 사각 형태로 형성되어 솔더 볼의 융착에 많은 불량이 발생한다.3. The bumps for welding the solder balls are formed in a square shape, which causes many defects in the welding of the solder balls.
4. 리드를 기계적으로 절곡하여 임의의 위치에 다수의 범프를 형성시키기가 어려워 미세한 피치(Pitch)를 갖는 어레이 패턴을 형성하기 어렵다.4. It is difficult to form a plurality of bumps at an arbitrary position by mechanically bending the leads, making it difficult to form an array pattern having a fine pitch.
5. 리드의 절곡시 리드 길이의 변화가 발생하여 그 범프의 위치 및 설계가 어렵다.5. When bending the lead, a change in lead length occurs, making it difficult to position and design the bump.
이러한 문제들은 결국 반도체 패키지의 가격을 상승시키는 요인이 되는 것이며, 또한 불량 발생률을 높임으로서 종래의 반도체 패키지로는 현재의 반도체 제품에 대한 여러 가지 요구 즉, 휴대용 무선 전화기, 노트북 컴퓨터, 페이저(Pager) 등의 각종 전자 제품에 요구되는 반도체 칩의 집적 용량과 전기적 수행 능력은 대형화 되지만 최종 반도체 패키지의 크기는 소형, 경량화와 우수한 방열 능력, 고밀도의 입, 출력 단자수, 저가(低價)의 반도체 패키지 등등의 요구가 지속되는 상황에 대응할 수 없는 것이다.These problems ultimately increase the price of the semiconductor package, and also increase the defect rate, the conventional semiconductor package has a variety of demands on the current semiconductor products, such as portable cordless phones, notebook computers, pagers Although the integrated capacity and electrical performance of semiconductor chips required for various electronic products are increased, the final semiconductor package is small in size, light in weight, excellent in heat dissipation ability, high density of input and output terminals, and low cost semiconductor package. It cannot cope with the situation where the demands of etc. continue.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 화학적인 에칭 방법을 이용하여 적은 수의 장비와 간단한 제조 과정으로 메인 보드로의 입/출력 수단으로서 솔더 볼이 융착되는 범프 표면을 원형으로 제조하고, 그 범프들 사이의 우수한 평평도 그리고 세밀한 범프 어레이 패턴 형성이 가능하여 반도체 칩과 그것을 감싸는 패키지의 크기를 거의 비슷하게 할 수 있는 리드 프레임의 제조 방법 및 이를 이용한 칩 스케일 반도체 패키지를 제공하는데 있다.The present invention has been made to solve the above-mentioned conventional problems, by using a chemical etching method to the bump surface that the solder ball is fused as an input / output means to the main board by a small number of equipment and a simple manufacturing process Provided is a lead frame manufacturing method and a chip scale semiconductor package using the same, which can be manufactured in a circular shape and have excellent flatness between the bumps and a detailed bump array pattern, so that the size of the semiconductor chip and the package surrounding the chip can be about the same. It is.
도 1A 내지 도 1B는 종래의 QFP(Quad Flat Packge) 및 BLP(Bottom Leaded Package)형 반도체 패키지를 나타낸 단면도이다.1A to 1B are cross-sectional views illustrating conventional quad flat pack (QFP) and bottom leaded package (BLP) type semiconductor packages.
도 2A 내지 도 2E는 본 발명에 의한 리드 프레임의 제조 방법을 나타낸 상태도이다.2A to 2E are state diagrams illustrating a method for manufacturing a lead frame according to the present invention.
도 3A 내지 도 3B는 본 발명에 의한 리드 프레임을 나타낸 평면도 및 저면도이다.3A to 3B are a plan view and a bottom view of a lead frame according to the present invention.
도 4는 본 발명의 리드 프레임을 이용한 칩 스케일 반도체 패키지를 나타낸 단면도이다.4 is a cross-sectional view illustrating a chip scale semiconductor package using a lead frame of the present invention.
*도면중 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
100:원자재110:포토 레지스트(Photo Resist)100: Raw Material 110: Photo Resist
120:포토 마스크(Photo Resist)200:풀 에칭(Full Etching)120: Photo Resist 200: Full Etching
210:할프 에칭(Half Etching)300:리드(Lead)210: half etching 300: lead
310:범프(Bump)320:다웃 셋(Down Set)310: Bump 320: Down Set
400:반도체 칩(Chip)410:입/출력 패드(Pad)400: semiconductor chip (chip) 410: input / output pad (Pad)
420:전도성 와이어(Wire)430:접착 테이프(Tape)420: conductive wire 430: adhesive tape
500:솔더 볼(Solder Ball)600:내부 리드500: Solder Ball 600: Internal Lead
610:외부 리드620:댐 바(Dam Bar)610: external lead 620: dam bar
700:반도체 칩 안착 영역800:몸체700: semiconductor chip seating area 800: body
상기한 목적을 달성하기 위하여 본 발명에 의한 리드 프레임의 제조 방법은, 금속성의 리드 프레임용 원자재에 감광성 수지인 포토 레지스트를 도포하는 포토레지스트 도포 단계와, 상기 포토 레지스트가 도포된 원자재의 양면에 다수의 리드와 범프가 형성될 패턴을 가진 포토 마스크를 밀착시켜 위치를 맞추고 전사하는 포토 마스킹 단계와, 상기 포토 레지스트와 포토 마스킹이 형성된 원자재를 자외선 등의 광원에 노출시켜 패턴 부분을 다중화 시키는 노광 단계와, 상기 원자재에서 패턴이 아닌 부분을 제거하는 현상 단계와, 상기 원자재에 패턴으로 형성된 리드와 리드 사이는 풀 에칭으로 관통되어 분리되도록 하고, 리드상의 범프 주변은 할프 에칭으로 반만 에칭 되도록 화학 약품으로서 에칭 하는 단계를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a lead frame according to the present invention includes a photoresist coating step of applying a photoresist, which is a photosensitive resin, to a metallic lead frame raw material, and a plurality of photoresists on both sides of the raw material coated with the photoresist. A photo masking step of bringing the photo mask having a pattern to be formed with the lead and bump into contact with each other to be aligned and transferred; and an exposure step of multiplexing a pattern portion by exposing the photoresist and the photomasked raw material to a light source such as ultraviolet light; And removing the non-pattern part from the raw material, and forming a pattern in the raw material so that the lead and the lead are separated by a full etching, and the bumps on the lead are half-etched by half etching. Characterized in that consisting of .
여기서, 상기 포토 마스크는 리드와 리드 사이의 관통될 부분에는 위치시키지 않으며 범프가 형성될 부분에는 원형으로, 리드가 형성될 부분에는 리드의 모양으로 위치시켜 포토 마스킹함으로서 본 발명의 목적을 달성할 수 있다.In this case, the photomask is not positioned at the portion to be penetrated between the lead and the circle, and the photomask is placed in the shape of the lead at the portion where the bump is to be formed and the shape of the lead at the portion where the lead is to be formed, thereby achieving the object of the present invention. have.
상기한 목적을 달성하기 위하여 본 발명에 의한 칩 스케일 반도체 패키지는, 금속성의 리드 프레임 원자재 양면에 포토 레지스트를 도포하고, 다수의 리드와 범프가 형성될 패턴으로 포토 마스킹하고, 자외선 등의 광원에 노출시켜 원하는 부분을 다중화 시킨 후, 다중화 되지 않은 부분은 제거하고, 화학 약품으로 에칭 함으로서 리드와 리드 사이는 풀 에칭으로 관통되고 리드 저면에 형성되는 범프 주변은 할프 에칭으로 반만 에칭 되어 구비된 리드 프레임상에 접착된 접착 테이프와, 상기 접착 테이프 상에 접착된 반도체 칩과, 상기 반도체 칩과 상기 리드를 전기적으로 연결하는 전도성 와이어와, 상기 리드 저면의 범프를 제외한 반도체 칩, 전도성 와이어를 봉지제로 봉지하여 형성된 몸체와, 상기 몸체의 저면으로 노출된 범프 표면에 융착된 솔더 볼을 포함하여 이루어진 것을 그 특징으로 한다.In order to achieve the above object, in the chip scale semiconductor package according to the present invention, photoresist is applied to both surfaces of a metallic lead frame raw material, photomasked in a pattern in which a plurality of leads and bumps are to be formed, and exposed to a light source such as ultraviolet light. After multiplexing the desired part, the unmultiplexed part is removed, and then etched with chemicals so that the lead and the lead are penetrated by full etching, and around the bump formed on the bottom of the lead is half etched by half etching. Sealing the adhesive tape, the semiconductor chip bonded on the adhesive tape, the conductive wire for electrically connecting the semiconductor chip and the lead, the semiconductor chip except for the bumps on the bottom of the lead, and the conductive wire with an encapsulant. Solder fused to the formed body and the bump surface exposed to the bottom of the body It is characterized by including a ball.
여기서, 상기 범프가 형성된 리드의 두께는 범프가 형성되지 않은 리드의 두께보다 두껍게 형성시키며, 그 범프는 원형으로 형성시켜 본 발명의 목적을 달성할 수 있는 것이다.Here, the thickness of the lead formed bump is formed to be thicker than the thickness of the lead is not formed bump, the bump is formed in a circular shape to achieve the object of the present invention.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명에 의한 리드 프레임의 제조 방법 및 이를 이용한 칩 스케일 반도체 패키지에 대해 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, a method of manufacturing a lead frame according to the present invention and a chip scale semiconductor package using the same to the extent that a person skilled in the art may easily implement the present invention will be described in detail with reference to the accompanying drawings. If you explain it as follows.
도 2A 내지 도 2E는 본 발명에 의한 리드 프레임의 제조 방법을 나타낸 상태도로서 다음과 같은 단계로 이루어 진다.2A to 2E are state diagrams illustrating a method of manufacturing a lead frame according to the present invention.
1. 포토 레지스트 도포 단계 ; 리드 프레임의 원자재(100)인 구리(Cu) 또는 Alloy(Ni+Fe) 재질의 금속성 원자재(100) 양면에 감광성 수지인 포토 레지스트(110)를 도포한다. 여기서 상기 포토 레지스트(110)는 폴리머(Polymer), 솔벤트(Solvent), 센시타이저(Sensitizer) 등으로 이루어진 용액이며 막이 얇고 균일하게 코팅될 수 있으며 핀 홀(Pin Hole)이 없고 밀착성이 좋으며 내선성이 좋고 자외선 등에 대해 감도가 좋을 것을 사용한다.1. photoresist application step; The photoresist 110, which is a photosensitive resin, is coated on both surfaces of the metallic raw material 100 made of copper (Cu) or alloy (Ni + Fe), which is the raw material 100 of the lead frame. Here, the photoresist 110 is a solution composed of a polymer, a solvent, a sensitizer, and the like, and the film may be thinly and uniformly coated, has no pin holes, has good adhesion, and is resistant to heat. It should be good and have good sensitivity against ultraviolet rays.
2. 포토 마스크 단계 ; 상기 포토 레지스트(110)가 도포된 원자재(100)의 양면에 패턴이 형성된 포토 마스크(120)를 밀착시켜 위치를 맞추고 전사한다.2. photo mask step; The photo mask 120 having a pattern formed on both surfaces of the raw material 100 to which the photoresist 110 is applied is brought into close contact with each other to be aligned and transferred.
여기서 상기 패턴이 형성된 포토 마스크(120)는 금속성 원자재(100)의 양면에 비 대칭적으로 형성시키는데 리드(300)와 리드(300) 사이에는 전사시키지 않고, 리드(300)가 형성될 표면에는 한면에 전사시키며, 상기 리드(300)에 형성될 범프(310)의 한 표면에는 원형으로 전사시킨다.Here, the photomask 120 having the pattern is formed asymmetrically on both sides of the metallic raw material 100, but is not transferred between the lead 300 and the lead 300, but on one surface of the surface on which the lead 300 is to be formed. Transfer to a circular shape on one surface of the bump 310 to be formed in the lead 300.
3. 노광 단계 ; 상기 포토 레지스트(110)와 포토 마스킹이 양면에 형성된 원자재(100)를 자외선 등의 광원에 노출시켜 패턴이 형성된 포토 레지스트(110) 부분을 다중화 시킨다.3. exposure step; The photoresist 110 and the photomasking are exposed to a light source such as ultraviolet rays to expose the raw material 100 formed on both surfaces to multiplex the portion of the patterned photoresist 110.
4. 현상 단계 ; 상기 원자재(100)에서 다중화 되지 않은 부분을 화학 용액 또는 물 등으로 세척하여 제거함으로서 현상한다. 이와 같이 다중화 되지 않은 부분을 화학용액 또는 물 등으로 세척하여 씻어 내면 금속성 원자재(100)의 한면에는 선택적으로 포토 레지스트(110)와 포토 마스크(120)층이 형성되며 다음 단계에서 형성될 리드(300)와 리드(300) 사이에는 전혀 위치하지 않고, 리드(300)의 표면에는 양면에 위치하게 되며, 상기 범프(310)의 표면으로는 원형으로 위치한다.4. Development stage; The unmultiplexed portion of the raw material 100 is developed by washing with a chemical solution or water. When the non-multiplexed portions are washed by washing with chemical solution or water, a layer of photoresist 110 and photomask 120 is selectively formed on one side of the metallic raw material 100 and the lead 300 to be formed in the next step. ) And the lead 300 are not positioned at all, and are positioned on both surfaces of the lead 300, and are circularly positioned on the surface of the bump 310.
5. 에칭 단계 ; 상기 현상이 끝난 원자재(100)를 화학 약품으로서 에칭한다. 상기와 같이 에칭을 하게 되면 리드(300)와 리드(300) 사이는 풀 에칭(200)으로 관통되고, 리드(300)에 형성되는 원형의 범프(310) 주변은 할프 에칭(210)으로 반만 에칭되어 본 발명에 의한 리드 프레임이 제조되는 것이다.5. etching step; The developed raw material 100 is etched as a chemical. When the etching is performed as described above, the lead 300 and the lead 300 are penetrated by the full etching 200, and the half around the circular bump 310 formed in the lead 300 is half-etched by the half etching 210. The lead frame according to the present invention is manufactured.
상기 에칭 단계가 끝난 리드 프레임의 외측으로는 후공정에서 제조되는 칩 스케일 반도체 패키지의 상, 하 균형을 맞추기 위해 절곡 장비를 이용하여 적어도 1회 이상 절곡한 다운 셋(320) 형성도 가능하다.Outside the lead frame after the etching step, the down set 320 may be formed by bending at least one or more times by using bending equipment to balance the chip scale semiconductor package manufactured in a later process.
참고로 상기 리드 프레임의 제조 방법을 도시한 2A 내지 2B는 완성된 리드 프레임을 나타낸 3A 및 3B의 A-A' 단면 형성 과정을 예로하여 설명한 것이다.For reference, 2A to 2B illustrating the manufacturing method of the lead frame will be described by taking the A-A 'cross-sectional process of 3A and 3B showing the completed lead frame as an example.
도 3A 내지 도 3B는 상기의 단계로 제조된 리드 프레임을 나타낸 평면도 및 저면도로서 도 3A의 평면도에서 볼 수 있는 바와 같이, 반도체 칩(400)이 안착될 다수의 내부 리드(600)가 랜덤(Random)이 형성되어 있고, 상기 각 내부 리드(600)는 소정의 각도로 절곡된 다운셋(320)이 형성되어 있으며, 상기 내부 리드(600)의 외측으로는 외부 리드(610)가 형성되어 있고, 상기 내부 리드(600)와 외부 리드(610)의 경계면에는 직각으로 댐바(620)가 연결되어 있다. 여기서 부호 700은 차후에 반도체 칩이 안착될 영역을 표시한 것이다.3A to 3B are plan and bottom views illustrating the lead frame manufactured in the above-described steps, as shown in the plan view of FIG. 3A, wherein the plurality of internal leads 600 on which the semiconductor chip 400 is to be mounted are random ( Random) is formed, each of the inner lead 600 is formed with a downset 320 bent at a predetermined angle, the outer lead 610 is formed outside the inner lead 600 The dam bar 620 is connected to the interface between the inner lead 600 and the outer lead 610 at a right angle. Here, reference numeral 700 denotes an area where the semiconductor chip is to be mounted later.
또한 도 3B의 저면도에서 볼 수 있는 바와 같이, 상기 내부 리드(600)의 저면에는 다수의 범프(310)가 형성되어 있으며 그 형상은 원형으로 되어 반도체 패키지 공정에서 융착될 솔더 볼(500)의 접착성을 양호하게 할 수 있도록 하였다. 그리고 상기 리드(300)에 형성된 범프(310)의 두께는 리드(300)의 두께보다 두껍게 형성하여 반도체 패키지 공정의 봉지 공정에서 저면으로 범프(310)의 표면이 노출되도록 하여 솔더 볼(500)의 융착을 용이하게 할 수 있도록 하였고 최초 원자재(100)의 평평도가 그대로 범프(310)의 평평도로 이어지기 때문에 양호한 평평도를 갖는 범프(310)를 형성할 수 있는 것이다.In addition, as can be seen in the bottom view of FIG. 3B, a plurality of bumps 310 are formed on the bottom of the inner lead 600, and the shape of the bumps 310 is circular to form a solder ball 500 to be fused in the semiconductor package process. Adhesiveness was made to be favorable. The thickness of the bump 310 formed on the lead 300 is greater than the thickness of the lead 300 to expose the surface of the bump 310 to the bottom of the solder ball 500 in the encapsulation process of the semiconductor package process. Since the fusion is facilitated and the flatness of the original raw material 100 leads to the flatness of the bump 310 as it is, it is possible to form the bump 310 having a good flatness.
여기서 상기 리드 프레임은 전술한 바와 같이 화학적 에칭으로 제작되기 때문에 상기 범프(310)의 위치, 형상, 크기를 선택적으로 에칭 함으로서 리드(300)의 표면에 임의의 위치, 형상, 크기로 변형하여 제작하는 것이 가능하며 도면에는 쿼드(Quad)형 리드 프레임만을 도시하였지만 듀얼(Dual)형 리드 프레임도 제작하여 사용할 수 있는 것이다.Since the lead frame is manufactured by chemical etching as described above, by selectively etching the position, shape, and size of the bumps 310, the lead frame is deformed to an arbitrary position, shape, and size on the surface of the lead 300. Although only quad type lead frames are shown in the drawings, dual type lead frames may also be manufactured and used.
또한 상기 에칭 방법을 사용함으로서 기계적 절곡에 의해서는 불가능한 미세한 범프(310) 어레이도 충분히 가능한 것이다.In addition, by using the above etching method, an array of fine bumps 310 that is impossible by mechanical bending may be sufficiently possible.
도 4는 상기 리드 프레임을 이용한 칩 스케일 반도체 패키지를 나타낸 단면도이다.4 is a cross-sectional view illustrating a chip scale semiconductor package using the lead frame.
도시된 바와 같이, 상기와 같이 제조된 리드 프레임을 구비하여 제조한 본 발명에 의한 칩 스케일 반도체 패키지는 각종 전자 소자가 집적되고 그 표면에는 입/출력 패드(410)가 다수 형성된 반도체 칩(400)이 중앙부에 위치하고, 상기 반도체 칩(400)의 저면에는 접착 테이프(430)가 접착되어 있으며, 상기 접착 테이프(430)의 저면에 다수의 원형 범프(310)가 형성된 내부 리드(600)가 접착되어 있다. 상기 내부 리드(600)의 외측으로는 다운셋(320)이 형성되어 있으며 상기 반도체 칩(400)과 상기 내부 리드(600)는 전도성 와이어(420)에 의해 전기적으로 연결되어 있다. 또한 상기 범프(310)를 제외한 내부 리드(600), 반도체 칩(400), 전도성 와이어(420) 등이 봉지 수단으로 봉지되어 몸체(800)를 형성하고 있으며, 상기 몸체(800)의 저면으로는 범프(310)의 표면이 노출되고 그 노출된 범프(310) 표면에 솔더 볼(500)이 융착되어 이루어져 있다.As shown, the chip scale semiconductor package according to the present invention manufactured with the lead frame manufactured as described above is a semiconductor chip 400 in which a variety of electronic devices are integrated and the input / output pad 410 is formed on the surface An adhesive tape 430 is attached to the bottom surface of the semiconductor chip 400, and an inner lead 600 having a plurality of circular bumps 310 formed on the bottom surface of the adhesive tape 430 is attached thereto. have. A downset 320 is formed outside the inner lead 600, and the semiconductor chip 400 and the inner lead 600 are electrically connected by a conductive wire 420. In addition, the inner lead 600, the semiconductor chip 400, the conductive wire 420, and the like, except for the bump 310, are encapsulated by an encapsulation means to form a body 800, and as the bottom of the body 800, The surface of the bump 310 is exposed and the solder balls 500 are fused to the exposed surface of the bump 310.
여기서 상기 범프(310)의 두께는 내부 리드(600)의 두께보다 두껍게 형성되어 있으며 그 형상은 저면에서 볼 때 원형으로 형성되어 있다.The bump 310 is formed to have a thickness greater than that of the inner lead 600, and the shape of the bump 310 is formed in a circular shape when viewed from the bottom.
본 발명은 비록 이상에서와 같은 실시예들에 한하여만 설명하였지만, 여기에만 한정되지 않으며 본 발명의 범주와 사상에서 벗어남 없이 여러 가지의 변형과 수정이 이루어질 수 있을 것이다.Although the present invention has been described only in the above-described embodiments, various modifications and changes may be made without departing from the scope and spirit of the present invention.
따라서, 본 발명은, 리드와 리드 사이는 풀 에칭으로 관통시켜 분리하고, 리드에 형성되는 범프의 주변은 할프 에칭으로 반만 에칭하여 이루어진 리드 프레임과, 상기 리드 프레임의 내부 리드상에 접착된 접착 테이프와, 상기 접착 테이프상에 접착된 반도체 칩과, 상기 반도체 칩과 상기 내부 리드를 전기적으로 연결하는 전도성 와이어와, 상기 범프를 제외한 내부 리드, 반도체 칩, 전도성 와이어를 봉지제로 봉지하여 형성된 몸체와, 상기 몸체의 저면으로 노출된 범프 표면에 융착된 솔더 볼로 이루어진 칩 스케일 반도체 패키지를 특징으로 하여, 화학적인 에칭 방법을 이용하여 적은 수의 장비와 간단한 제조 과정으로 메인 보드로의 입/출력 수단으로서 솔더 볼이 융착되는 범프 표면을 원형으로 제조하고, 그 범프들 사이의 우수한 평평도 그리고 세밀한 범프 어레이 패턴 형성이 가능하여 반도체 칩과 그것을 감싸는 몸체의 크기를 거의 비슷하게 할 수 있는 리드 프레임의 제조 방법 및 이를 이용한 칩 스케일 반도체 패키지를 제공하는 것이다.Therefore, in the present invention, a lead frame is formed by separating a lead and a lead through a pull etching, and the periphery of the bump formed on the lead is half-etched by half etching, and an adhesive tape adhered on the inner lead of the lead frame. A body formed by encapsulating a semiconductor chip adhered on the adhesive tape, a conductive wire electrically connecting the semiconductor chip and the internal lead, and an inner lead, a semiconductor chip, and a conductive wire excluding the bump; A chip scale semiconductor package comprising a solder ball fused to a bump surface exposed to the bottom surface of the body, using a chemical etching method, solder as an input / output means to the main board with a small number of equipment and a simple manufacturing process The bump surface to which the ball is fused is made circular, with good flatness between the bumps and The possible dense bump array patterns formed to provide a manufacturing method and the chip scale semiconductor package using the same of the lead frame which may be substantially similar to the size of the chip and the semiconductor body surrounding it.
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| KR1019960062312A KR19980044250A (en) | 1996-12-06 | 1996-12-06 | Manufacturing Method of Lead Frame and Chip Scale Semiconductor Package Using the Same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053970A (en) * | 2001-12-24 | 2003-07-02 | 동부전자 주식회사 | Lead frame of semiconductor package |
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- 1996-12-06 KR KR1019960062312A patent/KR19980044250A/en not_active Application Discontinuation
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