KR19980043645A - Test apparatus for semiconductor device - Google Patents
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Abstract
본 발명은 디바이스에 대한 전기적 테스트 및 번인 테스트를 수행할 수 있는 테스트 장치에 관한 것이다. 이는, 반도체 디바이스를 테스트하기 위한 프로그램이 내장된 제1테스터 및 제2테스터와; 상기 제1테스터에 전기적으로 연결된 제1a소켓 및 제1b소켓을 각각 구비한 제1a테스트 헤드 및 제1b테스트 헤드와; 상기 제2테스터에 전기적으로 연결된 제2a소켓 및 제2b소켓을 각각 구비한 제2a테스트 헤드 및 제2b테스트 헤드와; 제1a소켓 및 제2a소켓에 반도체 디바이스를 공급하는 제1핸들러와 제1b소켓 및 제2b소켓에 반도체 디바이스를 공급하는 제2핸들러로 이루어진 테스트 장치에 의하여 달성된다. 따라서, 본 발명에 따르면, 하나의 핸들러에 복수개의 테스트 헤드가 장착되고 이러한 테스트 헤드에는 상이한 복수개의 테스터에 각각 전기적으로 연결된 소켓이 구비됨으로서 복수개의 테스트에 내장된 프로그램이 가동됨으로서 반도체 디바이스에 대한 테스트가 동시에 수행되어 테스트 효율을 향상시킬 수 있다.The present invention relates to a test apparatus capable of performing electrical and burn-in tests on a device. This includes: a first tester and a second tester in which a program for testing a semiconductor device is embedded; A first a test head and a first b test head each having a first a socket and a first b socket electrically connected to the first tester; A second a test head and a second b test head each having a second a socket and a second b socket electrically connected to the second tester; A first device for supplying a semiconductor device to the first and second sockets and a second handler for supplying the semiconductor device to the first and second sockets are provided. Accordingly, according to the present invention, a test device for a semiconductor device is provided by executing a program embedded in a plurality of tests by mounting a plurality of test heads in one handler and sockets electrically connected to a plurality of different testers, respectively. Can be performed simultaneously to improve test efficiency.
Description
본 발명은 반도체 디바이스에 대한 전기적 테스트 또는 번인 테스트를 수행하는 테스트 장치에 관한 것으로, 특히 복수개의 테스터에 대응하여 전기적으로 연결된 테스트 헤드가 하나의 핸들러에 장착되어서 테스트 효율을 향상시킬 수 있는 태스트 장치에 관한 것이다.The present invention relates to a test apparatus for performing an electrical test or a burn-in test for a semiconductor device, and more particularly, to a test apparatus in which a test head electrically connected to a plurality of testers is mounted in one handler to improve test efficiency. It is about.
일반적으로, 전자 장치가 경박 단소화되는 추세에 부응하기 위하여 VLSI 등과 같은 집적 회로 제조 공정 기술 및 디자인 기술의 현저한 발전으로 집적도가 증가되고 다기능화 및 고기능화된 반도체칩이 개발되었으며, 이러한 반도체칩을 외부 환경으로부터 보호하거나 또는 인쇄 배선 기판 등에 용이하게 실장시키기 위한 반도체 패키지 기술의 개발이 요구되었다.In general, in order to meet the tendency of the electronic device to be light and short, the development of integrated circuit manufacturing process technology and design technology such as VLSI and the like has increased the integration, multifunctional and highly functional semiconductor chip has been developed. There has been a demand for the development of semiconductor package technology to protect the environment or to easily mount a printed wiring board or the like.
한편, 전자 장치의 다기능화, 고출력화 및 고속화 추세에 부응하기 위하여 인쇄 배선 기판에 실장되는 반도체칩의 실장 밀도를 향상시키기 위한 기술이 요구되었으며, 이러한 요구를 만족시키기 위하여 반도체 패키지의 구조는 핀삽입형에서 표면 실장형으로 발전되었고 또한 이에 부가하여 패키지의 크기를 감소시키기 위한 요구를 만족시킬 수 있도록 칩 스케일 패키지(CSP) 또는 노운 굳 다이(KGD)가 제조되었다.On the other hand, in order to meet the trend of multifunction, high output and high speed of electronic devices, a technique for improving the mounting density of semiconductor chips mounted on a printed wiring board has been required. Chip scale packages (CSPs) or known good dies (KGDs) have been manufactured to meet the need to reduce the size of packages.
여기에서, DIP(dual-inline package), SIP 및 PGA 등과 같은 핀삽입형 패키지는 반도체칩의 집적도 증가에 따른 핀수의 증가로 인하여 그의 크기가 증가되고, 수십개의 입/출력 단자에 대한 취급이 어렵거나 또는 많은 수의 핀홀을 기판에 형성시켜야 하는 등과 같은 문제점을 야기시킨다. 따라서, 이러한 문제점을 해소시킬 수 있을 뿐만 아니라 전자 장치의 고속화, 다기능화 및 고밀도 실장화 요구를 만족시키기 위하여 SOJ, SOP, TSOP, PLCC 및 QFP 등과 같은 다양한 구조의 표면 실장형 패키지가 개발되었다.Here, the pin-in package such as dual-inline package (DIP), SIP, and PGA is increased in size due to the increase in the number of pins according to the increase in the density of the semiconductor chip, difficult to handle dozens of input / output terminals or Or a large number of pinholes must be formed in the substrate. Therefore, in order to solve such a problem and to meet the demand for high speed, multifunction, and high density mounting of electronic devices, surface mount packages having various structures such as SOJ, SOP, TSOP, PLCC, and QFP have been developed.
이러한 반도체 패키지는 그의 전기적 신뢰성을 확보하기 위해 전기적 테스트 및/또는 번인 테스트를 받게 된다. 즉, 전기적 테스트에 의해서, 반도체칩의 모든 입ㆍ출력 단자를 테스트 신호 발생 회로에 연결하여 반도체 패키지에 대한 정상적인 동작 및 단선 여부를 평가하게 된다. 이에 부가하여, 번인 테스트에 의해서, 테스트 신호 발생 회로와 연결된 입ㆍ출력 단자에 정상 동작 조건보다 높은 온도, 전압 및 전류 등으로 스트레스를 인가하여 반도체칩의 수명 및 결함 발생 여부를 점검하게 된다. 이러한 테스트를 수행함으로서 반도체 디바이스의 출하전에 결함이 발견된 반도체 디바이스를 검출하여 제거시킴으로서 제품의 신뢰성을 보장하게 된다.Such semiconductor packages are subjected to electrical tests and / or burn-in tests to ensure their electrical reliability. That is, by electrical test, all input / output terminals of the semiconductor chip are connected to the test signal generator to evaluate the normal operation and disconnection of the semiconductor package. In addition, by the burn-in test, stress is applied to the input / output terminals connected to the test signal generating circuit at a temperature, voltage, and current higher than normal operating conditions to check the lifespan and defect occurrence of the semiconductor chip. By performing such a test, the reliability of the product is ensured by detecting and removing the semiconductor device in which the defect is found before shipment of the semiconductor device.
도 1을 참조하면, 상기된 바와 같이 반도체 디바이스에 대한 전기적 테스트 및/또는 번인 테스트를 수행하는 테스트 장치는 테스트용 프로그램이 내장되어 있는 테스터(120)와, 반도체 디바이스를 공급하는 이송 수단이 설치된 핸들러(110)로 이루어져 있고, 상기 핸들러(110)에는 상기 테스터(120)에 전기적으로 연결되고 반도체 디바이스가 장착되는 소켓(121a)을 구비한 테스트 헤드(121)가 설치되어 있다.Referring to FIG. 1, a test apparatus for performing an electrical test and / or a burn-in test on a semiconductor device as described above includes a tester 120 having a test program embedded therein and a handler provided with a transfer means for supplying a semiconductor device. And a test head 121 having a socket 121a electrically connected to the tester 120 and to which the semiconductor device is mounted.
따라서, 트레이(111)에 담겨져 있는 반도체 디바이스가 상기 이송 수단의 작동에 의하여 상기 소켓(121a)으로 이송되어 로딩된 상태에서 상기 테스터(120)에 내장된 프로그램이 가동되어 상기 반도체 디바이스의 전기적 특성을 테스트하게 된다. 그리고, 테스트가 완료된 반도체 디바이스는 그의 전기적 특성 결과에 따라서 양품 및 불량품으로 분리된 후 상기 이송 수단에 의하여 제1트레이(112) 및 제2트레이(113)로 언로딩된다.Therefore, the program embedded in the tester 120 is operated while the semiconductor device contained in the tray 111 is transferred to the socket 121a by the operation of the transfer means and loaded. Will be tested. Then, the tested semiconductor device is separated into good and bad according to the result of the electrical characteristics, and then unloaded into the first tray 112 and the second tray 113 by the transfer means.
한편, 상기 이송 수단의 작동에 의한 반도체 디바이스의 로딩/언로딩이 이루어지는 동안에 테스터(120)의 작동이 정지됨으로서 반도체 디바이스에 대한 테스트 효율이 저하된다.On the other hand, while the loading / unloading of the semiconductor device by the operation of the transfer means is performed, the operation of the tester 120 is stopped, thereby reducing the test efficiency of the semiconductor device.
따라서, 이러한 문제점을 해소시키기 위한 종래 일실시예가 예시된 도 2를 참조하면, 테스트 장치는 테스트 프로그램이 내장된 하나의 테스터(220)와, 반도체 디바이스를 공급하는 핸들러(210)와, 상기 테스터(220)에 전기적으로 연결되고 반도체 디바이스가 장착되는 2개의 소켓을 각각 구비한 2개의 테스트 헤드(221,222)로 이루어진다.Therefore, referring to FIG. 2, in which a conventional embodiment for solving such a problem is illustrated, a test apparatus includes a tester 220 having a test program embedded therein, a handler 210 for supplying a semiconductor device, and the tester ( Two test heads 221, 222, each having two sockets electrically connected to 220 and equipped with a semiconductor device.
따라서, 하나의 테스트 헤드의 소켓에 로딩된 반도체 디바이스가 테스트되는 동안에 다른 하나의 테스트 헤드에 반도체 디바이스를 로딩시키거나 또는 언로딩시킴으로서 반도체 디바이스에 대한 테스트 효율을 향상시킬 수 있다.Thus, by loading or unloading the semiconductor device into the other test head while the semiconductor device loaded into the socket of one test head is being tested, it is possible to improve the test efficiency for the semiconductor device.
그러나, 이러한 테스트 장치에 의하여 2개의 반도체 디바이스를 동시에 테스트할 수 없으므로 복수개의 반도체 디바이스에 대한 전기적 특성을 테스트하기 위하여 많은 시간을 요하게 되고 그 결과 테스트 장치의 테스트 효율이 저하되는 종래의 문제점을 완전하게 해소할 수 없게된다.However, these two test devices cannot test two semiconductor devices at the same time, so it takes a lot of time to test the electrical characteristics of a plurality of semiconductor devices, and as a result, the conventional problem that the test efficiency of the test device is lowered completely is completely eliminated. It cannot be resolved.
상기된 문제점을 해소시키기 위한 일실시예에 따르면, 본 발명의 기술적 과제는 하나의 핸들러에 설치된 테스트 헤드의 소켓에 로딩되는 반도체 디바이스를 테스트하는 효율을 향상시킬 수 있는 반도체 디바이스용 테스트 장치를 제공하는 데 있다.According to one embodiment for solving the above problems, the technical problem of the present invention is to provide a test apparatus for a semiconductor device that can improve the efficiency of testing the semiconductor device loaded in the socket of the test head installed in one handler There is.
도 1은 일반적인 반도체 디바이스용 테스트 장치를 개략적으로 도시한 블록도.1 is a block diagram schematically showing a test apparatus for a general semiconductor device.
도 2는 종래 일실시예에 따른 반도체 디바이스용 테스트 장치를 개략적으로 도시한 블록도.2 is a block diagram schematically illustrating a test apparatus for a semiconductor device according to an exemplary embodiment.
도 3은 본 발명에 따른 반도체 디바이스용 테스트 장치를 개략적으로 도시한 블록도.3 is a block diagram schematically showing a test apparatus for a semiconductor device according to the present invention;
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of the drawings
310. 제1테스터311. 제1a테스트 헤드310. First tester 311. Test 1a
312. 제1b테스트 헤드320. 제2테스터312. Testhead 1b 320. 2nd tester
321. 제2a테스트 헤드322. 제2b테스트 헤드321. Testament 2a. 2b test head
330. 제1핸들러340. 제2핸들러330. The first handler 340. 2nd handler
상기된 기술적 과제를 달성하기 위한 실시예에 따르면, 본 발명은 반도체 디바이스를 테스트하기 위한 프로그램이 내장된 제1테스터 및 제2테스터와; 상기 제1테스터에 전기적으로 연결된 제1a소켓 및 제1b소켓을 각각 구비한 제1a테스트 헤드 및 제1b테스트 헤드와; 상기 제2테스터에 전기적으로 연결된 제2a소켓 및 제2b소켓을 각각 구비한 제2a테스트 헤드 및 제2b테스트 헤드와; 제1a소켓 및 제2a소켓에 테스트하기 위한 반도체 디바이스를 공급하는 제1핸들러와 제1b소켓 및 제2b소켓에 반도체 디바이스를 공급하는 제2핸들러로 이루어진 것을 특징으로 하는 테스트 장치를 제공한다.According to an embodiment for achieving the above technical problem, the present invention includes: a first tester and a second tester in which a program for testing a semiconductor device is embedded; A first a test head and a first b test head each having a first a socket and a first b socket electrically connected to the first tester; A second a test head and a second b test head each having a second a socket and a second b socket electrically connected to the second tester; A test apparatus comprising a first handler supplying a semiconductor device for testing the first and second sockets, and a second handler supplying the semiconductor device to the first and second sockets.
본 발명의 일실시예에 따르면, 상기 제1핸들러에는 상기 제1a테스트 헤드 및 제2a테스트 헤드가 장착되고 상기 제2핸들러에는 상기 제1b테스트 헤드 및 제2b테스트 헤드가 장착된 것을 특징으로 한다.According to an embodiment of the present invention, the first handler is mounted with the first test head and the second a test head, and the second handler is equipped with the first b test head and the second b test head.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 따른 반도체 디바이스용 테스트 장치를 개략적으로 도시한 구성도이다.3 is a configuration diagram schematically illustrating a test apparatus for a semiconductor device according to an embodiment of the present invention.
즉, 본 발명의 실시예에 따른 반도체 디바이스용 테스트 장치는 반도체 디바이스를 테스트하기 위한 프로그램이 내장된 제1테스터(310) 및 제2테스터(320)와; 상기 제1테스터(310)에 전기적으로 연결된 제1a소켓 및 제1b소켓을 각각 구비한 제1a테스트 헤드(311) 및 제1b테스트 헤드(312)와; 상기 제2테스터(320)에 전기적으로 연결된 제2a소켓 및 제2b소켓을 각각 구비한 제2a테스트 헤드(321) 및 제2b테스트 헤드(322)와; 제1a소켓 및 제2a소켓에 반도체 디바이스를 공급하는 제1핸들러(330)와 제1b소켓 및 제2b소켓에 반도체 디바이스를 공급하는 제2핸들러(340)로 이루어진다.That is, the test apparatus for a semiconductor device according to an embodiment of the present invention includes a first tester 310 and a second tester 320 in which a program for testing a semiconductor device is embedded; A first a test head 311 and a first b test head 312 each having a first a socket and a first b socket electrically connected to the first tester 310; A second a test head 321 and a second b test head 322 each having a second a socket and a second b socket electrically connected to the second tester 320; The first handler 330 supplies semiconductor devices to the first and second sockets, and the second handler 340 supplies semiconductor devices to the first and second sockets.
여기에서, 상기 제1핸들러(330)에는 복수개의 반도체 디바이스가 적재되어 있는 제1a트레이(331)와 테스트 결과 양부가 판정된 반도체 디바이스가 불량품 및 양품으로 분류되어 각각 적재되는 제1b트레이(332) 및 제1c트레이(333)가 설치되어 있다. 또한, 상기 제2핸들러(340)에는 복수개의 반도체 디바이스가 적재되어 있는 제2a트레이(341)와 테스트 결과 양부가 판정된 반도체 디바이스가 불량품 및 양품으로 분류되어 각각 적재되는 제2b트레이(342) 및 제2c트레이(343)가 설치되어 있다.Here, the first handler 330 includes a first a tray 331 in which a plurality of semiconductor devices are loaded, and a first b tray 332 in which semiconductor devices whose quality is determined as a result of the test are classified into defective products and good products. And a first c tray 333 are provided. In addition, the second handler 340 includes a second a tray 341 on which a plurality of semiconductor devices are stacked, and a second b tray 342 on which semiconductor devices, which have been determined as a result of the test, are classified and disposed as defective or good. The second c tray 343 is provided.
그리고, 상기 제1핸들러(330)에는 상기 제1테스터(310)에 전기적으로 연결된 제1a소켓이 내장된 제1a테스트 헤드(311) 및 상기 제2테스터(320)에 전기적으로 연결된 제2a소켓이 내장된 제2a테스트 헤드(311)가 설치된다. 또한, 상기 제1핸들러(330)에는 상기 제1테스터(310)에 전기적으로 연결된 제1a소켓이 내장된 제1a테스트 헤드(311) 및 상기 제2테스터(320)에 전기적으로 연결된 제2a소켓이 내장된 제2a테스트 헤드(311)가 설치된다.The first handler 330 includes a first a test head 311 having a first a socket electrically connected to the first tester 310, and a second a socket electrically connected to the second tester 320. An embedded second 2a test head 311 is installed. In addition, the first handler 330 includes a first a test head 311 having a first a socket electrically connected to the first tester 310 and a second a socket electrically connected to the second tester 320. An embedded second 2a test head 311 is installed.
상기 제1핸들러(330)에 장착된 이송 수단(도시되어 있지 않음)의 작동에 의하여 상기 제1a트레이(331)에 적재된 반도체 디바이스가 상기 제1a소켓 및 제2a소켓에 장착된다. 그리고, 상기 제1테스터(310) 및 제2테스터(320)에 내장된 프로그램의 작동에 의하여 상기 반도체 디바이스에 대한 전기적 테스트 또는 번인 테스트를 수행한다.The semiconductor device mounted on the first a tray 331 is mounted on the first a socket and the second a socket by the operation of a transfer means (not shown) mounted on the first handler 330. In addition, an electrical test or a burn-in test may be performed on the semiconductor device by operation of a program embedded in the first tester 310 and the second tester 320.
한편, 상기 제2핸들러(340)에 장착된 이송 수단(도시되어 있지 않음)의 작동에 의하여 상기 제2a트레이(341)에 적재된 반도체 디바이스가 상기 제1b소켓 및 제2b소켓에 장착된다. 그리고, 상기 제1테스터(310) 및 제2테스터(320)에 내장된 프로그램의 작동에 의하여 상기 반도체 디바이스에 대한 전기적 테스트 또는 번인 테스트를 수행한다.Meanwhile, a semiconductor device mounted on the second a tray 341 is mounted on the first b socket and the second b socket by the operation of a transfer means (not shown) mounted on the second handler 340. In addition, an electrical test or a burn-in test may be performed on the semiconductor device by operation of a program embedded in the first tester 310 and the second tester 320.
즉, 상기 제1테스터(310)에 내장된 프로그램의 가동에 의하여 상기 제1핸들러(330)의 제1a소켓 및 제2핸들러(340)의 제1b소켓에 장착된 반도체 디바이스가 동시에 테스트되고 또한, 상기 제2테스터(320)에 내장된 프로그램의 가동에 의하여 상기 제1핸들러(330)의 제2a소켓 및 제2핸들러(340)의 제2b소켓에 장착된 반도체 디바이스가 동시에 테스트된다.That is, the semiconductor device mounted on the first socket of the first handler 330 and the first socket of the second handler 340 is simultaneously tested by the operation of the program embedded in the first tester 310. The semiconductor device mounted on the second a socket of the first handler 330 and the second b socket of the second handler 340 is simultaneously tested by the operation of the program embedded in the second tester 320.
한편, 본 발명을 설명하기 위하여 첨부된 도면은 하나의 핸들러에 장착된 2개의 테스트 헤드가 상이한 2개의 테스터에 전기적으로 각각 연결되어 반도체 디바이스에 대한 테스트를 동시에 수행함으로서 디바이스에 대한 테스트 효율을 향상시킬 수 있으며 본 발명의 다른 실시예에 따르면, 하나의 핸들러에 2개 이상의 테스트 헤드가 장착되고 이러한 테스트 헤드는 상이한 2개 이상의 테스터에 각각 전기적으로 연결된다.Meanwhile, in order to improve the test efficiency of a device, two test heads mounted on one handler are electrically connected to two different testers, respectively, to simultaneously test a semiconductor device. According to another embodiment of the present invention, two or more test heads may be mounted in one handler, and the test heads may be electrically connected to two or more different testers, respectively.
이상, 상기 내용은 본 발명의 바람직한 일실시예를 단지 예시한 것으로 본 발명의 당업자는 첨부된 청구 범위에 기재된 본 발명의 요지 및 사상을 변경시킴이 없이 본 발명에 대한 수정 및 변경을 가할 수 있다.The foregoing is merely illustrative of a preferred embodiment of the present invention and those skilled in the art can make modifications and variations to the present invention without changing the spirit and spirit of the invention as set forth in the appended claims. .
따라서, 본 발명에 따르면, 하나의 핸들러에 복수개의 테스트 헤드가 장착되고 이러한 테스트 헤드에는 상이한 복수개의 테스터에 각각 전기적으로 연결된 소켓이 구비됨으로서 복수개의 테스트에 내장된 프로그램이 가동됨으로서 반도체 디바이스에 대한 테스트가 동시에 수행되어 테스트 효율을 향상시킬 수 있다.Accordingly, according to the present invention, a test device for a semiconductor device is provided by executing a program embedded in a plurality of tests by mounting a plurality of test heads in one handler and sockets electrically connected to a plurality of different testers, respectively. Can be performed simultaneously to improve test efficiency.
Claims (3)
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|---|---|---|---|
| KR1019960061594A KR19980043645A (en) | 1996-12-04 | 1996-12-04 | Test apparatus for semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960061594A KR19980043645A (en) | 1996-12-04 | 1996-12-04 | Test apparatus for semiconductor device |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960061594A KR19980043645A (en) | 1996-12-04 | 1996-12-04 | Test apparatus for semiconductor device |
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| Country | Link |
|---|---|
| KR (1) | KR19980043645A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100567224B1 (en) * | 1999-02-22 | 2006-04-04 | 삼성전자주식회사 | Semiconductor manufacture test equipment |
| KR20190131854A (en) * | 2018-05-17 | 2019-11-27 | 삼성전자주식회사 | Multi-channel package, and test apparatus and test method for testing the package |
-
1996
- 1996-12-04 KR KR1019960061594A patent/KR19980043645A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100567224B1 (en) * | 1999-02-22 | 2006-04-04 | 삼성전자주식회사 | Semiconductor manufacture test equipment |
| KR20190131854A (en) * | 2018-05-17 | 2019-11-27 | 삼성전자주식회사 | Multi-channel package, and test apparatus and test method for testing the package |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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