KR100193135B1 - Wafer Level Burn-in Test Method - Google Patents

Abstract

본 발명은 웨이퍼 레벨 번인 테스트 방법에 관한 것으로, 웨이퍼의 스크라이브 영역에 웨이퍼 상의 베어칩들이 쉬프트 레지스터로 구동되기 위해 금속 배선이 형성되고, 클럭펄스가 상기 베이칩들에 인가될 때 마다 상기 베어칩의 출력신호가 인접한 베어칩들의 입력단자에 인가되어 웨이퍼 상의 베어칩들이 구동됨으로써, 웨이퍼 레벨에서 번인테스트가 실시됨으로 번인 테스트 공정이 간단해지고, 멀티칩 모듈방식의 패키지의 수율을 향상시킬 수 있는고신뢰성의 칩의 생산할 수 있는 장점이 있다.The present invention relates to a wafer level burn-in test method, wherein metal wires are formed in a scribe region of a wafer so that bare chips on the wafer are driven by a shift register, and each time a clock pulse is applied to the bay chips, As the output signal is applied to the input terminals of adjacent bare chips to drive bare chips on the wafer, burn-in test is performed at the wafer level, which simplifies the burn-in test process and improves the reliability of the multi-chip modular package. Has the advantage of being able to produce chips.

Description

웨이퍼 레벨 번인 테스트 방법Wafer Level Burn-in Test Method

제1도는 종래의 패키지 레벨 번인 공정을 설명하기 위한 도면.1 is a diagram for explaining a conventional package level burn-in process.

제2도는 종래의 패키지 레벨 번인 보드를 나타내는 평면도.2 is a plan view showing a conventional package level burn-in board.

제3도는 종래의 베어칩 레벨 번인 공정을 설명하기 위한 도면.3 is a diagram for explaining a conventional bare chip level burn-in process.

제4도는 본 발명의 실시예에 의한 웨이퍼 레벨 번인 테스트 하기위한 장치를 나타내는 평면도.4 is a plan view showing an apparatus for testing wafer level burn-in according to an embodiment of the present invention.

제5도는 제4도의 서로 인접한 두 개의 베어칩의 연결된 상태를 나타내는 상세 평면도.FIG. 5 is a detailed plan view showing the connection state of two adjacent bare chips of FIG.

제6도는 본 발명에 의한 번인을 설명하기 위한 개념적인 회로 연결을 나타내는 논리 회로도.6 is a logic circuit diagram showing conceptual circuit connections for explaining burn-in according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

40 : 웨이퍼 42 : 베어칩40: wafer 42: bare chip

44 : 금속 배선 50 : 웨이퍼 지지구44: metal wiring 50: wafer support

60 : 지지링 영역 70 : 전도성 패드60: support ring region 70: conductive pad

80 : 소켓 90 : 프루브 카드80: socket 90: probe card

본 발명은 번인 테스트 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 레벨에서의 번인 테스트 방법에 관한 것이다.The present invention relates to a burn-in test method, and more particularly to a burn-in test method at the wafer level.

최근에 전자 제품의 고속화, 다기능화, 소형화 추세에 따라서, 멀티 칩 모듈(multi chip module, 이하 MCM이라 한다) 및 하이브리드(hybrid) 집적회로와 같은 기능 모듈 실장 기술에 대한 연구가 활발히 진행되고 있다.Recently, according to the trend of high speed, multifunction, and miniaturization of electronic products, researches on functional module mounting technologies such as multi chip modules (hereinafter referred to as MCM) and hybrid integrated circuits have been actively conducted.

검사 공정에서 테스터와 핸들러를 가지고 반도체 칩을 테스트하지만 테스트 결과 양품으로 판정되었다고 해서 신뢰성이 우수하다고 판정할 수는 없다.Although the semiconductor chip is tested with a tester and a handler in the inspection process, a good result does not mean that the reliability is excellent.

즉, 반도체 칩이 인쇄회로기판 등에 실장된 직후에 초기치 불량이 발생할 수 있기 때문이다.That is, initial value defects may occur immediately after the semiconductor chip is mounted on a printed circuit board or the like.

이와 같은 초기치 불량을 감소시키는 방법으로 초기 3개월간의 스트레스와 맞먹는 온도, 압력, 전류를 반도체 칩에 가하는 번인 테스트를 거치게 된다.As a way to reduce this initial failure, the semiconductor chip is subjected to a burn-in test that applies temperature, pressure, and current to the semiconductor chip, equivalent to the initial three months of stress.

일반적으로 종래의 번인 테스트는 베어칩을 패키지한 후 번인을 실시하여 왔는데 이는 MCM, 하이드라브와 같은 다기능 패키지에서 상당한 테스트 수율을 저하시킬 뿐만 아니라 테스트 공정이 상당히 복잡해진다.Conventional burn-in tests have generally been performed after packaging bare chips, which not only significantly reduces test yields in multifunctional packages such as MCM and Hydra, but also significantly increases the test process.

따라서, 최근에는 이와 같은 문제점을 해결하기 위하여 베어칩을 번인할 수 있는 기술이 연구되고 있다. 그러나, 이 기술도 생산성이 매우 떨어지고 테스트 메커니즘도 매우 복잡하다. 왜냐하면, 웨이퍼를 개별 칩으로 분리한 후 그 칩을 다시 조립에 응용하기 때문이다.Therefore, in recent years, a technique for burning a bare chip has been researched to solve such a problem. However, this technique is also very productive and the testing mechanism is very complex. This is because the wafer is separated into individual chips and the chips are then applied for assembly.

제1도는 종래의 패키지 레벨 번인 공정을 설명하기 위한 도면이고, 제2도는 종래의 패키지 레벨 번인 보드를 나타내는 평면도이다.1 is a diagram for explaining a conventional package level burn-in process, and FIG. 2 is a plan view showing a conventional package level burn-in board.

제1도 및 제2도를 참조하면, 종래의 패키지 레벨 번인 공정을 살펴보면, 웨이퍼 제조공정에서 양품 판정을 받은 개별 칩(10)들이 MCM 방식으로 실장된 MCM패키지(12)는 번인 보드(20)상의 번인 소켓(22)에 삽입되어 전기적으로 연결되고, 상기 번인보드(20)의 외부 접속 단자(24)는 외부의 테스트 장비(도시 안됨)의 테스트 소켓에 전기적으로 연결된 상태에서 번인 테스트가 실시된다.Referring to FIGS. 1 and 2, in the conventional package level burn-in process, the MCM package 12 in which the individual chips 10 received in the wafer manufacturing process in the MCM method are mounted on the burn-in board 20. The burn-in test is carried out while being inserted into the burn-in socket 22 of the top and electrically connected, and the external connection terminal 24 of the burn-in board 20 is electrically connected to a test socket of an external test equipment (not shown). .

그러나, 이와 같은 메커니즘으로 MCM에 적용될 경우 제1도에 도시된 바와같이 단 1개의 칩(14)이 스트레스로 인하여 실패될 경우에는 나머지 칩들이 양품이어도 쓸모 없게 되는 문제가 생긴다.However, when applied to the MCM by such a mechanism, as shown in FIG. 1, when only one chip 14 fails due to stress, the remaining chips become useless even if they are good.

따라서 테스트 수율은 매우 저하되고 이로 인한 제조원가가 상승된다.As a result, the test yield is very low, thereby increasing the manufacturing cost.

따라서 최근에는 실현화된 베어칩 레벨 번인을 실시한 후 양품 칩을 패키징함으로써 테스트 수율을 높이는 기술이 사용되고 있다.Therefore, in recent years, a technique for increasing test yield by packaging good chips after implementing bare chip level burn-in has been realized.

제3도는 종래의 베어칩 레벨 번인 공정을 설명하기 위한 도면이다.3 is a view for explaining a conventional bare chip level burn-in process.

제3도를 참조하면, 베어칩 레벨 번인 공정은 우선 웨이퍼가 개별의 칩(10)들로 분리되고, 분리된 상기 칩(10)들을 번인을 실시해야 하는데, 상기 칩(10)들을 번인 장치에 로딩 및 언로딩 시키는 메커니즘이 매우 복잡할 뿐만 아니라 번인이 완료된 양품 칩을 상기 번인 장치에서 분리하여 다시 조립하여 패키지(30)를 형성되는데 있어서 양산성이 떨어진다.Referring to FIG. 3, the bare chip level burn-in process first requires the wafer to be separated into individual chips 10, and burned the separated chips 10 into the burn-in apparatus. Not only is the mechanism for loading and unloading very complicated, but also the productivity is poor in forming the package 30 by separating and reassembling the burned-in good product chip from the burn-in apparatus.

미국특허 4,281,449에서는 베어칩들이 개별 패키지 된 다음에 번인 테스트되는 패키지 레벨 번인 공정에서의 불량 칩의 패키지 비용을 절감하기 위해 웨이퍼 레벨 번인 테스트 방법을 개시하고 있다.U.S. Patent 4,281,449 discloses a wafer level burn-in test method to reduce the package cost of a defective chip in a package level burn-in process where bare chips are individually packaged and then burn-in tested.

상기 특허에서는 웨이퍼 공정의 마지막 단계에서 절연막에 패드 접속 구멍이 형성되고, 마스크 공정 및 금속배선 공정을 통해서 개별 베어칩들 사이의 웨이퍼 영역인 스크라이브 라인에 번인 바이어스를 위한 금속배선이 형성된다.In this patent, pad connection holes are formed in the insulating film at the end of the wafer process, and metal wiring for burn-in bias is formed in the scribe line, which is a wafer region between individual bare chips, through a mask process and a metal wiring process.

그리고, 상기 베어칩의 패드가 퓨즈어블(fusible)요소를 통해서 상기 금속배선에 공통적으로 연결되고, 번인 상기 퓨즈어블 요소의 용단여부를 테스트하고, 상기 마스크 공정의 마스크를 사용하여 상기 스크라이브 라인 상에 형성된 상기 금속배선이 제거된다.In addition, the pad of the bare chip is commonly connected to the metal wiring through a fuseable element, and the blown-out of the burnable fuseable element is tested, and the mask of the mask process is used on the scribe line. The metal wiring formed is removed.

또한 상기 각각의 개별 베어칩의 회로를 테스트하고, 상기 마스크를 사용하여 상기 절연층이 제거되고, 스크라이빙 공정을 통해서 상기 웨이퍼는 개별 칩으로 분리된다.In addition, the circuit of each individual bare chip is tested, the insulating layer is removed using the mask, and the wafer is separated into individual chips through a scribing process.

그리고, 테스트 결과 양품인 칩만 선별하게 된다.As a result of the test, only good chips are selected.

그러나, 상기 특허에서는 번인 과정에서 소트(short)된 베어칩이 인접 베어칩에 줄 수 있는 바이어스 영향을 방지하기 위하여 퓨즈어블 요소를 사용하고 있고 번인 후에 회로 테스트를 위하여 베어칩들을 공통적으로 연결하고 있는 금속배선을 제거하는 공정이 필수적이므로 번인을 위한 웨이퍼 형성 공정 및 번인 공정이 복잡한 문제가 있다.However, the patent uses a fuseable element in order to prevent a bias effect that a bare chip short-sorted in the burn-in process may have on the adjacent bare chip, and commonly connects the bare chips for circuit test after burn-in. Since the process of removing the metal wiring is essential, the wafer forming process and the burn-in process for burn-in have a complicated problem.

따라서 본 발명의 목적은 베어칩들을 금속배선으로 연결하여 쉬프트 레지스터(shift register)로 구동시켜 번인 테스트를 수행함으로써, 번인 테스트 공정이 간단해지고, 멀티칩 모듈 방식의 패키지의 수율을 향상시킬 수 있는 고신뢰성의 칩의 생산할 수 있는 웨이퍼 레벨 번인 테스트 방법을 제공하는데 있다.Accordingly, an object of the present invention is to perform a burn-in test by connecting bare chips with metal wires and driving them with a shift register, thereby simplifying the burn-in test process and improving the yield of a multi-chip modular package. To provide a wafer level burn-in test method that can produce a reliable chip.

상기 목적을 달성하기 위하여, 베어칩들 사이의 웨이퍼 스크라이브 영역에 각 베어칩의 출력단자와 인접한 다른 베어칩의 입력단자를 수차적으로 연결하기 위한 번인 테스트용 금속배선이 상기 베어칩 상의 금속배선 공정시에 동시에 형성되는 단계 ; 상기 금속배선을 통하여 일단의 상기 베어칩의 입력단자에 바이어스 전압이 공급되고, 클럭펄스가 인가될 때마다 상기 베어칩의 출력단자에서 인접한 다른 베어칩의 입력단자로 출력신호가 차례로 인가되어 상기 웨이퍼 상의 베어칩들이 쉬프트(shift)된 상태에서 번인 온도를 가하는 단계 ; 상기 번인 후에 상기 금속배선을 통하여 상기 각각의 베어칩을 테스트하여 양/불량을 판정하는 단계 ; 및 상기 테스트 후에 상기 웨이퍼를 상기 각각의 개별 베어칩으로 분리하는 단계를 구비하는 것을 특징으로 하는 웨이퍼 레벨 번인 테스트 방법을 제공한다.In order to achieve the above object, a burn-in test metal wiring for aberrationally connecting the output terminal of each bare chip and the input terminal of another bare chip adjacent to the wafer scribe area between the bare chips has a metal wiring process on the bare chip. Simultaneously forming at the time; A bias voltage is supplied to one input terminal of the bare chip through the metal wiring, and an output signal is sequentially applied to an input terminal of another bare chip adjacent from an output terminal of the bare chip whenever a clock pulse is applied to the wafer. Applying a burn-in temperature with the bare chips on the phase shifted; After the burn-in, testing each bare chip through the metal wiring to determine a quantity / defect; And separating the wafer into each individual bare chip after the test.

이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

제4도는 본 발명의 실시예에 의한 웨이퍼 레벨 번인 테스트하기 위한 장치를 나타내는 평면도이고, 제5도는 제4도의 서로 인접한 두개의 베어칩이 연결된 상태를 나타내는 상세 평면도이다.FIG. 4 is a plan view showing an apparatus for testing wafer level burn-in according to an embodiment of the present invention, and FIG. 5 is a detailed plan view showing two bare chips adjacent to each other in FIG.

제4도 및 제5도를 참조하면 테스트 장치는 번인을 하기 위한 웨이퍼(40)가 구비되고, 상기 웨이퍼(40)를 지지하기 위한 웨이퍼 지지구(50), 상기 웨이퍼(40)상의 베어칩(42)과 전기적으로 연결된 전도성 패드들(70) 및 상기 전도성 패드들(70)과 전기적으로 연결된 소켓(80)을 포함한다.4 and 5, the test apparatus includes a wafer 40 for burn-in, a wafer support 50 for supporting the wafer 40, and a bare chip on the wafer 40. 42 and conductive sockets 70 electrically connected to 42 and a socket 80 electrically connected to the conductive pads 70.

여기서, 상기 웨이퍼 지지구(50)와 접촉하게 되는 상기 웨이퍼(40) 가장자리에 지지링 영역(52)이 설정된다.Here, the support ring region 52 is set at the edge of the wafer 40, which is in contact with the wafer support 50.

그리고, 상기 웨이퍼(40)에는 베어칩들(42)과, 상기 베어칩들(42) 사이의 스크라이브 영역에 번인 테스트용 금속배선(44)이 상기 배어칩(42)상의 금속배선 공정시에 동시에 형성된다.In the wafer 40, bare chips 42 and a test metal wire 44 burned in a scribe area between the bare chips 42 are simultaneously used during the metal wire process on the bare chip 42. Is formed.

좀더 상세히 언급하면, 상기 베어칩(42a)의 출력단자가 인접한 다른 베어칩(42b)의 입력단자에 연결될 수 있도록 상기 금속배선(44, 이하금속배선 이라하면 상기 번인 테스트용 금속배선을 의미한다)이 형성된다.More specifically, the metal wiring 44 (hereinafter referred to as the metal wiring means the burn-in test metal wiring) so that the output terminal of the bare chip 42a can be connected to the input terminal of another bare chip 42b. Is formed.

그리고, 상기 출력단자와 입력단자를 연결하는 수단인 프루브 카드(90)가 상기 스크라이브 영역의 상기 금속배선(44)이 형성된 영역에 형성된다.A probe card 90, which is a means for connecting the output terminal and the input terminal, is formed in an area in which the metal wiring 44 of the scribe area is formed.

또한 상기 금속배선(44)은 전도성 패드들(70)과 전기적으로 연결되어 상기 소켓(80)을 통하여 입력되는 전원 및 클럭펄스를 상기 각각의 베어칩들(42)에 전달하게 된다.In addition, the metal wire 44 is electrically connected to the conductive pads 70 to transfer power and clock pulses input through the socket 80 to the bare chips 42.

여기서, 상기 각각의 베어칩들(42)은 하나의 플립플럽(flip flop)으로 구동되어 상기 전체의 베어칩들(42)이 구동된다.Here, each of the bare chips 42 is driven by one flip flop to drive the entire bare chips 42.

제6도는 본 발명에 의한 번인을 설명하기 위한 개념적인 회로 연결을 나타내는 논리 회로도이다.6 is a logic circuit diagram showing a conceptual circuit connection for explaining burn-in according to the present invention.

제6도를 참조하면, 본 발명에 의한 웨이퍼상의 베어칩들은 테스트 인에이블(TE, test enable)이 0이면 노말 모드(normal mode)로 동작을 수행하며, 상기 테스트 인에이블(TE)이 1이면 테스트 모드(test mode)로 동작하게 된다.Referring to FIG. 6, the bare chips on the wafer according to the present invention operate in a normal mode when the test enable (TE) is 0, and when the test enable (TE) is 1 It will run in test mode.

따라서, 상기 테스트 인에이블(TE)이 1인 상태에서 상기 베어칩(42a)의 출력단자(Q)가 인접한 다른 베어칩(42b)의 입력단자(TI, test input)에 전기적으로 연결된다.Accordingly, when the test enable TE is 1, the output terminal Q of the bare chip 42a is electrically connected to an input terminal TI of another adjacent bare chip 42b.

그리고, 상기 베어칩들(42a, 42b, 42c)은 클럭펄스(CP, clock pluse)가 인가될 때마다 상기 베어칩들의 출력신호(Q)가 인접한 다른 베어칩들의 입력단자(TI)에 인가되어 구동되는 쉬프트 레지스터(shift register)로 구동하게 된다.The bare chips 42a, 42b, and 42c are applied to an output terminal Q of the bare chips to an input terminal TI of other adjacent bare chips whenever a clock pulse CP is applied. It is driven by a shift register being driven.

여기서, 상기 베어칩(42a, 42b, 42c)의 입력신호값(TI)이 1이고 상기 클럭펄스(CP)가 인가되면 출력신호값(Q)은 0이 되고, 입력신호값(TI)이 0이고 상기 클럭펄스(CK)가 인가되면 출력신호값(Q)은 1이 된다.Here, when the input signal value TI of the bare chips 42a, 42b, and 42c is 1 and the clock pulse CP is applied, the output signal value Q is 0, and the input signal value TI is 0. When the clock pulse CK is applied, the output signal value Q becomes 1.

상기 논리회로의 진리표는,The truth table of the logic circuit,

상기 베어칩들(42a, 42b, 42c)이 구동된 상태에서 정상동작 조건보다 높은 온도, 전압 및 전류 등으로 스트레스를 인가하여 베어칩의 수명 및 결함 발생 여부를 체크하는 번인 테스트를 실시한다.In the state where the bare chips 42a, 42b, and 42c are driven, a burn-in test is performed to check the lifespan and defects of the bare chips by applying stress to a temperature, voltage, and current higher than a normal operating condition.

그리고, 번인 테스트 후에 상기 웨이퍼의 스크라이브 영역을 절단하여 각각의 별개의 베어칩으로 분리한다.After the burn-in test, the scribe area of the wafer is cut and separated into individual bare chips.

따라서 본 발명에 따른 구조에 따르면, 베어칩들을 금속배선으로 연결하여 쉬프트 레지스터로 구동시켜 번인 테스트를 수행함으로써, 번인 테스트 공정이 간단해지고 멀티칩 모듈방식의 패키지의 수율을 향상시킬 수 있는 고신뢰성의 칩을 생산할 수 있는 이점(利點)이 있다.Therefore, according to the structure according to the present invention, by performing the burn-in test by connecting the bare chips with a metal wiring and driven by a shift register, the burn-in test process is simplified and high reliability that can improve the yield of the multi-chip modular package There is an advantage in producing chips.

Claims (4)

베어칩들 사이의 웨이퍼 스크라이브 영역에 각 베어칩의 출력단자와 인접한 다른 베어칩의 입력단자를 수차적으로 연결하기 위한 번인 테스트용 금속배선이 상기 베어칩 상의 금속배선 공정시에 동시에 형성되는 단계 ; 상기 금속배선을 통하여 일단의 상기 베어칩의 입력단자에 바이어스 전압이 공급되고, 클럭펄스가 인가될 때마다 상기 베어칩의 출력단자에서 인접한 다른 베어칩의 입력단지로 출력신호가 차례로 인가되어 상기 웨이퍼 상의 베어칩들이 쉬프트(shift)된 상태에서 번인 온도를 가하는 단계 ; 상기 번인 후에 상기 금속배선을 통하여 상기 각각의 베어칩을 테스트하여 양/불량을 판정하는 단계 ; 및 상기 테스트 후에 상기 웨이퍼를 상기 각각의 개별 베어칩으로 분리하는 단계를 구비하는 것을 특징으로 하는 웨이퍼 레벨 번인 테스트 방법.Simultaneously forming a burn-in test metal wiring for aberrationally connecting the output terminal of each bare chip and the input terminal of another bare chip to a wafer scribe area between the bare chips during the metal wiring process on the bare chip; A bias voltage is supplied to one input terminal of the bare chip through the metal wiring, and each time a clock pulse is applied, an output signal is sequentially applied from an output terminal of the bare chip to an input terminal of another bare chip adjacent to the wafer. Applying a burn-in temperature with the bare chips on the phase shifted; After the burn-in, testing each bare chip through the metal wiring to determine a quantity / defect; And separating the wafer into each individual bare chip after the test. 제1항에 있어서, 상기 베어칩의 출력신호를 인접한 다른 베어칩의 입력신호로 연결하는 수단이 프루브 카드인 것을 특징으로 하는 웨이퍼 레벨 번인 테스트 방법.The method of claim 1, wherein the means for connecting the output signal of the bare chip to an input signal of another adjacent bare chip is a probe card. 제1항에 있어서, 상기 각각의 베어칩들이 플립플럽(flip flop)으로 구동되는 것을 특징으로 하는 웨이퍼 레벨 번인 테스트 방법.2. The method of claim 1, wherein each of said bare chips is driven by a flip flop. 제3항에 있어서, 상기 각각의 베어칩들이 연결되어 쉬프트 레지스터(shift register)로 구동되는 것을 특징으로 하는 웨이퍼 레벨 번인 테스트 방법.4. The method of claim 3, wherein each of the bare chips are coupled and driven by a shift register.