KR19980041750A - 프라스마 디스플레이패널 및 그 구동방법 - Google Patents

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Abstract

본 발명은 잔류전하의 발생을 방지하여, 소비전력의 증가를 수반하지 않고 안정된 어드레스 방전을 가능하게 하는 PDP의 구동방법을 제공하는 것을 목적으로 한다.
제1의 기판상에 복수의 제1(Xi) 및 제2(Yi)의 전극을 표시라인마다 병행으로 배치함과 동시에, 상기 제1의 기판 또는 상기 제1의 기판과 대향하는 제2의 기판상에 상기 제1(Xi) 및 제2(Yi)의 전극과는 전기적으로 분리된 복수의 제3(Aj)의 전극을 상기 제1(Xi) 및 제2(Yi)의 전극과 교차하도록 배치하고, 각 교차영역에 각각 방전셀을 형성한 플라스마 디스플레이패널의 구동방법에 있어서, 각 상기 방전셀간의 전하분포를 균일하게 하기 위하여 상기 제1(Xi) 및 제2(Yi) 및 제3(Aj)의 전극에 소정의 전압을 인가하여 복수의 상기 방전셀내에서 각각 리세트방전을 실시하고, 이어서 상기 리세트방전에 의해 축적된 벽전하 자체의 전위차에 의해 자기소거방전을 생기게 하는 리세트기간과, 상기 제2(Yi) 및 제3(Aj)의 전극으로 선택한 방전셀에서 방전을 실시하고, 표시데이터에 대응한 선택적인 기입을 하는 어드레스기간과, 상기 어드레스기간에 기입한 방전셀의 방전발광을 하기 위하여 상기 제1(Xi) 및 제2(Yi)의 전극간에 유지방전펄스를 인가하는 유지방전기간을 가지며, 상기 레세트방전시의 상기 상기 제1(Xi) 및 제2(Yi)의 전극간의 전위차를 상기 어드레스기간의 상기 제2(Yi) 및 제3(Aj)의 전극에 의한 선택적인 방전시의 상기 제1(Xi) 및 제2(Yi)의 전극간의 전위차에 대해 역극성이 되도록 한다.
또는 상기 레세트방전시의 상기 제2(Yi) 및 제3(Aj)의 전극간의 전위차를 상기 어드레스기간의 상기 제2(Yi) 및 제3(Aj)의 전극에 의한 선택적인 방전시의 상기 제2(Yi) 및 제3(Aj)의 전극간의 전위차에 대해 역극성이 되도록 한다.

Description

프라스마 디스플레이패널 및 그 구동방법
본 발명은 메모리기능을 갖는 표시소자인 방전셀의 집합에 의해 구성된 표시패널을 구동하는 기술에 관한 것이며, 특히 AC(교류)형 플라스마 디스플레이패널(Plasma Display Panel: PDP)의 구동방법에 관한 것이다.
AC형 PDP는 한쌍의 유지전극에 교호로 전압펄스를 인가함으로써 방전을 지속하여 발광표시를 하는 것이다. 1회의 방전자체는 전압펄스 인가직후, 1μs로부터 수 μs에서 종료한다. 그러나 방전에 의해 발생한 정전하인 이온은 부의 전압이 인가되어 있는 전극상의 절연층의 표면에 축적된다. 또 동시에 발생한 부전하인 전자는 정의 전압이 인가되어 있는 전극상의 절연층 표면에 축적된다. 이들 축적된 정부의 전하는 벽전하라 한다.
따라서 높은 전압펄스(기입펄스)의 인가에 의해 방전을 생기게 하여 일단 상기 벽전하를 생성하면, 그 이후는 전회보다 낮은 전압펄스(유지방전펄스)를 축적한 벽전하에 중첩하도록 인가하기만 하면 방전전압의 임계치를 넘어서 방전을 개시한다. 즉 한 번 기입방전을 하고 벽전하를 생성한 방전셀은, 그 후에 유지방전펄스를 교호로 역극성으로 인가하기만 하면 방전을 지속하는 특징이 있다. 이것을 메모리효과, 또는 메모리기능이라 한다. 일반적으로 AC형 PDP는 이 메모리효과를 이용하여 표시를 하는 것이다. 그리고 초기의 AC형 PDP는 2개의 전극만으로 기입방전(어드레스방전) 및 유지방전을 하는 2전극형이 주류이었다.
그런데 컬러표시를 하는 PDP는 방전에 의해 발생하는 자외선에 의해 방전셀내에 형성한 형광체를 여기하는 일이 많으나, 이 형광체는 일반적으로 방전과 동시에 발생하는 정전하(이온)에 의한 충격에 대해 취약하였다. 상기의 2전극형 PDP는 형광체가 이온에 직접 닿도록 한 구성으로 되어 있기 때문에 형광체의 수명저하를 초래하는 결점이 있었다.
이것을 회피하기 위하여 어드레스방전을 하기 위한 전극과 유지방전을 하기 위한 전극을 분리하고, 표면에 형광체를 형성한 대향기판을 유지방전에 사용하지 않도록 한 면방전용의 3전극구조가 개발되어 있다. 또한 이 3전극형에도 제3의 전극을 유지방전하는 제1과 제2의 전극이 배치되어 있는 기판에 형성하는 경우와, 대향하는 다른 1개의 기판에 배치하는 경우가 있다. 또 동일 기판에 상기 제3의 전극을 형성하는 경우라도, 유지방전을 하는 2개의 전극 위에 제3의 전극을 배치하는 경우와, 그 밑에 제3의 전극을 배치하는 경우가 있다.
본원 발명은 상기 여러가지 PDP중에서도 3전극·면방전·AC형 PDP에서 특히 효과가 있는 것이다.
도 9는 3전극·면방전·AC형 PDP를 구동하기 위한 주변회로를 나타낸 개략적 블록도이다. 어드레스전극(Aj)은 각각 어드레스 드라이버(5)에 접속되며, 어드레스 드라이버(5)에 의해 개별적으로 구동된다. 또 주사전극(Yi)(i＝1∼N)도 각각 Y스캔 드라이버(3)에 접속되며, Y스캔드라이버(2)에 의하여 개별적으로 구동된다. 그리고 Y스캔 드라이버(3)는 Y공통 드라이버(4)에 접속되어 있다. 입력신호에 대응한 기입을 하기 위한 어드레스방전시에는 각 주사전극(Yi)에 인가하는 스캔펄스(-Vy)를 Y스캔 드라이버(3)로부터 개별적으로 공급하고, 상기 기입에 의거한 표시를 하기 위한 유지방전시에는 각 주사전극(Yi)에 인가하는 유지펄스(Vs)를 Y공통 드라이버(4)로부터 Y스캔 드라이버(3)를 경유하여 각 주사전극(Yi)에 공통으로 공급한다. 한편 유지전극(Xi)은 일단이 공통으로 접속되어 있기 때문에 공통전극이라고도 하며, X공통 드라이버(2)에 접속되어 있다. X공통 드라이버(2)는 리세트방전을 위한 전면기입펄스(Vs＋Vw)나 유지방전펄스(Vs) 등을 유지전극(Xi)에 공통으로 공급한다.
제어회로(6)는 이들 각 드라이버를 제어하는 것이며, 대략적으로 말해서 표시데이터 제어부(7)와 패널구동 제어부(8)로 되어 있다. 표시데이터 제어부(7)는 외부로부터 공급하는 표시데이터신호(Data)를 프레임단위로 일단 기억하는 프레임 메모리(71)를 갖추며, 어드레스 드라이버(5)를 제어하는 것이다. 또 패널구동 제어부(8)는 외부로부터 공급되는 수직동기신호(Vsync)나 수평동기신호(Hsync)에 따라 동작하는 스캔드라이버 제어부(81) 및 공통드라이버 제어부(82)를 갖추고 있다. 스캔드라이버 제어부(81)는 Y스캔 드라이버(3)를 제어하고, 공통드라이버 제어부(82)는 Y공통 드라이버(4) 및 X공통 드라이버(2)를 제어한다.
도 10은 이 3전극·면방전·AC형 PDP의 개략적 평면도이다. 평행으로 설치된 각 주사전극(Yi)과 각 유지전극(Xi)은 각각 쌍을 이루어 1표시라인을 구성한다. 한편 각 어드레스전극(Aj)은 주사전극(Yi) 및 유지전극(Xi)과 직교하도록 배치되어, 각 교차영역에서 방전셀(101)을 형성한다. 방전셀(101)은 장벽(29)(리브, 또는 배리어등이라고도 한다)에 의해 인접한 방전셀과의 공간적인 결합이 단절되어 있다. 이 장벽(19)은 각 방전셀(101)을 둘러쌓는 식으로 4방으로 설치하여 각 방전셀(101)을 완전히 밀봉하도록 형성하는 경우도 있으나, 도 9와 같이 1방향에만 설치하고, 다른 방향은 전극간의 갭(거리)의 적정화에 의해 공간적인 결합을 끊도록 구성하는 경우도 있다.
또 도 11은 3전극·면방전·AC형 PDP의 개략적 단면도(1)이며, 도 10의 어드레스전극(Aj)에 따른 단면도를 나타내고 있다. 마찬가지로 도 12는 3전극·면방전·AC형 PDP의 개략적 단면도(2)이며, 도 10의 주사전극(Yi)/유지전극(Xi)에 따른 단면도를 나타내고 있다.
방전공간(10)은 대향하는 2개의 유리기판(11, 14)으로 구성되어 있다. 전면유리기판(14)에는 주사전극(Yi) 및 유지전극(Xi)이 평행으로 설치되어 있으며, 이들 전극은 각각 투명전극(15)과 버스전극(16)으로 구성되어 있다. 투명전극(15)은 ITO(Indium Tin Oxide)등으로 형성되며, 형광체(13)로부터의 반사광이 투과할 수 있도록 되어 있다. 한편 버스전극(16)은 일반적인 배선용의 금속에 비해 비교적 저항이 큰 투명전극(15)에 의한 전압강하를 방지하기 위해, 투명전극(15)에 적층하도록 설치되어 있다. 이 버스전극(16)은 불투명하기 때문에 표시영역을 좁히지 않도록 가는 폭으로 형성할 필요가 있다. 이들 전극은 유전체층(17)에 의해 덮혀 있으며, 또 그 표면에는 보호막으로서 MgO(산화마그네슘)막(18)이 형성되어 있다.
한편 전면유리기판(14)과 대향하도록 배치된 배면유리기판(11)에는 어드레스전극(Aj)이 주사전극(Yi) 및 유지전극(Xi)과 직교하도록 설치되어 있다. 어드레스전극(Aj)도 주사전극(Yi) 및 유지전극(Xi)과 마찬가지로 유전체층(12)으로 덮혀 있다. 그리고 상술한 장벽(19)이 각 어드레스전극(Aj)간을 공간적으로 분리하도록 설치되어 있으며, 그 장벽(19) 사이에는 어드레스전극을 덮는 형식으로 적색, 녹색, 청색의 발광특성을 갖는 형광체(13)가 형성되어 있다. 2개의 유리기판(11, 14)은 장벽(19)의 지붕과 MgO막(18)이 밀착하는 형식으로 조립되어 있다.
또한 형광체(13)로부터 발한 가시광을 배면유리기판(11)측으로부터 본 구조를 투과형이라 부르고, 그에 대해 형광체(13)로부터의 반사광을 전면유리기판(14)측으로부터 본 구조를 반사형이라 부른다. 도 11 및 도 12에서는 상기중의 반사형을 나타내고 있다.
도 13은 종래기술을 나타낸 구동파형도이며, 본원 발명자가 발명한 종래의 PDP의 구동방법(일본국 특원평 5-310937)을 나타내고 있다. 이 구동방법은 표시데이터에 대응하여 기입을 하는 어드레스기간과, 기입한 데이터에 의거해서 표시를 하는 유지방전기간을 시간적으로 분리한, 소위 어드레스/유지방전기간 분리형을 전제로 한 것이며, 또 어드레스기간에서는 발광시켜야 할 방전셀에서 선택적으로 기입하는 기입어드레스법을 채용하고 있다. 또한 (a)는 어드레스전극(Aj) 구동파형, (b)는 유지전극(Xi) 구동파형, (c)∼(e)는 각각 주사전극(Y1∼YN) 구동파형이다. 그리고 각 유지전극(Xi)은 그 일단에서 공통으로 접속되어 있기 때문에, 실제로는 같은 전압이 인가된다.
각 도면은 후술하는 1서브필드기간내의 파형도를 나타내고 있으며, 각 서브필드는 리세트기간, 어드레스기간 및 유지방전기간으로 분리된다.
리세트기간에는 우선 모든 주사전극(Yi)(i＝1∼N)이 접지전위로 되고, 동시에 유지전극(Xi)에 전압 Vs＋Vw(약 300V)으로 된 전면기입펄스가 인가된다. 그 결과, 이전의 표시상태와는 관계없이 전 표시라인의 전 방전셀로 기입방전이 이루어진다. 이 때 전 어드레스전극(Aj)에는 공통으로 전압 Vaw(약 100V)이 인가되어 있다. 다음에 유지전극(Xi)과 전 어드레스전극(Aj)의 전위를 0V로 하면, 먼저의 전면기입방전에 의해 축적된 벽전하 자체의 전위차에 의해 전 방전셀에서 자기소거방전이 개시된다. 이 방전은 전극간의 전위차가 없기 때문에 공간전하를 자기중화하여 종식한다. 이 자기소거방전에 의해 패널내의 전 방전셀의 전하분포상태가 벽전하가 없는 균일한 상태로 리세트된다. 즉 방전셀의 초기화이다. 이 리세트기간을 실시함으로써 이어지는 어드레스기간의 기입방전을 안정하게 실시할 수가 있다.
어드레스기간에는 각 주사전극(Yi)의 전위를 일단 -Vsc(-50V)로 한 후, 각 주사전극(Yi)에 순차 스캔펄스 -Vy(약 -150V)를 인가한다. 그 때 표시를 하게하는 방전셀에 대응하는 어드레스전극(Aj)에 어드레스펄스 Va(약 50V)가 선택적으로 인가되어, 어드레스방전의 제1단계인 어드레스전극(Aj)과 주사전극(Yi)간의 방전이 이루어진다. 이 때 유지전극(Xi)에는 전압 Vx(약 50V)이 인가되어 있으며, 즉 어드레스방전의 제2단계인 유지전극(Xi)과 주사전극(Yi)간의 방전으로 이행한다. 이에 따라 이어지는 유지방전기간에서 유지방전을 실시가능케 하는 벽전하가 형성된다. 또한 어드레스방전이 상기와 같이 2단계로 나누어지는 것은 Aj-Yi간과 Xi-Yi간의 방전개시전압의 상이로 인한 것이다. 다른 표시라인에 대해서도 마찬가지 동작이 이루어져서, 전 표시라인에서 선택적인 표시데이터의 기입(벽전하의 형성)이 이루어진다. 상기와 같이 표시하여야 할 방전셀에 대해 선택적으로 기입방전을 하는 방식을 일반적으로 기입어드레스법이라 부르는 데, 그 이외에 일단 전 방전셀에 대해 기입을 하고, 표시하여야 할 방전셀을 제외하고 선택적으로 소거방전을 하는 방식도 존재하며, 이것은 소거어드레스법이라 부른다.
유지방전기간에는 전 주사전극(Yi)과 유지전극(Xi)에 교호로 유지방전펄스 Vs(약 180V)가 인가된다. 그 결과, 상술한 어드레스기간에 기입이 이루어진(벽전하가 형성된) 방전셀은 벽전하의 전위에 유지방전펄스 Vs가 중첩됨으로써 방전개시전압을 넘게 되어, 유지방전이 이루어진다. 한편 어드레스기간에 기입이 이루어지지 않았던(벽전하가 형성되지 않았던) 방전셀에서는 유지방전펄스 Vs의 인가만으로는 방전개시전압을 넘지 않기 때문에, 유지방전이 이루어지지 않는다. 따라서 유지방전공정에서는 어드레스공정에서 기입을 한 방전셀에서만 유지방전에 의한 발광표시가 이루지게 된다.
상술한 리세트기간, 어드레스기간, 유지방전기간의 3기간에 의해 1개의 사이클이 구성되는 셈인데, 현실적으로는 풀컬러표시를 하기 위해서 계조표시가 필요하다. 따라서 상기의 1사이클을 1서브필드(서브프레임이라 부르는 경우도 있다)로 하고, 1화면분의 영상(1프레임)을 각각 휘도가 다른 복수의 서브필드로 구성하는 방법이 개발되어 있다(ADS 서브필드법, 일본국 특원평2-331589). 이 방법에서는 각 서브필드의 휘도의 차이를 유지방전기간의 길이, 즉 유지펄스의 인가회수에 따라 규정하고 있다.
도 14는 ADS 서브필드법을 나타낸 설명도이다. 여기서는 다계조표시의 일례로서 256 계조표시를 할 경우의 구동방법을 나타내고 있다. 이 예에서 1프레임은 8개의 서브필드(SF1, SF2, SF3, SF4, SF5, SF6, SF7, SF8)로 구분되어 있다. 이들 서브필드(SF1∼SF8)에서는 리세트기간과 어드레스기간은 기본적으로 모두가 같은 길이이지만, 유지방전기간의 길이는 각각 1 : 2 :4 : 8 : 16 : 32 : 64 : 128의 비율로 되어 있다. 따라서 1프레임내에서 점등시키는 서브필드를 적의 선텍함으로써, 0으로부터 255까지의 256단계의 휘도가 다른 (계조)를 실현할 수 있다. 그리고 도 14의 예에서는 유지방전기간의 길이를 상기 비율로 하였으나, 이는 임의로 변경할 수 있으며, 같은 휘도를 갖는 서브필드를 일부 포함시키는 방법도 개발되어 있다. 또 서브필드의 순번도 반드시 상승순 또는 하강순으로 할 필요는 없다.
실제의 시간배분의 일례는 다음과 같이 된다. 일본의 텔레비전화상에서 1화면의 재기입 주파수는 60Hz이므로, 1프레임은 16.6ms(1/60Hz)가 된다. 1프레임내의 유지방전펄스(서스테인펄스)의 회수를 510회라 하면, 각 서브필드의 유지방전펄스는 각각 SF1이 2펄스, SF2가 4펄스, SF3이 8펄스, SF4가 16펄스, SF5가 32펄스, SF6이 64펄스, SF7이 128펄스, SF8이 256펄스가 된다. 따라서 1유지방전펄스의 시간을 8μs로 하면, 1프레임의 합계는 4.08ms가 되고, 나머지 약 12ms가 8회의 리세트기간과 어드레스기간에 할당하게 된다. 그 결과,각 서브필드의 리세트기간과 어드레스기간은 약 1.5ms(12ms/8＝1.5ms)가 되고, 각 어드레스기간의 리세트기간에 50μs 정도가 필요하다고 하면, 500라인의 패널을 구동하기 위해서는 각 라인의 기입시간은 약 3μs((1.5ms－50μs)/500＝2.9μs)가 된다.
도 13의 구동파형도에 나타낸 바와 같이, 종래의 구동방법에서는 리세트기간의 전면기입펄스 Vs＋Vw(약 300V)를 유지전극(Xi)측으로부터 인가하고 있다.그러나 유지전극(Xi)측으로부터 상기 전면기입펄스를 인가하는 종래의 방법은 어드레스기간의 기입공정을 불안정하게 할 가능성이 있음이 판명되었다.
도 15는 종래기술의 문제점을 나타낸 파형도이며, (a) 어드레스전극(Aj), (b) 유지전극(Xi), (c) 주사전극(Yi)은 먼저의 도 13과 같은 파형을 나타내고 있다. 그리고 (d) Xi－Yi 전극간 전위차는 Xi－Yi 전극간의 전위차의 변동을 표시한 것이며, 마찬가지로 (e) Aj－Yi 전극간 전위차는 Aj－Yi 전극간의 전위차의 변동을 표시한 것이다. 또 그물친 부분은 그 전위차에서 방전이 생기고 있는 것을 나타내고 있다.
여기서 우선 (d) Xi－Yi 전극간 전위차에 주목하면, 리세트기간중의 전면기입시의 극성과 어드레스기간중의 어드레스방전시의 극성이 같다는 것을 알 수가 있다. 이 때문에 종래의 구동방법에서는 전면기입방전에 의해 형성된 벽전하를 이어지는 자기소거방전으로 전부 소거하지 못했을 경우에는, 잔류한 벽전하가 어드레스방전의 발생을 방해하도록 작용하고 있었다. 이것이 제1의 문제점이다.
또한 (e) Aj－Yi 전극간 전위차에 주목하면, 레세트기간중의 전면기입방전시의 극성과 어드레스기간중의 어드레스방전시의 극성이 같다는 것을 알 수가 있다. 원래 3전극·면방전·AC형 PDP에서는 유지방전은 한쪽 기판상에 설치된 Xi－Yi 전극간에서 이루어지기 때문에, 어드레스전극(Aj)상에 형성된 벽전하는 소거가 어려운 경향이 있다. 이 때문에 어드레스방전에 의해 어드레스전극(Aj)상에 형성된 벽전하는 그 일부가 유지방전공정을 종료하여도 잔류하게 된다. 또한 상술한 바와 같이 리세트공정의 전면기입시의 극성이 어드레스기간중과 같기 때문에 잔류한 벽전하는 리세트공정을 거쳐도 전부를 소거할 수 없어서 일부가 잔류하여, 다음 어드레스방전의 발생을 방해하도록 작용하였다. 이것이 제2의 문제점이다. 다음에는 이 제1, 제2의 문제점을 상세히 설명한다.
도 16은 상기 종래기술의 제1의 문제점을 나타낸 모델도이다. 우선 (a) 전면기입공정에서는 유지전극(Xi)으로부터 약 300V의 전면기입펄스 Vs＋Vw가 인가된다. 그 때의 다른 전극의 전압은, 예를 들어 주사전극(Yi)이 0V, 어드레스전극(Aj)이 100V(Vaw)이다. 따라서 유지전극(Xi)과 주사전극(Yi)간의 방전과 더불어 유지전극(Xi)과 어드레스전극(Aj)간의 방전도 병발하여, 각 전극상의 인가전압에 따라서 정부의 벽전하가 축적된다.
다음의 (b) 전면자기소거공정에서는 (a)공정의 전면기입펄스를 제거한 후에 각 전극을 같은 전위, 구체적으로는 0V로 함으로써 (a)공정에서 축적한 정부의 벽전하간의 전위차 자체에 의해 자기소거방전이 개시된다. 이 공정에 의해 축적되어 있는 벽전하는 중화되어 소거된다. 그런데 방전을 하지 않은 측의 전극간(예를 들어 X1전극과 Y2전극간의 갭등, 역슬릿이라고도 부른다) 부근의 벽전하는 중화되지 않고 일부 잔류하고 만다.
(c)는 상술의 잔류한 벽전하를 가진채로 어드레스공정을 실시한 상태를 나타내고 있다. 이 상태에서 어드레스방전이 이루어지면, 주사전극(Yi)측에 축적한 플러스의 벽전하가 어드레스전극(Aj)과 주사전극(Yi)간에 인가되는 전압을 끌어내리는 방향으로 작용하여, 어드레스방전을 방해하고 만다.
다음에 도 17은 상기 종래기술의 제2의 문제점을 나타낸 모델도이다. (a) 어드레스공정에서는, 예를 들어 유지전극(Xi)의 전위를 50V(Vx)로 한 상태로 주사전극(Yi)에 -150V의 스캔펄스 -Vy를 순차적으로 인가하고, 동시에 표시데이터에 대응해서 어드레스전극(Aj)에 선택적으로 50V의 어드레스펄스 Va를 인가하여 어드레스방전을 실행한다. 그 결과 데이터를 기입하여야 할 방전셀에서 유지전극(Xi) 및 주사전극(Yi)상에 벽전하가 축적된다. 이 벽전하가 후에 Xi－Yi간의 유지방전시에 유효하게 작용하지만, 방전셀의 선택에 사용한 어드레스전극(Aj)상에서도 필연적으로 마이너스의 벽전하가 축적되고 만다. 특히 도 10에서 설명한 바와 같은 패널에서는, 인접한 방전셀과의 공간적인 결합을 단절시키기 위한 장벽(19)이 어드레스전극(Aj)을 따라서만 형성되어 있기 때문에, 어드레스방전에 의해 생성된 벽전하는 어드레스전극(Aj)을 따라 넓어지게 된다.
(b) 유지방전공정에서는 (a)공정에서 유지전극(Xi) 및 주사전극(Yi)상에 축적한 벽전하에 중첩하도록 유지방전펄스를 인가한다. 따라서 유지방전은 Xi－Yi 전극간, 즉 한쪽의 기판에서만 이루어지고, 어드레스전극(Aj)측에 형성된 벽전하는 중화되기가 어렵다. 특히 어드레스전극(Aj)측의 역슬릿 부근에 형성된 벽전하는 Xi－Yi 전극간에 의한 방전공간으로부터 떨어져 있기도 하기 때문에, 유지방전공정 종료후에도 잔류하기가 쉽다.
다음에 서브필드의 (c) 전면기입공정 및 (d) 전면자기소거공정을 거쳐도 이 어드레스전극(Aj)측·역슬릿 부근의 벽전하는 잔류한다. 이는 Aj－Yi 전극간 전위차의 극성이 전면기입공정시와 어드레스공정시에서 같다는 것에 원인이 있다.
우선 어떤 전압극성에 의해 형성된 벽전하는 본질적으로 역극성의 동등한 정도의 전압에 의한 방전을 실시하지 않으면, 완전히 중화할 수가 없다. (c)공정에서 (a)공정과 같은 극성에 의한 전압을 인가하여도, 어드레스전극(Aj)상에 잔류하고 있는 마이너스의 벽전하는 이 Aj－Yi간의 인가전압을 끌어내리도록 작용한다. 특히 이 예에서는 Aj－Yi간의 인가전압이 100V 정도로 원래가 낮은것과 어울려서 Aj－Yi간에서는 방전 자체가 생기지 않는다. 이 경우에 도 17에 나타낸 바와 같이 고전압을 인가하고 있는 Aj－Xi간에서 오로지 방전이 발생하게 되나, 어드레스전극(Aj)측·역슬릿 부근에 잔류하고 있는 벽전하는 Aj－Xi간에 의한 방전공간으로부터는 멀어지는 것이다. 그 결과, 이 어드레스전극(Aj)측·역슬릿 부근의 벽전하는 (c)공정 및 (d)공정을 거쳐도 완전히 중화되지 않고 잔류한다.
다음의 (e) 어드레스공정에서는 다시 어드레스전극(Aj)에 선택적으로 50V의 어드레스펄스 Va가 인가되지만, 상기 어드레스전극(Aj)측에 잔류한 마이너스의 벽전하는 이 (e)공정에서 Aj－Yi간에 인가되는 전압을 끌어내리도록 작용한다. 그 결과, 일부의 방전셀에서는 어드레스방전을 개시할 수 없는 사태가 생긴다.
이들 잔류전하는 본래 인가하여야 할 전압을 10V 정도 끌어내림이 확인되었으며, 방전을 예정보다 소규모로 하게 할뿐 아니라, 전극간에 인가된 전압이 그 방전셀의 방전개시전압을 하회하여, 방전자체를 개시할 수 없는 경우도 있다. 즉 종래의 구동방법에서는 안정된 어드레스방전을 하기가 곤란하며, 기입 착오등으로 인해 올바른 표시를 할 수 없는 문제가 생기고 있었다. 잔류전하의 영향을 미리 고려한 큰 전압을 인가하는 대책도 고려할 수 있으나, 이 방법이 소비전력의 증가에 이어지는 것은 물론이다.
본 발명은 상기와 같은 잔류전하의 발생을 방지하여, 소비전력의 증가를 수반하지 않고 안정된 어드레스방전을 가능케 하는 PDP의 구동방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 원리를 나타낸 설명도.
도 2는 본 발명의 제1실시예8를 나타낸 파형도.
도 3은 본 발명의 제1의 작용을 나타낸 모델도.
도 4는 본 발명의 제2의 작용을 나타낸 모델도.
도 5는 본 발명의 제2실시예를 나타낸 파형도.
도 6은 본 발명의 실시예인 PDP의 구동회로를 나타낸 개략적인 블록도.
도 7은 본 발명의 실시예를 나타낸 회로도.
도 8은 본 발명의 회로동작을 설명하는 타이밍차트.
도 9는 3전극·면방전·AC형 PDP를 구동하기 위한 주변회로를 나타낸 개략적 블록도.
도 10은 3전극·면방전·AC형 PDP의 개략적 평면도.
도 11은 3전극·면방전·AC형 PDP의 개략적 단면도(1).
도 12는 3전극·면방전·AC형 PDP의 개략적 단면도(2).
도 13은 종래기술을 나타낸 구동파형도.
도 14는 ADC 서브필드법을 나타낸 설명도.
도 15는 종래기술의 문제점을 나타낸 파형도.
도 16은 종래기술의 제1의 문제점을 나타낸 모델도.
도 17은 종래기술의 제2의 문제점을 나타낸 모델도.
청구항 1에 의한 발명에서는, 제1의 기판상에 복수의 제1(Xi) 및 제2(Yi)의 전극을 표시라인마다 병행으로 배치함과 동시에, 상기 제1의 기판 또는 상기 제1의 기판과 대향하는 제2의 기판상에 상기 제1(Xi) 및 제2(Yi)의 전극과는 전기적으로 분리된 복수의 제3(Aj)의 전극을 상기 제1(Xi) 및 제2(Yi)의 전극과 교차하도록 배치하고, 각 교차영역에 각각 방전셀을 형성한 플라스마 디스플레이패널의 구동방법에 있어서, 각 상기 방전셀간의 전하분포를 균일하게 하기 위하여 상기 제1(Xi) 및 제2(Yi) 및 제3(Aj)의 전극에 소정의 전압을 인가하여 복수의 상기 방전셀내에서 각각 리세트방전을 실시하고, 이어서 상기 리세트방전에 의해 축적된 벽전하 자체의 전위차에 의해 자기소거방전을 생기게 하는 리세트기간과, 상기 제2(Yi) 및 제3(Aj)의 전극으로 선택한 방전셀에서 방전을 실시하고, 표시데이터에 대응한 선택적인 기입을 하는 어드레스기간과, 상기 어드레스기간에 기입한 방전셀의 방전발광을 하기 위하여 상기 제1(Xi) 및 제2(Yi)의 전극간에 유지방전펄스를 인가하는 유지방전기간을 가지며, 상기 리세트방전시의 상기 상기 제1(Xi) 및 제2(Yi)의 전극간의 전위차를 상기 어드레스기간의 상기 제2(Yi) 및 제3(Aj)의 전극에 의한 선택적인 방전시의 상기 제1(Xi) 및 제2(Yi)의 전극간의 전위차에 대해 역극성이 되도록 한다.
청구항 2에 의한 발명에서는, 상기 레세트방전시의 상기 제2(Yi) 및 제3(Aj)의 전극간의 전위차를 상기 어드레스기간의 상기 제2(Yi) 및 제3(Aj)의 전극에 의한 선택적인 방전시의 상기 제2(Yi) 및 제3(Aj)의 전극간의 전위차에 대해 역극성이 되도록 한다.
도 1은 본 발명의 원리를 나타낸 설명도이며, (a)∼(c)에는 각각 각 전극간의 전위차를 나타내었다. (a)는 Xi－Yi 전극간 전위차를 표시한 것이며, (b)는 Aj－Xi 전극간 전위차를 표시하고, (c)는 Aj－Yi 전극간 전위차를 나타낸 것이다.
청구항 1에 의한 본 발명에서는 (a)에 나타낸 Xi－Yi 전극간 전위차에 주목할 때, 리세트기간중의 전면기입시의 극성과 어드레스기간중의 어드레스방전시의 극성이 반대가 되도록 하고 있다. 또 청구항 2에 의한 본 발명에서는 (c)에 나타낸 Aj－Yi 전극간 전위차에 주목할 때, 리세트기간중의 전면기입시의 극성과 어드레스기간중의 어드레스방전시의 극성이 반대가 되도록 하고 있다.
앞서 설명한 바와 같이 어드레스방전의 불안정성은 리세트기간중의 전면기입시의 전극간 극성과 어드레스기간중의 어드레스방전시의 전극간 극성이 같다는 것에 원인이 있다. 따라서 상기 본원 발명의 방법을 채용함으로써 앞서 설명한 문제점을 해결할 수가 있으며, 잔류전하의 발생을 방지하고, 소비전력을 증가시키는 일이 없이 안정된 어드레스방전을 가능케 한다.
청구항 3에 의한 발명에서는 청구항 1 또는 2의 발명에 있어서, 제1(Xi)의 전극에 인가되는 제1의 극성의 제1의 펄스와, 상기 제2(Yi)의 전극에 인가되는 제2의 극성의 제2의 펄스에 의해 상기 리세트방전을 실시한다.
청구항 4에 의한 발명에서는 청구항 3의 발명에 있어서, 상기 제1 및 제2의펄스의 한쪽이 상기 유지방전펄스와 같은 크기를 갖도록 한다.
청구항 5에 의한 발명에서는 청구항 3의 발명에 있어서, 상기 제1 및 제2의 펄스의 폭을 다 같이 5μs∼10μs로 한다.
청구항 6의 발명에서는 청구항 3의 발명에 있어서, 상기 리세트방전을 하기 직전에 상기 제1(Xi) 및 제2(Yi)의 전극 한쪽에 완만하게 상승하는 소거펄스를 인가한다.
청구항 7에 의한 발명에서는 청구항 6의 발명에 있어서, 상기 소거펄스가 상기 제1 또는 제2의 펄스의 한쪽과 일체이며, 그 한쪽의 펄스와 같은 크기까지 완만하게 상승하도록 한다.
청구항 8에 의한 발명에서는 청구항 3의 발명에 있어서, 상기 리세트방전시에 상기 제3(Aj)의 전극을 접지전위로 한다.
청구항 9에 의한 발명에서는 청구항 1 또는 2의 발명에 있어서, 상기 리세트방전시의 상기 제1(Xi) 및 제3(Aj)의 전극간의 전위차를 상기 어드레스기간의 상기 제2(Yi) 및 제3(Aj)의 전극에 의한 선택적인 방전시의 상기 제1(Xi) 및 제3(Aj)의 전극간의 전위차에 대해 역극성이 되도록 한다.
청구항 10에 의한 발명에서는 청구항 1 또는 2의 발명에 있어서, 상기 자기소거방전 종료후, 그리고 상기 어드레스기간중의 상기 제2(Yi) 및 제3(Aj)의 전극에 의한 선택적인 방전전에, 상기 제1(Xi) 또는 제2(Yi)의 전극에 대해 상기 유지방전펄스와 같은 크기의 제1의 보조펄스를 인가한다.
청구항 11에 의한 발명에서는 청구항 10의 발명에 있어서, 상기 제2(Yi)의 전극을 접지전극위로 하고, 상기 제3(Aj)의 전극에 상기 유지방전펄스보다 낮은 정의 펄스를 인가함과 동시에, 상기 제1(Xi)의 전극에 정의 펄스를 인가함으로써 상기 제1의 보조펄스를 실현한다.
청구항 12에 의한 발명에서는 청구항 10의 발명에 있어서, 상기 제1의 보조펄스의 인가후, 그리고 상기 어드레스기간중의 상기 제2(Yi) 및 제3(Aj)의 전극에 의한 선택적인 방전전에, 상기 제2(Yi) 또는 제1(Xi)의 전극에 대해 완만하게 상승하는 보조소거펄스를 인가한다.
청구항 13에 의한 발명에서는 청구항 1 또는 2의 발명에 있어서, 상기 자기소거방전 종료후, 그리고 상기 어드레스기간중의 상기 제2(Yi) 및 제3(Aj)의 전극에 의한 선택적인 방전전에, 상기 제2(Yi) 또는 제1(Xi)의 전극에 대해 상기 어드레스기간중의 상기 제2(Yi) 및 제3(Aj)의 전극에 의한 선택적인 방전시에 상기 제2(Yi)의 전극에 인가되는 펄스와 같은 크기의 제2의 보조펄스를 인가한다.
청구항 14에 의한 발명에서는 청구항 13의 발명에 있어서, 상기 제3(Aj)의 전극을 접지전위로 하고, 상기 제1(Xi)의 전극을 접지전위 또는 상기 어드레스기간중의 상기 제2(Yi) 및 제3(Aj)의 전극에 의한 선택적인 방전시의 상기 제1(Xi)의 전극전위와 같은 전위로 함과 동시에, 상기 제2(Yi)의 전극에 부의 펄스를 인가함으로써, 상기 제2의 보조펄스를 실현한다.
청구항 15에 의한 발명에서는 청구항 13의 발명에 있어서, 상기 제2의 보조펄스의 인가후, 그리고 상기 어드레스기간중의 상기 제2(Yi) 및 제3(Aj)의 전극에 의한 선택적인 방전전에, 상기 제2(Yi) 또는 제1(Xi)의 전극에 대해 완만하게 상승하는 보조소거펄스를 인가한다.
청구항 16에 의한 발명에서는, 제1의 기판상에 복수의 제1(Xi) 및 제2(Yi)의 전극이 표시라인마다 병행으로 배치됨과 동시에, 상기 제1의 기판 또는 상기 제1의 기판과 대향하는 제2의 기판상에 상기 제1(Xi) 및 제2(Yi)의 전극과는 전기적으로 분리된 복수의 제3(Aj)의 전극이 상기 제1(Xi) 및 제2(Yi)의 전극과 교차하도록 배치되고, 각 교차영역에는 각각 방전셀이 형성되며, 복수의 상기 방전셀간의 전하분포를 균일하게 하기 위하여 상기 제1(Xi), 제2(Yi) 및 제3(Aj)의 전극에 소정의 전압을 인가하여 복수의 상기 방전셀내에서 각각 리세트방전을 실시하고, 이어서 상기 리세트방전에 의해 축적된 벽전하 자체의 전위차에 의해 자기소거방전을 발생시키는 리세트기간과, 상기 제2(Yi) 및 제3(Aj)의 전극으로 선택한 방전셀에서 방전을 실시하여 표시데이터에 대응한 선택적인 기입을 실시하는 어드레스기간과, 상기 어드레스기간중에 기입을 한 방전셀에서 방전발광을 하기 위하여 상기 제1(Xi) 및 제2(Yi)의 전극간에 유지방전펄스를 인가하는 유지방전기간을 반복하여 실행하는 플라스마 디스플레이패널에 있어서, 상기 제1(Xi), 제2(Yi) 및 제3(Aj)의 전극의 구동회로는 상기 리세트방전에서의 상기 제1(Xi) 및 제2(Yi)의 전극간의 전위차가 상기 어드레스기간의 상기 제2(Yi) 및 제3(Aj)의 전극에 의한 선택적인 방전시의 상기 제1(Xi) 및 제2(Yi)의 전극간의 전위차에 대해 역극성이 되도록 상기 제1(Xi), 제2(Yi) 및 제3(Aj)의 전극전위을 제어하는 것이다.
청구항 17에 의한 발명에서는, 상기 제1(Xi), 제2(Yi) 및 제3(Aj)의 전극의 구동회로로서, 상기 리세트방전중의 상기 제2(Yi) 및 제3(Aj)의 전극간의 전위차가 상기 어드레스기간의 상기 제2(Yi) 및 제3(Aj)의 전극에 의한 선택적인 방전시의 상기 제2(Yi) 및 제3(Aj)의 전극간의 전위차에 대해 역극성이 되도록, 상기 제1(Xi), 제2(Yi) 및 제3(Aj)의 전극전위를 제어하는 것이다.
청구항 16 및 17에 의한 본 발명에서는, 잔류전하의 발생을 방지하여, 소비전력을 증가시키지 않고 안정된 어드레스방전이 가능한 플라스마 디스플레이패널을 실현할 수 있다.
청구항 18에 의한 발명에서는 청구항 16 또는 17의 발명에 있어서, 상기 제1(Xi)의 전극을 구동하는 회로는 상기 유지방전펄스를 생성하는 푸시풀형의 제1의 스위칭소자쌍과, 상기 어드레스기간중의 인가전압을 공급하는 푸시풀형의 제2의 스위칭소자쌍과, 상기 리세트방전중의 상기 소정의 전압을 공급하는 제3의 스위칭소자쌍을 갖는다.
청구항 19에 의한 발명에서는 청구항 18의 발명에 있어서, 상기 제1 및 제2의 스위칭소자쌍이 제4의 스위칭소자를 거쳐서 상기 제1(Xi)의 전극 및 상기 제3의 스위칭소자에 접속된다.
실시예
도 2는 본 발명의 제1실시예를 나타낸 파형도이다. (a)는 어드레스전극(Aj)의 인가전압파형을, (b)는 유지전극(Xi)의 인가전압파형을, 그리고 (c)는 주사전극(Yi)의 인가전압파형을 나타내고 있다. 이 실시예에서는 도 9에서 설명한 바와 같이, 유지전극(Xi)은 모두 공통으로 접속되어 있기 때문에 전 유지전극(Xi)의 인가전압은 항상 동일하다. 또한 플라스마 디스플레이패널중에는 유지전극(Xi)을 블록마다 접속하고, 전 유지전극을 공통으로 하지 않는 구성도 있는 데, 본 발명은 이것들을 배제하는 것이 아니다.
본 실시예에서 우선 리세트기간중에는 전면기입펄스로서, 예를 들어 전 어드레스전극을 0V로 유지한 상태에서 전 유지전극(Xi)에 -120V, 전 주사전극(Yi)에는 +180V를 인가한다. 그 결과 전 유지전극(Xi)과 전 주사전극(Yi)간에는 실질적으로 300V의 전압이 인가된다. 이 전압치는 도 15에서 설명한 종래의 기입전압과 동일하지만, 그 극성이 반대로 되어 있다. 즉 도 15의 종래예에서는 주사전극(Yi)에 대해 유지전극(Xi)에 +300V의 전압이 인가되었으나, 본 발명에서는 주사전극(Yi)에 대해 유지전극(Xi)에 -300V의 전압이 인가되고 있는 것이다. 또 종래에는 주사전극(Yi)에 대해 어드레스전극(Aj)에는 +100V의 전압이 인가되었으나, 본 발명에서는 -180V의 전압이 인가되고 있다. 이 인가전압에 의해 전 전극에 대한 전면기입방전이 실시되어, 각 전극상에는 과잉의 벽전하가 축적된다.
그리고 여기서 유지전극(Xi)에 대한 인가전압을 단순히 -300V로 하고 있지 않은 것은 주로 다음 2가지 이유 때문이다.
제1은 주사전극(Yi)으로부터 +180V라는 유지방전펄스와 같은 전압의 인가전압을 공급하면, 주사전극(Yi)에 유지방전펄스를 공급하는 구동회로를 그대로 이용할 수 있기 때문이다. 가령 유지전극(Xi)측으로부터 -300V를 공급하는 것이면, 유지전극(Xi)측에 새로이 -300V라는 대전압을 공급하기 위한 구동회로를 설치하지 않으면 안된다. 한편 본 실시예에서는 유지전극(Xi)측에 새로이 설치할 필요가 있는 것은 -120V를 공급하는 회로뿐이다.
제2는 유지전극(Xi)과 주사전극(Yi)간의 전압극성 및 어드레스전극(Aj)과 주사전극(Yi)간의 전압극성의 쌍방을 종래와 반대로 하기 위한 때문이다. 유지전극(Xi)측으로부터 -300V를 공급하는 경우에는 전자와 반대가 되나, 후자는 종래와 다르지 않는다. 물론 유지전극(Xi)과 주사전극(Yi)간의 전압극성만을, 또는 그 반대로 어드레스전극(Aj)과 주사전극(Yi)간의 전압극성만을 반대로 하여도, 앞서 설명한 종래의 문제점중의 한쪽은 해결되므로 효과가 있으나, 쌍방의 문제점을 동시에 해결하는 것이 바람직하다. 본 실시예의 구성에서는 회로규모의 증대를 최소한으로 억제하면서, 종래의 문제점의 쌍방을 해결할 수가 있다.
또한 주사전극(Yi)에 +180V의 전압을 인가함에 따라 어드레스전극(Aj)은 접지전위가 된다. 즉 종래로부터 Aj-Yi 전극간 전위차는 Xi-Yi 전극간 전위차의 중간 정도의 전위차로 하고 있었다. 이는 Aj-Yi 전극간 전위차가 너무 크거나 너무 적으면, 어드레스방전을 하기 위한 전압 마진이 적어지게 되기 때문이다(즉 양호한 어드레스방전을 가능케 하는 전압범위가 좁아진다). 이는 실험의 결과로서 얻어진 지식이므로, 그 상세한 이유등은 분명하지가 않다. 또 Aj-Xi 전극간 전위차가 너무 크면, 방전셀이 파괴될 가능성도 있었다. 한편 본 실시예에서는 주사전극(Yi)에 +180V의 전압을 인가하도록 하고 있기 때문에 어드레스전극(Aj)을 접지전위로 유지하기만 하면, Aj-Yi 전극간 전위차를 Xi-Yi 전극간 전위차의 중간 정도로 유지할 수가 있다.
또한 본 발명에서는 유지전극(Xi)과 주사전극(Yi)으로부터 인가하는 양 펄스의 폭은 다 같이 5μs∼10μs로 하는 것이 바람직하다. 이는 이 범위를 넘을 경우에는 전 방전셀에서의 충분한 리세트가 어려워지게 되기 때문이다. 이것도 실험에 의해 얻어진 지식이므로 그 상세한 이유는 분명치 않으나, 펄스폭이 너무 짧으면 전 방전셀에서 방전을 충분히 일으킬 수 없으며, 반대로 너무 길면 벽전하가 다량으로 광번위하게 형성되기 때문에 벽전하의 충분한 중화가 어려위지는 것으로 추측되고 있다.
이어서 기입전압의 인가후의 각 전극은 같은 전위, 구체적으로는 접지전위(0V)가 된다. 그 결과 각 전극간에 축적된 과잉의 벽전하 자체의 전위차가 전극간의 방전개시전압을 넘어서, 방전을 개시한다. 이 방전에 의해 축적된 벽전하는 거의 중하되어, 전 방전셀의 전하분포는 균일하게 된다. 이른바 자기소거방전이며, 이 공정에 의해 각 방전셀의 리세트가 이루어진다.
다음에 어드레스기간중에는 입력되어 오는 표시데이터에 따라 데이터의 기입이 이루어진다. 즉 유지전극(Xi)을 예컨대 50V로 유지한 상태에서 각 주사전극(Yi)에 순차적으로 스캔펄스 -Vy를 인가한다. 여기서 스캔펄스 -Vy는 -150V이다. 스캔펄스 -Vy에 의해 라인선택이 이루어진 상태에서, 상기 표시데이터에 의거해서 각 어드레스전극(Aj)으로부터 선택적으로 어드레스펄스 Va가 인가된다. 여기서는 어드레스펄스는 50V이다. 그 결과 주사전극(Yi)과 어드레스전극(Aj)에 의해 선택된 방전셀에만 기입방전이 이루어져서, 벽전하가 축적된다.
여기서는 주사전극(Yi)에 대해 유지전극(Xi)에 +200V의 전압이 인가되고 있으며(스캔펄스 인가시), 또 주사전극(Yi)에 대해 어드레스전극(Aj)에도 +200V의 전압이 인가되고 있다(스캔펄스 및 어드레스펄스 인가시). 따라서 본 실시예에서는 리세트방전과 어드레스방전 사이에, 주사전극(Yi)과 유지전극(Xi)간에 인가되는 전압의 극성, 및 주사전극(Yi)과 어드레스전극(Aj)간에 인가되는 전압의 극성이 다 같이 반대로 되어 있다. 또 여기서는 유지전극(Xi)과 어드레스전극(Aj)간의 전압에 대해서도 리세트기간과 어드레스기간에서는 역전위가 된다(어드레스전극(Aj)은 어드레스펄스의 무인가시).
그리고 본 실시예에서는 선택해야 할 방전셀에만 기입방전을 하는 기입어드레스법을 채용하고 있지만, 전 방전셀에 일단 기입을 한 후에 불필요한 방전셀에 축적된 벽전하를 소거해가는, 소위 소거어드레스법이어도 상관없다.
다음의 유지방전간중에는 전 유지전극(Xi) 및 전 주사전극(Yi)에 교호로 유지방전펄스 Vs를 가한다. 인가전압은 예컨대 180V이다. 그 결과 어드레스기간중의 데이터의 기입(벽전하의 축적)이 이루어진 방전셀은 방전개시전압을 넘고, 유지방전펄스 Vs의 인가에 따라 유지방전이 반복해서 이루어진다.
다음에 본 실시예에 의한 작용을 모델도를 이용하여 설명한다.
도 3은 본 발명의 제1의 작용을 나타낸 모델도이다. (a) 전면기입공정에서는 유지전극(Xi)에 예컨대 -120V의 전압을, 주사전극(Yi)에는 180V의 전압을 각각 인가한다. 그 결과 각 전극상에는 각각 벽전하가 형성된다.
(b) 전면자기소거공정을 종료한 때에는, 특히 유지전극(Xi) 및 주사전극(Yi)의 역슬릿 부근의 벽전하가 잔류한다. 이 점은 종래와 마찬가지이다. 그러나 주목할 것은 잔류 벽전하의 극성이다. 즉 (a) 전면기입공정상의 전압의 인가극성을 종래와는 반대로 하였기 때문에, 유지전극(Xi) 및 주사전극(Yi)상에 축적되는 벽전하는 각각 종래와는 반대의 극성이 되어 있다.
(c) 어드레스공정에서는 종래와 마찬가지로 유지전극(Xi)에는 예컨대 50V의 전압을, 선택한 주사전극(Yi)에는 -150V의 전압을, 선택한 어드레스전극(Aj)에는 50V의 전압을 각각 인가한다. 그러나 본 발명에서의 잔류 벽전하는 Aj-Yi 전극간에 인가하는 어드레스전압에 대해 가산되는 극성이 되어 있다. 따라서 본 발명에서는 Aj-Yi 전극간에 인가하는 전압이 전류전하의 영향으로 끌어내려지지는 않으므로 어드레스 방전에 대해 특히 높은 인가전압을 사용하지 않아도 어드레스방전을 안정하게 실행할 수가 있다.
다음에 도 4는 본 발명의 제2의 작용을 나타낸 모델도이다. (a) 어드레스공정에서는 종래와 마찬가지로 유지전극(Xi)에는 예컨대 50V의 전압을, 선택한 주사전극(Yi)에는 -150V의 전압을, 선택한 어드레스전극(Aj)에는 50V의 전압을 각각 인가한다. 그 결과 생기는 어드레스방전에 의해 각 전극상에는 벽전하가 축적된다. 특히 어드레스전극(Aj)상에는 어드레스전극(Aj)을 따라 벽전하가 역슬릿 부근까지 넓어진다.
(b) 유지방전공정에서는 (a)공정에서 축적된 벽전하에 중첩하도록 유지펄스가 인가되어 유지방전이 실시된다. 그러나 어드레스전극(Aj)상의 특히 역슬릿 부근까지 넓어진 벽전하는 (b)유지방전공정의 종료후에도 일부 잔류한다. 이 예에서는 어드레스전극(Aj)상에는 마이너스의 전하가 잔류하고 있다. 여기까지는 종래와 마찬가지이다.
(c) 전면기입공정에서는 유지전극(Xi)에 예컨대 -120V의 전압을, 주사전극(Yi)에는 180V의 전압을, 어드레스전극(Aj)에는 0V의 전압을 각각 인가한다. 이 공정에서 주목해야 할 것은, 어드레스방전시의 극성과는 반대가 되는 전압이 어드레스전극(Aj)과 주사전극(Yi) 사이에 인가되는 점이다. 즉 어드레스전극(Aj)에 인가되는 전압 0V는 주사전극(Yi)에 인가되는 전압 180V에 대해 부이며, 마이너스의 잔류전하와 같은 극성이다. 이 때문에 이 마이너스의 잔류전하는 종래와 반대로 이 공정상의 방전을 보다 강력히 하도록 작용한다. 따라서 본 발명에서는 잔류한 벽전하는 보다 강력한 전면기입방전에 의해 완전히 중화된다.
이어서 (d) 전면자기소거공정, 및 다음의 (e) 어드레스공정이 실시되지만, 어드레스전극(Aj)상의 잔류전하는 (c)공정에서 중화되어 있기 때문에 영향이 미치지 않는다.
따라서 본 발명에서는 어드레스방전에 대해 특히 높은 인가전압을 사용하지 않아도, 어드레스방전을 안정하게 실행할 수가 있다.
도 5는 본 발명의 제2실시예를 나타낸 파형도이다. 본 실시예는 상술한 제1실시예에 대해 몇번의 소거펄스를 인가하여 보다 안정된 동작을 구한 것이다.
우선 본 실시예에서는 리세트기간중의 전면기입펄스를 인가하기 전에 주사전극(Yi)에 상승이 완만한 소거펄스를 인가하고 있다. 이 소거펄스는 전면기입방전시의 주사전극(Yi)에 대한 인가전압인 180V까지 상승하고 있으며, 그대로 전면기입방전으로 이행하는 것이다.
이 펄스는 먼저의 서브필드에서 점등하고 있던 방전셀내에 잔류하는 벽전하를 소거하는 기능이 있다. 즉 각 방전셀내에 존재하는 벽전하의 양은 각각 다르게 되어 있으며, 그에 수반해서 방전개시전압도 각각 다르다. 방전공간에 실제로 인가되는 전압은 전극에 인가되는 전압과 방전셀내에 축적되는 벽전하와의 전위의 합계에 의해 결정되기 때문이다. 따라서 상승이 완만한 소거펄스를 인가하면, 잔존하고 있는 벽전하와 인가전압과의 합계가 방전개시전압을 넘은 방전셀로부터 순차적으로 방전을 개시하게 되고, 더구나 어떤 방전셀에 있어서도 방전개시전압이 거의 같은 전압으로 방전을 실시하게 되므로, 기본적으로 방전후에 잉여의 벽전하가 남지 않는 것이다. 본 실시예에 의하면 방전셀의 상태와는 관계없이 방전셀의 리세트를 실시할 수 있다.
이어서 이루어지는 전면기입방전에서는 유지전극(Xi)에 대한 인가전압을 제1실시예의 경우의 -120V로부터 -180V로 변경하고 있다. 이는 -180V로 한 편이 리세트공정 종료시에 잔류하는 전하가 적어짐이 실험적으로 명백해졌기 때문이다. 또 제1실시예에서는 유지전극(Xi)과 주사전극(Yi)으로부터 인가되는 전면기입펄스는 거의 같은 타이밍으로 인가할 필요가 있지만, 본 실시예에서는 소거방전을 실시하고 있기 때문에 타이밍의 제어가 완화된다. 이어지는 자기소거방전에 대해서는 제1실시예와 마찬가지이다.
다음에 본 실시예에서는 구조상의 결함을 갖는 방전셀이나, 전면자기소거방전후에 어떠한 이유로 인해 전하가 과잉으로 잔류한 방전셀에서 선택하고 있지 않음에도 불구하고 어드레스방전 또는 유지방전이 이루어지는 것을 방지하기 위해서, 제1, 제2의 각 보조펄스 및 그것에 이어지는 보조소거펄스의 인가를 실시하고 있다.
제1로는 전면기입방전에 의해 축적된 벽전하가 그대로의 극성으로 잔류하고 만 경우를 위해서, 유지방전과 같은 조건하에서 유지전극(Xi)에 제1의 보조펄스를 인가하고있다. 즉 유지방전과 마찬가지로 어드레스전극(Aj)에는 100V의 전압을 인가한상태에서, 유지전극(Xi)에 유지방전펄스와 마찬가지의 180V를 인가하고 있다. 이 펄스의 인가에 의해 리세트기간 종료시에 어떠한 이유로 인해, 유지방전펄스에 의해 방전할 수 있을 만큼의(어드레스기간중에 선택적으로 축적하는 벽전하와 동등 량) 벽전하가 잔존하는 방전셀이 존재할 경우에, 그 방전셀로 방전이 이루어진다. 그리고 그에 이어지는 보조소거펄스에 의해 이들 잔존 벽전하는 소거된다. 여기서 제1의 보조펄스의 역할은 불필요한 벽전하가 존재하는 방전셀을 검출하여, 그 후의 보조소거펄스에 의해 소거하기 쉽도록 벽전하량을 증폭하는 것이다. 이 제1의 보조펄스와 보조소거펄스에 의해 어드레스기간중에 어드레스펄스가 인가되어 있지 않음에도 불구하고, 유지방전이 이루어지는 것을 방지하고 있는 것이다. 여기에서의 보조소거펄스는 상술한 리세트기간중의 상승이 완만한 소거펄스와 같은 성질을 갖는 것이다.
제2로는 구조상의 결함 등에 의해 어드레스전극(Aj)과 주사전극(Yi)간의 방전개시전압이 극단적으로 낮아서, 어드레스펄스가 인가되고 있지 않음에도 불구하고, 스캔펄스 등의 인가만으로 어드레스방전에 이르는 방전셀의 존재를 고려하여, 어드레스방전과 같은 조건에서 주사전극(Yi)에 제2의 보조펄스를 인가하고 있다. 즉 어드레스기간과 마찬가지로 유지전극(Xi)에 50V의 펄스를 인가함과 동시에, 주사전극(Yi)에 스캔펄스와 마찬가지의 -150V의 전압을 인가하고 있다. 이 펄스의 인가에 의해 방전개시전압이 다른 방전셀에 비해 낮아서, 어드레스펄스를 인가하고 있지 않음에도 불구하고 어드레스방전을 실시하는 방전셀에서만 방전이 실시된다. 이어서 보조소거펄스에 의해 소거방전이 이루어지지만, 이 때 주사전극(Yi)측에는 본래 어드레스방전에 의해 축적되어야 할 벽전하와는 역극성인 플러스의 벽전하가 다소 잔류하여, 이후의 어드레스기간중에 그 방전셀에 인가되는 전압을 끌어내리도록 작용한다. 그 결과 이 방전셀의 방전개시전압이 끌어내려져서, 어드레스펄스가 인가되고 있지 않음에도 불구하고 어드레스방전이 이루어지는 현상을 방지할 수가 있다. 또한 제2의 보조펄스와 더불어 유지전극(Xi)측에 인가하고 있는 전압(50V)은 반드시 필요한 것은 아님이 실험에 의해 확인되었다. 이 경우에 유지전극(Xi)은 접지전위로 된다.
이어지는 어드레스기간 및 유지방전기간에 대해서는 제1실시예와 마찬가지이다.
다음에 도 6은 본 발명의 실시예인 PDP의 구동회로를 나타낸 개략적 블록도이다. 도 9에 나타낸 종래의 구성과 많은 부분이 동일하나, X공통 드라이버(2) 및 X전극(유지전극)에 접속하는 X기입회로(21)가 부가되어 있다. 그리고 도 9와 같은 것은 같은 부호로 표시하였다.
도 7은 본 발명의 실시예를 나타낸 회로도이며, 도 6의 X공통 드라이버(2), X기입회로(21), Y스캔 드라이버(3), Y공통 드라이버(4), 어드레스 드라이버(5)의 구체적인 회로예이다.
우선 어드레스 드라이버(5)는 전위 Va의 전원배선이 다이오드(D1)의 어노드 및 저항(R1)의 일단에 접속되고, 저항(R1)의 다른 단부가 제너다이오드(D2)의 캐소드, 컨덴서(C1)의 일단 및 스위치소자(SW1)의 일단에 접속되어 있다. 스위치소자(SW1)의 다른 단부는 스위치소자(SW2)의 일단 및 컨덴서(C2)의 일단에 접속되고, 컨덴서(C2)의 다른 단부는 다이오드(D1)의 캐소드에 접속되어 있다. 제너다이오드(D2)의 어노드, 컨덴서(C1)의 다른 단부 및 스위치소자(SW2)의 다른 단부는 접지배선에 접속되어 있다.
컨덴서(C1)의 단자전압은 제너다이오드(D2)의 항복전압 Vas와 같다. 다이오드(D1)의 캐소드 및 컨덴서(C2)의 다른 단부의 접속점의 전위는, 어드레스기간중에는 스위치소자(SW1)가 오프되고 스위치소자(SW2)가 온되어 전위 Va가 되고, 유지방전기간 및 제1의 보조펄스인가시에는 스위치소자(SW2)가 오프된 후에 스위치소자(SW1)가 온되어, 컨덴서(C1)의 전압 Vas에 컨덴서(C2)의 전압 Va가 상승되어 Vaw＝Va＋Vas가 된다.
또한 다이오드(D3)의 어노드, 다이오드(D4)의 캐소드, 스위치소자(SW3)의 일단 및 스위치소자(SW4)의 일단이 다 같이 대응하는 어드레스전극(Aj)에 접속되고, 다이오드(D3)의 캐소드 및 스위치소자(SW3)의 다른 단부가 상기 다이오드(D1)의 캐소드 및 컨덴서(C2)의 다른 단부의 접속점에 접속되고, 다이오드(D4)의 어노드 및 스위치소자(SW4)의 다른 단부가 접지배선에 접속되어 있다.
스위치소자(SW3)를 온으로 하고, 스위치소자(SW4)를 오프로 하면, 어드레스전극(Aj)에 상기 출력전위 Va 또는 Vaw가 인가되고, 또한 스위치소자(SW3)를 오프로 하고, 스위치소자(SW4)를 온으로 하면 어드레스전극(Aj)이 0V로 된다.
주사전극(Yi)의 구동회로는 각 주사전극(Yi)을 공통으로 구동하는 Y공통 드라이버(4)와, 각 주사전극(Yi)을 개별적으로 구동하는 Y스캔 드라이버(3)를 갖는다. Y스캔 드라이버(3)의 출력단이 주사전극(Yi)(i＝1∼N)의 각각에 개별적으로 접속되는 데 대해, 1개의 Y공통 드라이버(4)의 출력단은 상기 Y스캔 드라이버(3)의 각 입력단에 공통으로 접속된다.
Y공통 드라이버(4)는 스위치소자(SW5)의 일단이 접지배선에 접속되고, 스위치소자(SW6)의 일단이 전위 Vs의 전원배선에 접속되어 있다. 스위치소자(SW5)의 다른 단부는 한쪽은 다이오드(D5)의 어노드로부터 캐소드를 통과하여 전위 Vs의 전원배선에 접속되고, 다른 쪽은 다이오드(D6)의 캐소드로부터 어노드를 통과하여 배선(FVH)에 접속되어 있다. 배선(FVH)은 한쪽은 다이오드(D7)의 캐소드로부터 어노드를 통과하여 스위치소자(SW7)를 거쳐서 전위 -Vsc의 전원배선에 접속되고, 다른 쪽은 스위치소자(SW8)를 거쳐서 전위 -Vy의 전원배선에 접속되어 있다. 스위치소자(SW6)의 다른 단부는 한쪽은 다이오드(D8)의 캐소드로부터 어노드를 통과하여 접지배선에 접속되고, 다른 쪽은 스위치소자(SW10)를 거쳐서 배선(FLG)에 접속되어 있다. 배선(FLG)은 한쪽은 저항(R2) 및 스위치소자(SW9)를 거쳐서 전위 Vs의 전원배선에 접속되고, 다른 쪽은 스위치소자(SW11)를 거쳐서 전위 -Vy의 전원배선에 접속되어 있다.
Y스캔 드라이버(3)는 다이오드(D9)의 어노드, 다이오드(D10)의 캐소드, 스위치소자(SW12)의 일단 및 스위치소자(SW13)의 일단이 다 같이 대응하는 주사전극(Yi)에 접속되고, 다이오드(D9)의 캐소드 및 스위치소자(SW12)의 다른 단부가 배선(FVH)에 접속되고, 다이오드(D10)의 어노드 및 스위치소자(SW13)의 다른 단부가 배선(FLG)에 접속되어 있다.
리세트기간중에는 스위치소자(SW8)을 온으로 하고, 기타의 스위치소자를 오프로 함으로써 주사전극(Yi)으로부터 다이오드(D9), 배선(FVH) 및 스위치소자(SW8)를 통과하여 전류가 흘러서, 주사전극(Yi)에 제2의 보조펄스인 -Vy를 인가할 수가 있다. 또한 스위치소자(SW9)을 온으로 하고, 기타의 스위치소자를 오프로 함으로써 저항(R2) 및 다이오드(D10)를 통과하여 상승이 완만한 보조소거펄스용의 전위 Vs가 주사전극(Yi)에 인가된다. 이 상승의 경사는 저항(R2)과 전극간 정전용량에 의해 결정된다.
유지방전기간 및 소거펄스를 사용하지 않을 경우의 리세트기간중의 유지펄스용 전위 Vs는 스위치소자(SW6) 및 스위치소자(SW10)를 온으로 하고, 기타의 스위치소자를 오프로 함으로써 스위치소자(SW6), 스위치소자(SW10) 및 다이오드(D10)을 통과하여 주사전극(Yi)에 인가된다. 상기 소거펄스를 사용할 경우에는 상기 보조소거펄스와 마찬가지로 스위치소자(SW9)를 온으로 하고, 기타의 스위치소자를 오프로 함으로써 저항(R2) 및 전극간 정전용량에 의한 상승이 완만한 펄스를 생성하면 된다.
어드레스기간중에는 스위치소자(SW7)와 스위치소자(SW11)을 온으로 하고, 기타의 스위치소자를 오프로 함으로써 비선택 전위인 -Vsc와 선택전위인 -Vy가 주사전극(Yi)에 인가된다. 이 때 스위치소자(SW10)를 온으로 함으로써 다이오드(D8)를 통과하여 전위 -Vy의 전원배선에 전류가 흐르는 것을 저지하고 있다. 이 상태에서 스위치소자(SW13)를 온으로 함으로써 스캔펄스용의 전위 -Vy가 주사전극(Yi)에 인가되고, 스위치소자(SW12)를 온으로 함으로써 비선택 전위인 -Vsc가 주사전극(Yi)에 인가된다. 이와 같은 동작은 각 주사전극(Yi)(i＝1∼n)에 대해 순차적으로 이루어진다.
정전위의 주사전극(Yi)을 0V로 저하시킬 경우에는 스위치소자(SW5)를 온으로 하고, 기타의 스위치소자를 오프로 한다. 이에 따라 주사전극(Yi)으로부터 다이오드(D9), 다이오드(D6) 및 스위치소자(SW5)를 통과하여 주사전극(Yi)을 0V로 하기 위한 전류가 흐른다. 부전위의 주사전극(Yi)를 OV로 상승시킬 경우에는 스위치소자(SW10)를 온으로 하고, 기타의 스위치소자를 오프로 한다. 이에 따라 다이오드(D8)로부터 스위치소자(SW10) 및 다이오드(D10)을 통과하여 주사전극(Yi)을 0V로 하기 위한 전류가 흐른다.
X공통 드라이버(2)는 전위 Vs의 전원배선과 접지배선간에 스위치소자(SW14)와 스위치소자(SW15)가 직렬로 접속되고, 스위치소자(SW14)에는 다이오드(D11)가, 스위치소자(SW15)에는 다이오드(D12)가 병렬로 접속되어 있다. 스위치소자(SW16)의 일단에는 전위 Vx의 전원배선이 접속되고, 다른 단부에는 다이오드(D15)의 어노드가 접속되어 있다. 스위치소자(SW17)의 일단에도 전위 Vx의 전원배선이 접속되고, 다른 단부에는 다이오드(D16)의 캐소드가 접속되어 있다. 스위치소자(SW16)에는 다이오드(D13)가 스위치소자(SW17)에는 다이오드(D14)가 병렬로 접속되어 있다. 다이오드(D15)의 캐소드 및 다이오드(D16)의 어노드가 접속되고, 스위치소자(SW14) 및 스위치소자(SW15)의 접속점에 공통으로 접속되어 X공통 드라이버(2)의 출력이 되고 있다.
X기입회로(21)는 -Vw의 전원배선에 일단이 접속된 스위치소자(SW18)와, 스위치소자(SW18)에 병렬로 접속된 다이오드(D17)로 구성되어 있다.
X공통 드라이버(2)의 출력은 스위치소자(SW19)의 일단에 접속되고, 스위치소자(SW19)의 다른 단부는 X기입회로(21)의 스위치소자(SW18)의 다른 단부와 전 유지전극(X)에 공통으로 접속되어 있다. 스위치소자(SW19)에는 다이오드(D18)가 병렬로 접속되어 있다.
또한 본 실시예에서는 각 스위치소자로서 대전력을 공급할 수 있는 파워 FET인 D-FET를 사용하고 있다(X공통 다라이버(2) 및 X기입회로(21)만 모델도에 도시). D-FET는 기본적으로 소스, 드레인이 고정되기 때문에 전류를 1방향으로 밖에는 흘리지 않으나, 동시에 역방향의 기생다이오드를 가지고 있기 때문에 D-FET의 사용에 따라 각 소자에 병렬로 접속하는 다이오드를 생략할 수가 있다.
도 8은 본 발명의 회로동작을 살명하는 타이밍차트이며, 특히 X공통 드라이버(2) 및 X기입회로(21)의 동작타이밍을 나타내고 있다. (a)는 유지전극(Xi)의 인가전압이며, (b)는 스위치소자(SW14)의 제어신호, (c)는 스위치소자(SW15)의 제어신호, (d)는 스위치소자(SW16)의 제어신호, (e)는 스위치소자(SW17)의 제어신호, (f)는 스위치소자(SW19)의 제어신호, (g)는 스위치소자(SW18)의 제어신호를 나타내고 있다.
리세트기간중에는 제어신호 XW만이 H이며, 다른 제어신호는 모두 L이다. 이 때문에 스위치소자(SW18)만이 온이 되고, 유지전극(Xi)의 전위는 스위치소자(SW18)를 거쳐서 기입전압 -Vw로 끌어내려진다. 이 때 유지전극(Xi)의 전위가 기입전압 -Vw보다 더 강하하여 언더 슛을 일이킬 가능성이 있으나, 그 때에는 다이오드(D17)를 거쳐서 초과분의 전압을 유지전극(Xi)으로 복귀시킬 수가 있기 때문에, 언더 슛은 수속한다.
제2의 보조펄스 및 어드레스기간중의 전압 Vx의 공급시에는 제어신호 AU, AD, SS가 H가 되고, 다른 신호는 L로 된다. 이 때문에 스위치소자(SW16) 및 스위치소자(SW17)가 온이 되어, 스위치소자(SW19)를 거쳐서 유지전극(Xi)에 전압 Vx가 공급된다. 여기서 전위 Vx의 공급에 2개의 스위치소자(SW16), 스위치소자(SW17)를 사용하고 있는 것은, 한쪽만 사용하면 어드레스전극(Aj)에 대한 어드레스펄스 Va의 인가에 따라 전극간 정전용량을 거쳐서 유지전극(Xi)의 전위가 변동하는 것을 알았기 때문이다. 전원배선 Vx에 접속한 2개의 스위치소자(SW16), 스위치소자(SW17)의 접속점으로부터 출력을 꺼냄으로써 유지전극(Xi)의 전위 변동을 방지할 수가 있다.
제1의 보조펄스 및 유지방전기간중의 전위 Vs의 공급시는 제어신호 SU, SS가 H가 되고, 다른 신호는 L가 된다. 이 때문에 스위치소자(SW14)가 온이 되어, 스위치소자(SW19)를 거쳐서 유지전극(Xi)에 전압 Vs가 공급된다. 이 때 유지전극(Xi)의 전위가 Vs보다 더 상승하여 오버 슛을 일으킬 가능성이 있으나, 그 때에는 다이오드(D11)을 거쳐서 초과분의 전압을 유지전극(Xi)으로부터 빼낼 수가 있기 때문에, 오버 슛은 수속한다.
유지전극(Xi)의 전위를 접지전위로 할 경우에는, 끌어올리느냐 끌어내리느냐에 따라 다소 동작이 다르다. 예를 들어 유지전극(Xi)에 기입전압 -Vw이 공급되고 있는 상태로부터 접지전위로 끌어올리는 경우에는, 제어신호 SS만이 H가 되고, 다른 신호는 L이 된다. 이 때문에 다이오드(D12) 및 스위치소자(SW19)를 거쳐서 유지전극(Xi)에 접지전위가 공급된다. 한편 예컨대 유지전극(Xi)에 전위 Vs가 공급되고 있는 상태로부터 접지전위로 끌어내리는 경우에는, 제어신호 SD만이 H가 되고, 다른 신호는 L이 된다. 이 때문에 스위치소자(SW15)가 온이 되어, 다이오드(D18) 및 스위치소자(SW15)를 거쳐서 유지전극(Xi)의 전위가 접지전위로 끌어내려진다.
그러나 실제로는 유지전극(Xi)에 접지전위를 공급할 때에, 유지전극(Xi)의 전위가 접지전위보다 올라가 오버 슛을 일이킬 가능성이 있기 때문에, 본 실시예에서는 스위치소자(SW15)를 온상태로 유지하게 하여 초과분의 전압을 유지전극(Xi)으로부터 뺄 수 있도록 하고 있다. 또 유지전극(Xi)을 접지전위로 끌어내릴 때는 상기 동작의 경우에, 유지방전펄스 Vs를 유지전극(Xi)에 인가할 때마다 스위치소자(SW19)를 온/오프하게 되어 소비전력도 증가하기 때문에, 본 실시예에서는 스위치소자(SW19)를 온상태로 유지하도록 하고 있다.
또한 다이오드(D12)는 주사전극(Yi)의 전위를 끌어내릴 때에 유지전극(Xi)의 전위가 변동하지 않도록, 유지전극(Xi)에 접지전위를 공급하는 작용도 가지고 있다.
또 X기입회로(21)는 스위치소자(SW19)에 의해 X공통 드라이버(2)와 분리되어 있다. 이는 스위치소자(SW18)가 온할 때, 다이오드(D12) 및 스위치소자(SW18)를 거쳐서 접지전위로부터 -Vw의 전원배선에 관통전류가 흐르는 것을 방지하기 위해서이다. 이 때문에 본 실시예에서는 X공통 드라이버(2)와 X기입회로(21)간에 스위치소자(SW19)를 설치하고, X기입회로(21)가 동작할 때에는 스위치소자(SW19)를 오프하도록 하고 있다.
본 발명에 의하면 전면기입방전에 의해 축적한 벽전하가 자기소거방전후에 잔류한 경우에도 정상적인 어드레스방전이 가능해진다.
또 어드레스방전에 의해 축적된 벽전하가 잔류한 경우에도 다음의 리세트기간중에 잔류 벽전하을 중화할 수 있기 때문에, 정상적인 어드레스방전이 가능해진다.

Claims (19)

  1. 제1의 기판상에 복수의 제1 및 제2의 전극을 표시라인마다 병행으로 배치함과 동시에, 상기 제1의 기판 또는 상기 제1의 기판과 대향하는 제2의 기판상에 상기 제1 및 제2의 전극과는 전기적으로 분리된 복수의 제3의 전극을 상기 제1 및 제2의 전극과 교차하도록 배치하고, 각 교차영역에 각각 방전셀을 형성한 플라스마 디스플레이패널의 구동방법에 있어서,
    복수의 상기 방전셀간의 전하분포를 균일하게 하기 위하여 상기 제1 및 제2 및 제3의 전극에 소정의 전압을 인가하여 복수의 상기 방전셀내에서 각각 리세트방전을 실시하고, 이어서 상기 리세트방전에 의해 축적된 벽전하 자체의 전위차에 의해 자기소거방전을 생기게 하는 리세트기간과,
    상기 제2 및 제3의 전극으로 선택한 방전셀에서 방전을 실시하고, 표시데이터에 대응한 선택적인 기입을 하는 어드레스기간과,
    상기 어드레스기간에 기입한 방전셀의 방전발광을 하기 위하여 상기 제1 및 제2의 전극간에 유지방전펄스를 인가하는 유지방전기간을 가지며,
    상기 리세트방전시의 상기 상기 제1 및 제2의 전극간의 전위차를 상기 어드레스기간의 상기 제2 및 제3의 전극에 의한 선택적인 방전시의 상기 제1 및 제2의 전극간의 전위차에 대해 역극성으로 하는 것을 특징으로 하는 플라스마 디스플레이패널의 구동방법.
  2. 제1의 기판상에 복수의 제1 및 제2의 전극을 표시라인마다 병행으로 배치함과 동시에, 상기 제1의 기판 또는 상기 제1의 기판과 대향하는 제2의 기판상에 상기 제1 및 제2의 전극과는 전기적으로 분리된 복수의 제3의 전극을 상기 제1 및 제2의 전극과 교차하도록 배치하고, 각 교차영역에 각각 방전셀을 형성한 플라스마 디스플레이패널의 구동방법에 있어서,
    복수의 상기 방전셀간의 전하분포를 균일하게 하기 위하여 상기 제1 및 제2 및 제3의 전극에 소정의 전압을 인가하여 복수의 상기 방전셀내에서 각각 리세트방전을 실시하고, 이어서 상기 리세트방전에 의해 축적된 벽전하 자체의 전위차에 의해 자기소거방전을 생기게 하는 리세트기간과,
    상기 제2 및 제3의 전극으로 선택한 방전셀에서 방전을 실시하고, 표시데이터에 대응한 선택적인 기입을 하는 어드레스기간과,
    상기 어드레스기간에 기입한 방전셀의 방전발광을 하기 위하여 상기 제1 및 제2의 전극간에 유지방전펄스를 인가하는 유지방전기간을 가지며,
    상기 리세트방전시의 상기 상기 제2 및 제3의 전극간의 전위차를 상기 어드레스기간의 상기 제2 및 제3의 전극에 의한 선택적인 방전시의 상기 제2 및 제3의 전극간의 전위차에 대해 역극성으로 하는 것을 특징으로 하는 플라스마 디스플레이패널의 구동방법.
  3. 제1 또는 제2항에 있어서, 상기 리세트방전은 상기 제1의 전극에 인가되는 제1의 극성의 제1의 펄스와, 상기 제2의 전극에 인가되는 제2의 극성의 제2의 펄스에 의해 실시하는 것을 특징으로 하는 플라스마 디스플레이패널의 구동방법.
  4. 게3항에 있어서, 상기 제1 및 제2의펄스의 한쪽은 상기 유지방전펄스와 같은 크기를 갖는 것을 특징으로 하는 플라스마 디스플레이패널의 구동방법.
  5. 제3항에 있어서, 상기 제1 및 제2의 펄스의 폭을 다 같이 5μs∼10μs로 하는 것을 특징으로 하는 플라스마 디스플레이패널의 구동방법.
  6. 제3항에 있어서, 상기 리세트방전을 하기 직전에 상기 제1 및 제2의 전극 한쪽에 완만하게 상승하는 소거펄스를 인가하는 것을 특징으로 하는 플라스마 디스플레이패널의 구동방법.
  7. 제6항에 있어서, 상기 소거펄스는 상기 제1 또는 제2의 펄스의 한쪽과 일체이며, 상기 한쪽의 펄스와 같은 크기까지 완만하게 상승하도록 하는 것을 특징으로 하는 플라스마 디스플레이패널의 구동방법.
  8. 제3항에 있어서, 상기 리세트방전시에 상기 제3의 전극을 접지전위로 하는 것을 특징으로 하는 플라스마 디스플레이패널의 구동방법.
  9. 제1항 또는 제2항에 있어서, 상기 리세트방전시의 상기 제1 및 제3의 전극간의 전위차를 상기 어드레스기간의 상기 제2 및 제3의 전극에 의한 선택적인 방전시의 상기 제1 및 제3의 전극간의 전위차에 대해 역극성으로 하는 것을 특징으로 하는 플라스마 디스플레이패널의 구동방법.
  10. 제1항 또는 제2항에 있어서, 상기 자기소거방전 종료후, 그리고 상기 어드레스기간중의 상기 제2 및 제3의 전극에 의한 선택적인 방전전에, 상기 제1 또는 제2의 전극에 대해 상기 유지방전펄스와 같은 크기의 제1의 보조펄스를 인가하는 것을 특징으로 하는 플라스마 디스플레이패널의 구동방법.
  11. 제10항에 있어서, 상기 제1의 보조펄스는 상기 제2의 전극을 접지전위로 하고, 상기 제3의 전극에 상기 유지방전펄스보다 낮은 정의 펄스를 인가함과 동시에, 상기 제1의 전극에 정의 펄스를 인가하는 것을 특징으로 하는 플라스마 디스플레이패널의 구동방법.
  12. 제10항에 있어서, 상기 제1의 보조펄스의 인가후, 그리고 상기 어드레스기간중의 상기 제2 및 제3의 전극에 의한 선택적인 방전전에, 상기 제2 또는 제1의 전극에 대해 완만하게 상승하는 보조소거펄스를 인가하는 것을 특징으로 하는 플라스마 디스플레이패널의 구동방법.
  13. 제1항 또는 제2항에 있어서, 상기 자기소거방전 종료후, 그리고 상기 어드레스기간중의 상기 제2 및 제3의 전극에 의한 선택적인 방전전에, 상기 제2 또는 제1의 전극에 대해 상기 어드레스기간중의 상기 제2 및 제3의 전극에 의한 선택적인 방전시에 상기 제2의 전극에 인가되는 펄스와 같은 크기의 제2의 보조펄스를 인가하는 것을 특징으로 하는 플라스마 디스플레이패널의 구동방법.
  14. 제13항에 있어서, 상기 제2의 보조펄스는 상기 제3의 전극을 접지전위로 하고, 상기 제1의 전극을 접지전위 또는 상기 어드레스기간중의 상기 제2 및 제3의 전극에 의한 선택적인 방전시의 상기 제1의 전극전위와 같은 전위로 함과 동시에, 상기 제2의 전극에 인가되는 부의 펄스인 것을 특징으로 하는 플라스마 디스플레이패널의 구동방법.
  15. 제13항에 있어서, 상기 제2의 보조펄스의 인가후, 그리고 상기 어드레스기간중의 상기 제2 및 제3의 전극에 의한 선택적인 방전전에, 상기 제2 또는 제1의 전극에 대해 완만하게 상승하는 보조소거펄스를 인가하는 것을 특징으로 하는 플라스마 디스플레이패널의 구동방법.
  16. 제1의 기판상에 복수의 제1 및 제2의 전극이 표시라인마다 병행으로 배치됨과 동시에, 상기 제1의 기판 또는 상기 제1의 기판과 대향하는 제2의 기판상에 상기 제1 및 제2의 전극과는 전기적으로 분리된 복수의 제3의 전극이 상기 제1 및 제2의 전극과 교차하도록 배치되고, 각 교차영역에 각각 방전셀이 형성되어 있으며,
    복수의 상기 방전셀간의 전하분포를 균일하게 하기 위하여 상기 제1, 제2 및 제3의 전극에 소정의 전압을 인가하여 복수의 상기 방전셀내에서 각각 리세트방전을 실시하고, 이어서 상기 리세트방전에 의해 축적된 벽전하 자체의 전위차에 의해 자기소거방전을 발생시키는 리세트기간과, 상기 제2 및 제3의 전극으로 선택한 방전셀에서 방전을 실시하여 표시데이터에 대응한 선택적인 기입을 실시하는 어드레스기간과, 상기 어드레스기간중에 기입을 한 방전셀에서 방전발광을 하기 위하여 상기 제1 및 제2의 전극간에 유지방전펄스를 인가하는 유지방전기간을 반복하여 실행하는 플라스마 디스플레이패널에 있어서,
    상기 제1, 제2 및 제3의 전극의 구동회로는 상기 리세트방전에서의 상기 제1 및 제2의 전극간의 전위차가 상기 어드레스기간의 상기 제2 및 제3의 전극에 의한 선택적인 방전시의 상기 제1 및 제2의 전극간의 전위차에 대해 역극성이 되도록 상기 제1, 제2 및 제3의 전극전위을 제어하는 것을 특징으로 하는 플라스마 디스플레이패널.
  17. 제1의 기판상에 복수의 제1 및 제2의 전극이 표시라인마다 병행으로 배치됨과 동시에, 상기 제1의 기판 또는 상기 제1의 기판과 대향하는 제2의 기판상에 상기 제1 및 제2의 전극과는 전기적으로 분리된 복수의 제3 전극이 상기 제1 및 제2의 전극과 교차하도록 배치되고, 각 교차영역에 각각 방전셀이 형성되어 있으며,
    복수의 상기 방전셀간의 전하분포를 균일하게 하기 위하여 상기 제1, 제2 및 제3의 전극에 소정의 전압을 인가하여 복수의 상기 방전셀내에서 각각 리세트방전을 실시하고, 이어서 상기 리세트방전에 의해 축적된 벽전하 자체의 전위차에 의해 자기소거방전을 발생시키는 리세트기간과, 상기 제2 및 제3의 전극으로 선택한 방전셀에서 방전을 실시하여 표시데이터에 대응한 선택적인 기입을 실시하는 어드레스기간과, 상기 어드레스기간중에 기입을 한 방전셀에서 방전발광을 하기 위하여 상기 제1 및 제2의 전극간에 유지방전펄스를 인가하는 유지방전기간을 반복하여 실행하는 플라스마 디스플레이패널에 있어서,
    상기 제1, 제2 및 제3의 전극의 구동회로는 상기 리세트방전에서의 상기 제2 및 제3의 전극간의 전위차가 상기 어드레스기간의 상기 제2 및 제3의 전극에 의한 선택적인 방전시의 상기 제2 및 제3의 전극간의 전위차에 대해 역극성이 되도록 상기 제1, 제2 및 제3의 전극전위을 제어하는 것을 특징으로 하는 플라스마 디스플레이패널.
  18. 제16항 또는 제17항에 있어서, 상기 제1의 전극을 구동하는 회로는 상기 유지방전펄스를 생성하는 푸시풀형의 제1의 스위칭소자쌍과, 상기 어드레스기간중의 인가전압을 공급하는 푸시풀형의 제2의 스위칭소자쌍과, 상기 리세트방전중의 상기 소정의 전압을 공급하는 제3의 스위칭소자쌍을 갖는 것을 특징으로 하는 플라스마 디스플레이패널.
  19. 제18항에 있어서, 상기 제1 및 제2의 스위칭소자쌍이 제4의 스위칭소자를 거쳐서 상기 제1의 전극 및 상기 제3의 스위칭소자에 접속되는 것을 특징으로 하는 플라스마 디스플레이패널.
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