KR19980017987A - 액정 표시 장치의 타이밍 제어장치 - Google Patents

Abstract

이 발명은 액정 패널의 상부 또는 하부 중 어느 하나에 일렬로 배치된 홀수 데이타 구동 집적회로들과 짝수 데이타 구동 집적회로들을 가지는 액정 표시 장치의 타이밍 제어장치에 관한 것으로서,

색신호의 데이타를 구동회로의 채널 수만큼 번갈아 홀수 데이타와 짝수 데이타에서 나타나도록 변환하며, 상기 홀수 데이타와 짝수 데이타를 상기 홀수 데이타 구동 집적회로들과 상기 짝수 데이타 구동 집적회로들에 제공하며, 상기 홀수 데이타 구동 집적회로 중 하나와 상기 짝수 데이타 구동 집적회로 중 하나에 의해 동시에 액정 패널이 구동되도록 함으로써, 종래에 비해 구동 주파수를 감소시킬 수 있으며, 싱글 뱅크와 유사한 형식의 색신호 데이타를 제공함으로써 액정 패널의 상부 또는 하부에 데이타 구동 집적회로들이 배치될 수 있기 때문에 데이타 구동 집적회로의 콤팩트 설계를 가능하도록 한다.

Description

액정 표시 장치의 타이밍 제어장치

이 발명은 액정 표시 장치(Liquid Crystal Display)의 타이밍 제어장치에 관한 것으로서, 개선된 싱글 뱅크 구조를 가지는 데이타 구동 집적회로에 색신호를 제공하기 위한 타이밍 제어장치에 관한 것이다.

일반적으로, 액정 표시 장치 모듈(LCD module)은, 다수의 게이트 라인과 소스라인으로 구성되며 각 게이트 라인과 소스라인의 교차점에 형성되는 스위칭 트랜지스터 및 화소(pixel)를 가지는 액정 패널(LCD panel), 상기 액정 패널의 각 게이트 라인에 순차적으로 턴온 전압을 인가하는 게이트 구동부, 상기 액정 패널의 소스 라인에 라인 간격으로 색신호에 대응하는 계조전압을 인가하는 데이타 구동부('소스 구동부'라고도 함), 액정 표시 장치 모듈 외부의 그래픽 제어기(graphic controller)로부터 수직 및 수평 동기신호와 색신호를 입력하여 상기 게이트 구동부와 데이타 구동부를 구동하기 위한 제어신호와 색신호(RGB signal)를 출력하는 타이밍 제어부, 게이트 턴온 및 턴오프 전압과 공통전극 전압을 생성하여 상기 게이트 구동부에 출력하는 전압 발생부, 상기 데이타 구동부에 제공되는 계조전압을 생성하는 계조전압 발생부로 이루어져 있다.

이러한 액정 표시 장치 모듈에서 데이타 구동부는 다수의 데이타 구동 집적회로(Source driver IC)로 구성되며, 게이트 구동부도 다수의 게이트 구동 집적회로(Gate driver IC)로 구성된다. 상기 각 데이타 구동 집적회로는 입력되는 색신호를 각 소스라인에 대하여 1비트씩 저장하기 위하여 다수의 쉬프트 레지스터를 구비하고 있다. 예를 들어, 하나의 데이타 구동 집적회로가 입력 패널에 있는 50개의 소스 라인을 커버한다면, 각 데이타 구동 집적회로는 서로 직렬 연결된 50개의 쉬프트 레지스터를 포함한다.

공지된 바에 따르면, 이러한 데이타 구동 집적회로를 배치하는 방법은 듀얼 뱅크(dual bank)와 싱글 뱅크(single bank)의 두 가지가 있다. 듀얼 뱅크는 데이타 구동 집적회로들을 액정 패널의 상하에 서로 교차되게 위치시킨 상태에서 홀수(또는 짝수) 소스 라인은 상부의 데이타 구동 집적회로에 연결되고 짝수(또는 홀수) 소스 라인은 하부의 데이타 구동 집적회로에 연결되도록 데이타 구동 집적회로들을 배치하는 것이고, 싱글 뱅크는 액정 패널의 상하 중 어느 한쪽에 데이타 구동 집적회로들을 일렬로 배치하는 것이다.

첨부된 도1은 종래의 듀얼 뱅크 구조를 가지는 액정 표시 장치를 도시하고 있다.

상기 도1에 도시되어 있듯이, PC-SET(11)은 그래픽 제어기이며, 제어신호 및 데이타 신호를 발생시킨다. 여기서, 제어신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이타 인에이블 신호(DE) 및 메인 클럭신호(MCLK)이다. 그리고, 데이타 신호는 짝수 데이타(DATA_EVEN)와 홀수 데이타(DATA_ODD)이다.

인터페이스 장치(12)는 PC-SET(11)으로부터 전송된 제어신호 및 데이타 신호에 따라 드라이브 회로(13, 14, 15)를 제어한다. 상기 인터페이스 장치(12)는 상부 데이타 구동회로(UP SOURCE IC)(14)로는 짝수 데이타(DATA_EVEN)를 전송하고, 하부 데이타 구동회로(DOWN SOURCE IC)(15)로는 홀수 데이타(DATA_ODD)를 전송한다. 액정 패널(16)은 게이트 구동회로(13), 상부 및 하부 데이타 구동회로(14, 15)에 의해 구동된다.

듀얼 뱅크 액정 표시 장치에서는 상부 데이타 구동 집적회로들은 색 데이타가 직렬로 쉬프트(shift)될 수 있도록 서로 연결되며, 하부 데이타 구동 집적회로들도 마찬가지이다. 예를 들어, 액정 패널의 소스 라인이 800개이고, 100개의 소스 라인을 커버하는 8개의 데이타 구동 집적회로가 구비되어 있는 듀얼 뱅크 데이타 구동부에서는 4개의 데이타 구동 집적회로들이 액정 패널의 상부와 하부에 각각 서로 교차되게 연결되며, 상부 4개의 데이타 구동 집적회로들은 바로 앞 집적회로의 최종 쉬프트 레지스터 출력단이 현재 집적회로의 최초 쉬프트 레지스터 입력단과 연결되는 구조를 가지며, 하부 4개의 데이타 구동 집적회로들도 위와 마찬가지 구조로 연결된다.

동일한 소스 라인을 가지는 싱글 뱅크 데이타 구동부를 가정하면, 8개의 데이타 구동 집적회로들이 액정 패널의 상부 또는 하부에 일렬로 배치되며, 8개의 데이타 구동 집적회로들은 일렬로 배치된 집적회로들 중 앞 집적회로의 최종 쉬프트 레지스터 출력단이 현재 집적회로의 최초 쉬프트 레지스터 입력단과 연결되도록 구성된다.

이때, 타이밍 제어부의 구조 및 기능도 듀얼 뱅크와 싱글 뱅크에서 서로 다르다. 예를 들어, 그래픽 제어기에서 싱글 뱅크 데이타 배열을 가지는 색신호가 입력된다면, 듀얼 뱅크에서는 타이밍 제어부가 그래픽 제어기로부터 입력되는 각 색신호(RGB signal)에 대하여 홀수 부분(odd part)과 짝수 부분(even part)으로 분리하여 배열한 후, 그 각각을 데이타 구동부의 상부 데이타 구동 집적회로들과 하부 데이타 구동 집적회로들에 제공한다. 이에 반해, 싱글 뱅크에서는 타이밍 제어부가 상기 분리 과정을 거칠 필요가 없다.

한편, 듀얼 뱅크 데이타 구동부에서는 상기 타이밍 제어부로부터 제공되는 홀수 부분과 짝수 부분의 색신호가 상부 데이타 구동 집적회로들과 하부 데이타 구동 집적회로들에 동시에 입력된다.

따라서, 듀얼 뱅크 데이타 구동부에서는 상부 데이타 구동 집적회로들과 하부 데이타 구동 집적회로들이 동시에 액정 패널의 모든 소스 라인을 구동하는 반면, 싱글 뱅크 데이타 구동부에서는 상하 중 어느 한쪽에 배치된 데이타 구동 집적회로들이 액정 패널의 모든 소스 라인을 구동한다.

만약, 소스 라인에 인가되는 데이타 펄스의 유지 기간이 듀얼 뱅크와 싱글 뱅크에서 모두 동일하다면, 싱글 뱅크 데이타 구동부는 소스 라인을 구동하는 시간이 듀얼 뱅크의 2배이다. 따라서, 구동 시간을 동일하게 하려면 싱글 뱅크 데이타 구동부의 동작 주파수는 듀얼 뱅크 데이타 구동부의 동작 주파수의 2배가 되어야 한다.

통상적으로, 동작 주파수가 크면 전자파 간섭(EMI : Electro-Magnetic Interference)도 활발하므로, 싱글 뱅크 데이타 구동부는 동작 주파수의 관점에서 듀얼 뱅크 데이타 구동부보다 유익하지 못하다.

그러나, 듀얼 뱅크 데이타 구동부는 액정 패널의 상부와 하부에 모두 데이타 구동 집적회로가 장착되므로, 액정 표시 장치 모듈에서 차지하는 면적이 싱글 뱅크 데이타 구동부보다 더 크다. 따라서, 싱글 뱅크 데이타 구동부는 듀얼 뱅크 데이타 구동부보다 콤팩트 설계를 더욱 용이하게 한다는 점에서 유익하다.

최근, 노트북 컴퓨터가 널리 사용되면서, 콤팩트 설계를 가능하게 하는 싱글 뱅크 데이타 구동부가 매우 각광받고 있다. 이로 인해, 낮은 동작 주파수를 가지면서 콤팩트 설계를 가능하게 하는 액정 표시 장치 구동부의 개발이 요청되고 있다.

이 발명의 목적은 액정 표시 장치에서 구동회로가 차지하는 면적을 줄일 뿐만 아니라 동작 주파수를 감소시킬 수 있는 액정 표시 장치의 타이밍 제어장치를 제공하는데 있다.

도1은 종래의 듀얼 뱅크 배열 구조를 가지는 액정 표시 장치의 구성도이고,

도2는 이 발명의 제1실시예에 따른 액정 표시 장치의 타이밍 제어장치의 구성도이고,

도3은 상기 도2에 도시된 데이타 신호 처리부의 구성도이고,

도4는 상기 도3에 도시된 시프트부의 구성도이고,

도5는 상기 도3에 도시된 래치부의 구성도이고,

도6은 상기 도3에 도시된 제1 및 제2합성부의 구성도이고,

도7은 이 발명의 제1실시예에 따른 액정 표시 장치의 타이밍 제어장치의 각부 신호의 파형도이고,

도8A는 수직, 수평 동기신호와 데이타 인에이블 신호의 타이밍 관계를 도시한 파형도이고,

도8B는 상기 도8A에 도시된 신호와 듀얼 뱅크 배열 구조를 가지는 색신호와의 관계를 도시하는 파형도이고,

도9는 상기 도5에 도시된 래치부의 출력신호를 도시한 파형도이고,

도10은 상기 도6의 제1 및 제2합성부에서 순차신호에 의해 이 발명에 따른 개선된 싱글 뱅크 배열 구조를 가지는 색신호가 생성되는 과정을 예시하는 파형도이고,

도11은 이 발명에 따른 개선된 싱글 뱅크 배열 구조를 가지는 색신호가 데이타 구동회로에 입력되는 것을 예시하는 액정 표시 장치의 구성도이고,

도12는 이 발명에 따른 개선된 싱글 뱅크 배열 구조를 가지는 색신호의 배열 상태를 도시한 파형도이고,

도13은 이 발명의 제2실시예에 따른 액정 표시 장치의 타이밍 제어장치의 구성도이고,

도14는 상기 도13의 데이타 신호 처리부의 구성도이고,

도15는 상기 도14의 시프트부의 구성도이고,

도16은 상기 도14의 래치부의 구성도이고,

도17은 상기 도14의 제1 및 제2합성부의 구성도이고,

도18은 이 발명의 제2실시예에 따른 액정 표시 장치의 타이밍 제어장치의 각부 신호의 파형도이고,

도19는 이 발명의 제3실시예에 따른 데이타 신호 처리부의 구성도이고,

도20은 상기 도19의 래치부의 구성도이고,

도21은 상기 도19의 제1 및 제2합성부의 구성도이고,

도22는 이 발명의 제3실시예에 따른 액정 표시 장치의 데이타 신호 처리부에서 사용되는 각부 신호의 파형도이고,

도23은 이 발명의 제4실시예에 따른 액정 표시 장치의 타이밍 제어장치의 구성도이고,

도24는 상기 도23에 도시된 데이타 신호 처리부의 구성도이고,

도25는 상기 도23에 도시된 데이타 분주부에서 싱글 뱅크 배열 구조를 가지는 색신호를 듀얼 뱅크 배열 구조로 변환하기 위한 회로의 구성도이고,

도26은 상기 도23에 도시된 래치펄스 발생부의 구성도이고,

도27은 상기 도24에 도시된 래치부의 회로도이고,

도28 및 도29는 상기 도24에 도시된 제1 및 제2합성부의 회로도이고,

도30은 이 발명의 제4실시예에 따른 액정 표시 장치의 타이밍 제어장치에서 사용되는 수직, 수평 동기신호, 데이타 인에이블 신호, 싱글 뱅크 배열 색신호, 개선된 싱글 뱅크 배열 색신호간의 관계를 도시하는 파형도이고,

도31은 싱글 뱅크 배열 색신호로부터 이 발명에 따른 개선된 싱글 뱅크 배열 색신호가 얻어지는 과정을 설명하는 파형도이고,

도32는 상기 도24의 데이타 배열부에서 수행되는 제어과정을 설명하는 파형도이다.

이 발명에 따른 타이밍 제어장치가 적용되는 액정 표시 장치는 액정 패널과, 상기 액정 패널의 상부 또는 하부 중 어느 하나에 일렬로 배열된 다수의 데이타 구동 집적회로들을 가지는 데이타 구동부를 포함한다. 상기 타이밍 제어장치는 상기 데이타 구동부에 색신호 및 제어신호를 제공한다.

상기 데이타 구동부에서 모든 홀수째 데이타 구동 집적회로들은 색신호의 데이타를 서로 순차적으로 쉬프트할 수 있도록 연결되며, 모든 짝수 데이타 구동 집적회로들도 색신호의 데이타를 서로 순차적으로 쉬프트할 수 있도록 연결된다. 상기 각 데이타 구동 집적회로의 내부에는 쉬프트 레지스터와 같은 메모리 소자가 포함되어 있으며, 액정 패널 상의 하나의 수평 라인을 구동하기 위한 데이타 구동 집적회로의 수는 상기 각 데이타 구동 집적회로의 내부에 포함되어 있는 쉬프트 레지스터의 수에 따라 결정된다. 예를 들어, 액정 패널에 하나의 수평 라인당 1000개의 데이타 라인이 있고, 각 데이타 구동 집적회로가 100개의 메모리 소자를 내부에 가지고 있다면, 각 데이타 구동 집적회로는 100개의 데이타 라인을 구동할 수 있다. 이때, 타이밍 제어장치는 액정 패널 상의 하나의 수평 라인을 구동하기 위하여, 순차적으로 입력된 1000개의 색신호의 데이타를 100개씩 홀수째 것과 짝수째 것으로 분리하고, 상기 분리된 각 홀수째 데이타와 각 짝수째 데이타를 서로 합산하며, 상기 합산된 홀수째 데이타를 상기 5개의 홀수째 데이타 구동 집적회로 중 최초의 것에 입력함과 동시에, 상기 합산된 짝수째 데이타를 상기 5개의 짝수째 데이타 구동 집적회로 중 최초의 것에 입력한다. 이 발명에서는 상기와 같은 데이타 배열을 개선된 싱글 뱅크 배열이라고 부른다. 이미 언급한 바와 같이, 상기 홀수째 데이타 구동 집적회로들은 서로 순차적으로 데이타를 전달할 수 있고, 상기 짝수째 데이타 구동 집적회로들은 서로 순차적으로 데이타를 전달할 수 있으므로, 상기 각 데이타 구동 집적회로들에는 1000개의 색신호의 데이타가 완전히 채워진다. 따라서, 상기 데이타 구동 집적회로들에 채워진 데이타에 의해 액정 패널 상의 하나의 수평 라인이 구동될 수 있다.

상기 설명된 것으로부터, 하나의 수평 라인을 구동하기 위하여 싱글 뱅크 방식과 동일한 시간이 주어진다면, 짝수째 데이타 구동 집적회로들과 홀수째 데이타 구동 집적회로들이 동시에 구동되므로, 하나의 데이타 라인을 위한 구동 시간에 있어서 이 발명에 따른 방식은 싱글 뱅크 방식의 2배가됨을 알 수 있다. 따라서, 싱글 뱅크 방식에 비해 액정 패널 상의 화소 구동 시간을 증가시킬 뿐만 아니라 메인 클럭의 주파수도 싱글 뱅크 방식의 반으로 감소시킬 수 있다. 또한, 데이타 구동 집적회로는 싱글 뱅크와 유사하게 액정 패널의 상부 또는 하부에 일렬로 배열되므로, 이 발명에 따른 액정 표시 장치는 데이타 구동부의 콤팩트 설계를 가능하게 한다.

이 발명의 제1특징에 따른 타이밍 제어장치는 듀얼 뱅크 배열 구조를 가지는 데이타 신호를 개선된 싱글 뱅크 배열 구조를 가지는 데이타 신호로 변환한다.

상기 제1특징을 달성하기 위하여, 이 발명에 따른 타이밍 제어장치는,

수직, 수평 동기신호 및 메인 클럭신호를 입력하여 액정 표시 장치의 게이트 구동부와 데이타 구동부를 위한 제어신호를 생성하는 제어신호 처리부;

메인 클럭신호와 데이타 인에이블 신호를 입력받아, 래치 제어 신호와 순차 제어 신호를 생성하는 순차신호 발생부;

상기 메인 클럭신호에 따라 듀얼 뱅크 색신호의 홀수 데이타와 짝수 데이타를 각각 순차적으로 시프트시킴과 동시에 출력시키는 다수의 시프트부;

상기 시프트부에서 출력되는 n개의 홀수 데이타와 n개의 짝수 데이타를 상기 래치 제어 신호에 따라 동시에 출력시키는 다수의 래치부;

상기 래치부에서 출력되는 n/2개의 홀수 데이타와 n/2개의 짝수 데이타를 번갈아서 상기 순차 제어 신호와 각각 논리곱하며, 각 논리곱 연산의 결과를 논리합하여 색신호의 홀수 성분을 생성하는 다수의 제1합성부; 및

상기 래치부에서 출력되는 나머지 n/2개의 홀수 데이타와 나머지 n/2개의 짝수 데이타를 교대로 상기 순차 제어 신호와 각각 논리곱하며, 각 논리곱 연산의 결과를 논리합하여 색신호의 짝수 성분을 생성하는 다수의 제2합성부를 포함한다.

이 발명의 제1특징에 따른 타이밍 제어장치에서는 상기 제1합성부와 제2합성부에 의해 듀얼 뱅크 색신호의 홀수 데이타와 짝수 데이타가 교대로 순차 제어 신호에 의해 논리곱되며, 이로 인해 듀얼 뱅크 색신호의 데이타가 재배열되어 이 발명에 따른 개선된 싱글 뱅크 색신호가 얻어진다.

이 발명의 제2특징에 따른 타이밍 제어장치는 싱글 뱅크 배열 구조를 가지는 데이타 신호를 개선된 싱글 뱅크 배열 구조를 가지는 데이타 신호로 변환한다.

상기 제2특징을 달성하기 위하여, 이 발명에 따른 타이밍 제어장치는,

수직, 수평 동기신호 및 메인 클럭신호를 입력받아 액정 표시 장치의 게이트 구동부와 데이타 구동부를 위한 제어신호, 메인 클럭신호를 2분주한 2분주 클럭신호 및 래치 클럭신호를 생성하는 제어신호 처리부;

데이타 인에이블 신호와 상기 2분주 클럭신호로부터 순차 제어 신호를 생성하는 순차신호 발생부;

싱글 뱅크 색신호를 입력받아, 상기 메인 클럭신호에 따라 상기 색신호의 데이타를 순차적으로 시프트시킴과 동시에 출력시키는 다수의 시프트부;

상기 시프트부에서 출력되는 색신호의 데이타를 n개씩 분리하며, 상기 분리된 2n개의 데이타를 상기 래치 클럭신호에 따라 동시에 출력시키는 다수의 래치부;

상기 래치부에서 출력되는 n개의 데이타를 순서대로 상기 순차 제어 신호와 논리곱하며, 각 논리곱연산의 결과를 논리합하여 색신호의 홀수 성분을 생성하는 제1합성부; 및

상기 래치부에서 출력되는 나머지 n개의 데이타를 순서대로 상기 순차 제어 신호와 논리곱하며, 각 논리곱연산의 결과를 논리합하여 색신호의 짝수 성분을 생성하는 제2합성부를 포함한다.

이 발명의 제2특징에 따른 타이밍 제어장치에서는 제1합성부와 제2합성부에 의해 싱글 뱅크 색신호의 데이타가 n개씩 분리되며, 상기 분리된 데이타가 순차 제어 신호에 의해 논리곱됨으로써 이 발명에 따른 개선된 싱글 뱅크 색신호가 얻어진다. 특히, 상기 순차 제어 신호는 2분주 클럭신호로부터 만들어지며, 개선된 싱글 뱅크 색신호의 데이타 구간이 싱글 뱅크 색신호의 데이타 구간의 2배가 된다.

이 발명의 제3특징에 따른 타이밍 제어장치는 시프트부를 이용하지 않고 싱글 뱅크 색신호를 개선된 싱글 뱅크 색신호로 변환한다.

상기 제3특징을 달성하기 위하여, 이 발명에 따른 타이밍 제어장치는,

수직, 수평 동기신호 및 메인 클럭신호를 입력받아 액정 표시 장치의 게이트 구동부와 데이타 구동부를 위한 제어신호, 메인 클럭신호를 2분주한 2분주 클럭신호를 생성하는 제어신호 처리부;

메인 클럭신호, 2분주 클럭신호 및 데이타 인에이블 신호를 입력받아, 상기 메인 클럭신호의 n클럭펄스마다 상기 메인 클럭신호의 1클럭 펄스 구간과 동일한 하이레벨 구간을 가지는 래치 제어 신호와 상기 2분주 클럭신호의 n 클럭펄스마다 상기 2분주 클럭신호의 1클럭 펄스 구간과 동일한 하이레벨 구간을 가지는 순차 제어 신호를 생성하는 순차신호 발생부;

싱글 뱅크 색신호와 상기 래치 제어 신호를 입력받아, 상기 래치 제어 신호의 하이구간에서 상기 싱글 뱅크 색신호의 데이타를 순차적으로 출력시키며, 상기 래치 제어 신호의 다음 하이구간이 입력될 때까지 상기 출력 상태를 유지시키는 다수의 래치부;

상기 유지 기간 이내에 상기 래치부에서 출력되는 색신호의 데이타를 순서대로 상기 순차 제어 신호와 논리곱하며, 각 논리곱 연산의 결과를 논리합하여 색신호의 홀수 성분을 생성하는 다수의 제1합성부; 및

상기 유지 기간 이내에 상기 래치부에서 출력되는 색신호의 데이타를 순서가 조정된 상기 순차 제어 신호와 논리곱하며, 각 논리곱 연산의 결과를 논리합하여 색신호의 짝수 성분을 생성하는 다수의 제2합성부를 포함한다.

이 발명의 제3특징에 따른 타이밍 제어장치에서는 래치부에서 색신호 데이타의 출력상태가 유지되는 동안 상기 제1 및 제2합성부에서 데이타 구간이 확장된 색신호가 얻어진다. 이것은 제2합성부에서 순차 제어 신호와 래치부 출력 데이타 사이의 논리곱 연산이 수행될 때 순차 제어 신호의 순서를 조정함으로써 달성되며, 상기 데이타 구간의 확장은 2분주 클럭신호로부터 만들어지는 순차 제어 신호에 의해 달성된다. 따라서, 상기 제3특징에 따른 타이밍 제어장치는 시프트부없이 싱글 뱅크 색신호를 이 발명에 따른 개선된 색신호로 변환할 수 있다.

이 발명의 제4특징에 따른 타이밍 제어장치는 싱글 뱅크 또는 듀얼 뱅크 색신호가 입력되더라도 외부 선택 신호에 따라 개선된 싱글 뱅크 배열 구조를 가지는 데이타 신호로 변환하며, 제어신호의 신호선을 감소시켜 사용될 플립플롭과 게이트 소자의 수를 감소시킨다.

이 발명의 제4특징에 따른 액정 표시 장치의 타이밍 제어장치는,

수직, 수평 동기신호 및 메인 클럭신호를 입력하여 액정 표시 장치의 게이트 구동부와 데이타 구동부를 제어하기 위한 신호를 생성하며, 메인 클럭신호를 2분주한 클럭신호를 생성하는 제어신호 처리부;

외부 선택신호로부터 입력되는 색신호가 싱글 뱅크일 경우, 상기 2분주 클럭신호에 따라 상기 싱글 뱅크 색신호를 듀얼 뱅크 색신호로 변환하며, 외부 선택신호로부터 입력되는 색신호가 듀얼 뱅크일 경우에는 변환 과정없이 상기 색신호를 출력하는 데이타 분주부;

데이타 인에이블 신호 및 2분주 클럭신호를 입력받아, 상기 데이타 인에이블 신호와 2분주 클럭신호로부터 제1순차 제어 신호와 제2순차 제어 신호를 생성하며, 상기 제1순차 제어 신호의 적어도 둘 이상을 논리합하여 래치 제어신호를 생성하며, 상기 제2순차 제어 신호의 적어도 둘 이상을 논리합하여 합산 제어신호를 생성하는 다수의 래치펄스 발생부; 및

각 색신호에 대하여, 상기 데이타 분주부에서 출력되는 듀얼 뱅크 색신호의 홀수 데이타와 짝수 데이타를 상기 래치 제어신호에 따라 래치시키고, 상기 래치된 데이타와 상기 합산 제어신호 간의 논리연산에 의하여 색신호의 홀수 성분과 짝수 성분을 생성하는 다수의 데이타 배열부를 포함한다.

이때, 상기 래치 제어신호와 합산 제어신호는 색신호의 데이타가 상기 홀수 성분과 짝수 성분에서 데이타 구동 집적회로의 채널 수만큼 번갈아 나타나도록 미리 결정되며, 상기 홀수 성분은 데이타 구동부의 홀수째 데이타 구동 집적회로들에 입력되고, 이와 동시에 상기 짝수 데이타는 데이타 구동부의 짝수째 데이타 구동 집적회로들에 입력된다.

따라서, 데이타 구동부가 싱글 뱅크 방식과 유사하게 데이타 구동 집적회로들이 일렬로 배치된 구조임에도 불구하고, 상기 짝수 데이타와 홀수 데이타에 의하여 액정 패널 상의 데이타 라인이 듀얼 모드로 구동될 수 있다.

상기 설명된 이 발명의 제4특징에 따른 타이밍 제어장치에서는 래치 제어 신호와 순차 제어 신호의 신호라인 수가 채널 수보다 작아지므로, 타이밍 제어장치에 사용되는 플립플롭 소자와 게이트 소자의 수가 감소된다.

상기한 이 발명의 특징, 목적 및 효과는 아래의 실시예 설명을 통해 보다 명백하게 이해될 것이다.

[제1실시예]

먼저, 첨부된 도2 내지 도12를 참조하여 이 발명의 제1실시예에 따른 액정 표시 장치의 타이밍 제어장치를 설명한다.

도2에 도시된 바와 같이, 이 발명의 제2실시예에 따른 액정 표시 장치의 타이밍 제어장치는 제어신호 처리부(21)와 데이타 신호 처리부(22)로 구성된다.

상기 제어신호 처리부(21)는 그래픽 제어기와 같은 외부 장치로부터 수직, 수평 동기신호(HSYNC, VSYNC), 데이타 인에이블 신호(DE) 및 메인 클럭신호(MCLK)를 입력받아 액정 표시 장치의 게이트 구동부(도시하지 않음)와 데이타 구동부(도시하지 않음)에서 필요로 하는 제어신호들을 생성한다. 즉, 상기 제어신호 처리부(21)는 입력신호를 이용하여 수평시작신호(Start Horizontal signal)(STHO, STHE), 수직시작신호(Start Vertical signal)(STV), 게이트 클럭신호(CPV), 라인 반전신호(RVS), 로드 신호(TP)를 생성한다. 상기 제어신호 처리부(21)에서 생성된 신호들은 액정 표시 장치의 게이트 구동부, 데이타 구동부에 제공된다.

상기 데이타 신호 처리부(22)는 그래픽 제어기와 같은 외부 장치로부터 듀얼 뱅크 배열 구조를 가지는 색신호 및 메인 클럭신호(MCLK)를 입력받는다. 도8B를 참조하면, 듀얼 뱅크 배열 구조를 가지는 색신호에서는 하나의 색신호에 대하여, 데이타의 홀수 부분과 짝수 부분으로 나누어진 두 신호가 제공된다. 예를 들어, R(red) 신호에 대하여, 도8B에 도시된 바와 같이, RA(0:5)와 RB(0:5) 신호가 제공된다. 여기서, (0:5)는 RA 신호가 6비트로 구성됨을 의미하며, 이것은 색신호의 다계조 표시를 위한 것이다.

상기 데이타 신호 처리부(22)는 상기 듀얼 뱅크 배열 구조를 가지는 색신호의 데이타를 재배열하여 이 발명에 따른 개선된 싱글 뱅크 배열 구조를 가지는 색신호(이하, 개선된 싱글 뱅크 색신호라 한다.)[RO(0:5), RE(0:5), GO(0:5), GE(0:5), BO(0:5), BE(0:5)]를 생성한다. 상기 개선된 싱글 뱅크 색신호는 하나의 색에 대하여 홀수 성분과 짝수 성분을 가진다. 상기 개선된 싱글 뱅크 색신호의 홀수 성분(RGB_ODD)은 도11에 도시된 액정 표시 장치에서 홀수째 데이타 구동 집적회로(data driver IC)에 입력되며, 짝수 성분(RGB_EVEN)은 짝수째 데이타 구동 집적회로에 입력된다. 도11에 도시된 바와 같이, 개선된 싱글 뱅크 색신호를 이용하는 액정 표시 장치에서는 데이타 구동 집적회로가 상부 또는 하부의 어느 한쪽에 배치 가능하므로, 이로 인해 액정 표시 장치의 콤팩트 설계가 가능해진다. 도12는 상기 도11의 각 데이타 구동 집적회로에 입력되는 데이타의 배열을 도시하고 있으며, 각 데이타 구동 집적회로에는 n개의 데이타가 순차적으로 입력된다. 여기서, n은 데이타 구동 집적회로의 채널 수이다. 일반적으로, 데이타 구동 집적회로에는 색신호의 데이타가 직렬로 순차적으로 입력되며, 이 발명에 따른 개선된 싱글 뱅크 색신호는 홀수 성분과 짝수 성분으로 분리되어야 하므로, 종래의 싱글 뱅크 또는 듀얼 뱅크와는 다른 특별한 데이타 배열이 요구된다. 예를 들어, 이 발명에 따른 개선된 싱글 뱅크 색신호의 홀수 성분(RGB_ODD)은 n개씩 구분된 데이타 중 홀수째 것을 집합하여 이루어진다. 도12에서, 홀수 성분(RGB_ODD)은 D1∼Dn,D2n+1∼D3n, D4n+1∼D5n …의 배열을 가지며, 짝수 성분(RGB_EVEN)은 Dn+1∼D2n, D3n+1∼D4n, D5n+1∼D6n…의 배열을 가진다. 아래에서 듀얼 뱅크 색신호로부터 어떻게 상기 개선된 싱글 뱅크 색신호의 배열이 만들어지는지 설명될 것이다.

도3은 상기 도2의 데이타 신호 처리부를 상세하게 도시하고 있다.

도3을 참조하면, 데이타 신호 처리부(22)는 메인 클럭신호(MCLK)와 데이타 인에이블 신호(DE)를 입력받아 순차 제어 신호(L1∼Ln)를 생성하는 순차신호 발생부(23)와 다수의 데이타 처리 셀(24∼26)로 구성된다. 각 데이타 처리 셀은 듀얼 뱅크 색신호의 1비트 라인의 홀수 데이타, 1비트 라인의 짝수 데이타, 순차신호 발생부(23)에서 출력되는 순차 제어신호 및 메인 클럭신호(MCLK)를 입력받아 개선된 싱글 뱅크 색신호의 1비트의 홀수성분과 1비트의 짝수성분을 생성한다. 이미 설명된 바와 같이, 이 발명의 제1실시예에서는 듀얼 뱅크 색신호의 각 색에 대하여 6비트가 할당되므로, R(red), G(green), B(blue) 세가지 색을 처리하기 위해서는 총 18개의 데이타 처리 셀이 필요하다. 도3에는 18개의 데이타 처리 셀 중 하나(24)에 대해서만 상세하게 도시되어 있으며, 나머지는 상기 상세하게 도시된 데이타 처리 셀과 동일한 내부 구성을 가진다. 상기 데이타 처리 셀(24)은 듀얼 뱅크 색신호 중 RA(0) 및 RB(0)을 입력받아 개선된 싱글 뱅크 색신호의 홀수 성분 RO(0)과 짝수 성분 RE(0)을 생성한다.

보다 상세하게, 상기 데이타 처리 셀(24)은 시프트부(241), 래치부(242), 제1 및 제2합성부(243, 244)로 구성된다. 시프트부(241)는 1비트 라인의 RA(0)과 RB(0), 메인 클럭신호(MCLK)를 입력받아 상기 듀얼 뱅크 색신호 RA(0)과 RB(0)을 순차적으로 시프트시키면서 출력하고, 래치부(242)는 상기 시프트부(241)의 출력을 래치 클럭신호(LATCK)에 의해 각 색신호의 n개씩 단위로 동시에 출력시킨다. 여기서, 래치 클럭신호(LATCK)는 순차 제어 신호 중 하나가 사용되었으나, 이 발명의 기술적 범위는 여기에 제한되지 않는다. 제1 및 제2합성부(243, 244)는 상기 래치부(242)의 출력과 순차신호 발생부(23)에서 출력되는 순차 제어 신호를 입력받아 개선된 싱글 뱅크 색신호의 홀수 성부 RO(0)과 짝수 성분 RE(0)을 각각 생성한다.

도4에는 시프트부(241)가 상세하게 도시되어 있다.

도4에 도시된 바와 같이, 시프트부(241)는 2n개의 D-플립플롭으로 구성되며, n개의 D-플립플롭은 서로 직렬 연결되며, 나머지 n개의 D-플립플롭도 서로 직렬 연결된다. 메인 클럭신호(MCLK)는 2n개의 D-플립플롭의 각 클럭단자에 공통으로 입력되며, RA(0)는 n개의 D-플립플롭 중 첫 번째 플립플롭의 데이타 단자에 입력되며, RB(0)는 다른 n개의 D-플립플롭 중 첫 번째 플립플롭의 데이타 단자에 입력된다. 2n개의 D-플립플롭의 출력단자는 래치부(242)에 연결된다. 각 D-플립플롭은 메인 클럭신호(MCLK)의 클럭 펄스에 응답하여 데이타 단자의 신호를 출력단자에 전달한다. 따라서, 듀얼 뱅크 색신호 RA(0)의 데이타는 순차적으로 시프트되면서 래치부(242)에 제공되며, 다른 n개의 플립플롭에 의해 RB(0)의 데이타가 순차적으로 시프트되면서 래치부(242)에 제공된다. 상기 시프트부(241)는 위에 설명된 바와 같은 동작을 메인 클럭신호(MCLK)에 의거하여 계속적으로 수행한다.

도8A에는 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC) 및 데이타 인에이블 신호(DE)의 타이밍 관계가 도시되어 있다. 도8A를 참조하면, 수직 동기 신호(VSYNC)의 1펄스 동안 다수의 수평 동기 신호(HSYNC) 펄스가 존재한다. 데이타 인에이블 신호(DE)의 주파수는 상기 수평 동기 신호와 동일하며, 1펄스 구간(pulse duration)은 수평 동기 신호의 그것보다 작다. 상기 데이타 인에이블 신호(DE)의 하이 펄스 구간에서 데이타 구동 집적회로에 의한 액정 패널로의 데이타 표시가 이루어진다. 도8B는 상기 도8A에 도시된 신호들과 듀얼 뱅크 색신호 RA(0:5), RB(0:5), GA(0:5), GB(0:5), BA(0:5), BB(0:5)와의 타이밍 관계가 도시되어 있다. 상기 시프트부(241)는 상기 도8B에 도시된 RA(0)과 RB(0)의 데이타를 순차적으로 시프트시킨다.

도5에는 래치부(242)가 상세하게 도시되어 있다.

도5에 도시된 바와 같이, 래치부(242)는 2n개의 D-플립플롭으로 구성된다. n개의 D-플립플롭은 상기 시프트부(241)로부터 제공되는 n개의 색신호 RA(0)을 래치하기 위한 것이며, 다른 n개의 D-플립플롭은 n개의 색신호 RB(0)을 래치하기 위한 것이다. 2n개의 D-플립플롭에는 래치 클럭신호(LATCK)가 공통으로 입력된다. 또한, 도4의 2n개의 D-플립플롭의 출력단과 도5의 2n개의 D-플립플롭의 입력단은 동일한 번호끼리 서로 연결된다. n개의 D-플립플롭은 n개의 출력단자(A1∼An)를 가지며, 다른 n개의 D-플립플롭은 n개의 출력단자(B1∼Bn)를 가진다. 래치부(242)의 각 D-플립플롭은 래치 클럭신호(LATCK)의 펄스에 응답하여 입력단자의 데이타를 동시에 대응하는 출력단으로 전달한다. 도7을 참조하면, 이 발명의 제1실시예에서는 래치 클럭신호(LATCK)로서 첫 번째 순차 제어 신호(L1)가 사용되었음을 알 수 있다. 이에 따라, 상기 순차 제어 신호(L1)의 첫 번째 클럭 펄스에 의해 n개의 플립플롭의 출력단(A1∼An)에서는 RA(0) 신호의 n개의 데이타(D1∼D2n-1)가 유지되며, 출력단(B1∼Bn)에서는 RB(0) 신호의 n개의 데이타(D2∼D2n)가 유지된다. 상기 래치 클럭신호(LATCK)는 메인 클럭신호의 n개의 클럭마다 하나의 클럭 펄스를 가지며, 도9에 래치 클럭신호(LATCK)의 파형이 도시되어 있다. 래치 클럭신호(LATCK)의 하이레벨 구간은 도7에 도시된 바와 같이, 메인 클럭신호(MCLK)의 하나의 클럭 펄스 구간과 동일하다. 그리고, 도9에 도시된 바와 같이, 래치부(242)의 출력단(A1∼An)에서는 래치 클럭신호(LATCK)의 다음 클럭 펄스가 입력될 때까지 듀얼 뱅크 색신호 RA(0)의 n개의 홀수 데이타가 유지되며, 출력단(B1∼Bn)에서도 유사하게 듀얼 뱅크 색신호 RB(0)의 n개의 짝수 데이타가 유지된다.

상기 래치부(242)의 출력은 제1 및 제2합성부(243, 244)에 제공되며, 제1 및 제2합성부(243, 244)는 도6에서 상세하게 도시되어 있다.

각 합성부(243, 244)는 n개의 논리곱소자와 하나의 논리합소자로 구성된다. 도6에 도시되어 있듯이, 제1합성부(243)에서 각 논리곱소자는 두 개의 입력단자를 가지며, 각 논리곱 소자의 하나의 입력 단자에는 n개의 순차제어신호(L1∼Ln) 중 하나가 차례로 입력되며, 각 논리곱 소자의 다른 입력단자에는 래치부(242)의 출력단(A1∼An/2) 중 하나와 출력단(B1∼Bn/2) 중 하나가 번갈아서 입력된다. 즉, 제1합성부(243)의 첫 번째 논리곱소자에는 순차 제어 신호(L1)와 래치부(242)의 출력단(A1) 신호가 입력되며, 두 번째 논리곱소자에는 순차 제어 신호(L2)와 래치부(242)의 출력단(B1) 신호가 입력되며, 세 번째 논리곱소자에는 순차 제어 신호(L3)와 출력단(A2) 신호가 입력된다. 위와 같은 방식으로, n-1번째 논리곱소자에는 순차 제어 신호(Ln-1)와 출력단(An/2) 신호가 입력되며, n번째 논리곱소자에는 순차 제어 신호(Ln)와 출력단(Bn/2) 신호가 입력된다. 이와 유사하게, 제2합성부(244)의 첫 번째 논리곱소자에는 순차 제어 신호(L1)와 래치부(242)의 출력단(An/2+1) 신호가 입력되며, 두 번째 논리곱소자에는 순차 제어 신호(L2)와 출력단(Bn/2+1) 신호가 입력되며, n-1번째 논리곱소자에는 순차 제어 신호(Ln-1)와 출력단(An) 신호가 입력되며, n번째 논리곱소자에는 순차 제어 신호(Ln)와 출력단(Bn) 신호가 입력된다. 각 합성부의 논리합 소자는 n개의 논리곱소자의 출력을 논리합하여 개선된 싱글 뱅크 색신호의 홀수 성분 RO(0)과 짝수 성분 RE(0)을 생성한다. 상기 각 합성부(243, 244)에서 래치부(242)의 출력을 교대로 순차 제어 신호(L1∼Ln)와 논리곱하는 것은 듀얼 뱅크 색신호의 데이타 배열을 바꾸기 위한 것이다. 이렇게 함으로써 듀얼 뱅크 색신호의 홀수 데이타와 짝수 데이타는 서로 혼합하여 순차적으로 배열되며, 색신호의 n개 단위로 제1합성부의 홀수 성분 RO(0)과 짝수 성분 RE(0)으로 분리된다. 도7과 도9를 참조하면, 순차적인 하이레벨 펄스 구간을 가지는 n개의 순차 제어 신호(L1∼Ln)에 의해 래치부(242)의 출력이 위에서 언급한 바 대로 재배열됨으로써 개선된 싱글 뱅크 색신호의 홀수 성분 RO(0)과 짝수 성분 RE(0)이 얻어짐을 알 수 있다. 도9를 참조하면, 상기 홀수 성분 RO(0)의 데이타는 D1∼Dn, D2n+1∼D3n, … 과 같이 순차적인 n개의 데이타가 번갈아 배열되며, 짝수 성분 RE(0)의 데이타도 Dn+1∼D2n, D3n+1∼D4n 과 같이 순차적인 n개의 데이타가 번갈아 배열된다. 도10은 순차 제어 신호(L1∼Ln)에 의해 상기 홀수 성분 RO(0)과 짝수 성분 RE(0)이 생성되는 것을 도시하고 있다. 상기 제1 및 제2합성부(243, 244)는 래치부(242)로부터 2n개의 색신호가 입력될 때마다 위와 같은 동작을 반복한다.

위에서 설명된 이 발명의 제1실시예는 듀얼 뱅크 색신호를 개선된 싱글 뱅크 색신호로 변환한다. 상기 개선된 싱글 뱅크 색신호에서는 홀수 성분과 짝수 성분이 분리되어 있으며, 그 각각이 홀수 데이타 구동 집적회로와 짝수 데이타 구동 집적회로에 입력되므로, 홀수 데이타 구동 집적회로와 짝수 데이타 구동 집적회로에 의해 동시에 액정 패널이 구동될 수 있다. 따라서, 패널 구동 주파수가 싱글 뱅크 구조를 가지는 액정 표시 장치의 패널 구동 주파수의 1/2로 감소될 수 있다.

또한, 상기 개선된 싱글 뱅크 색신호는 데이타 구동 집적회로가 액정 패널의 어느 한쪽에 일렬로 배치되는 것을 가능하게 하므로, 액정 표시 장치에서 데이타 구동 집적회로의 콤팩트 설계가 달성된다.

[제2실시예]

다음으로, 첨부된 도13 내지 도18을 참조하여 이 발명의 제2실시예에 따른 액정 표시 장치의 타이밍 제어장치를 설명한다.

이 발명의 제2실시예에 따른 액정 표시 장치의 타이밍 제어장치는 싱글 뱅크 색신호를 이 발명에 따른 개선된 싱글 뱅크 색신호로 변환한다. 상기 개선된 싱글 뱅크 색신호의 데이타 펄스 구간(data pulse duration)은 싱글 뱅크 색신호의 데이타 펄스 구간의 2배이다. 또한, 싱글 뱅크 색신호의 n개의 데이타가 홀수 성분과 짝수 성분으로 분리될 것이 요구된다. 이러한 관점에 기초하여 이 발명의 제2실시예에 따른 타이밍 제어장치가 아래에서 설명된다.

도13은 이 발명의 제2실시예에 따른 액정 표시 장치의 타이밍 제어장치의 구성도이다.

도13에 도시되어 있듯이, 이 발명의 제2실시예에 따른 액정 표시 장치의 타이밍 제어장치는 제어신호 처리부(31)와 데이타 신호 처리부(32)로 구성된다.

상기 제어신호 처리부(31)는 그래픽 제어기와 같은 외부 장치로부터 수직, 수평 동기신호(HSYNC, VSYNC), 데이타 인에이블 신호(DE) 및 메인 클럭신호(MCLK)를 입력받아 액정 표시 장치의 게이트 구동부(도시하지 않음)와 데이타 구동부(도시하지 않음)에서 필요로 하는 제어신호들을 생성한다. 즉, 상기 제어신호 처리부(31)는 입력신호를 이용하여 수평시작신호(Start Horizontal signal)(STHO, STHE), 수직시작신호(Start Vertical signal)(STV), 게이트 클럭신호(CPV), 라인 반전신호(RVS), 게이트-온 인에이블 신호(OE), 로드 신호(TP), 래치 클럭신호(LATCK), 2분주 클럭신호(2CLK)를 생성한다. 상기 제어신호 처리부(31)에서 생성된 신호들은 액정 표시 장치의 게이트 구동부, 데이타 구동부 및 데이타 신호 처리부(32)에 제공된다.

상기 데이타 신호 처리부(32)는 그래픽 제어기와 같은 외부 장치로부터 싱글 뱅크 배열 구조를 가지는 색신호 R(0:5), G(0:5), B(0:5) 및 메인 클럭신호(MCLK)를 입력받으며, 상기 제어신호 처리부(31)로부터 2분주 클럭신호(2CLK) 및 래치 클럭신호(LATCK)를 입력받는다. 상기 데이타 신호 처리부(32)는 상기 싱글 뱅크 색신호의 데이타를 재배열하여 개선된 싱글 뱅크 색신호 RO(0:5), RE(0:5), GO(0:5), GE(0:5), BO(0:5), BE(0:5)를 생성한다.

도14에는 상기 도13의 데이타 신호 처리부(32)가 상세하게 도시되어 있다.

도14에 도시되어 있듯이, 상기 데이타 신호 처리부(32)는 2분주 클럭신호(2CLK)와 데이타 인에이블 신호(DE)를 입력받아 순차 제어 신호(L1∼Ln)를 생성하는 순차신호 발생부(33)와 다수의 데이타 처리 셀(34∼36)로 구성된다. 각 데이타 처리 셀은 싱글 뱅크 색신호의 1비트 라인의 데이타, 순차신호 발생부(33)에서 출력되는 순차 제어신호(L1∼Ln), 메인 클럭신호(CLK) 및 래치 클럭신호(LATCK)를 입력받아 개선된 싱글 뱅크 색신호의 홀수 성분과 짝수 성분을 생성한다. 이 발명의 제2실시예에서는 싱글 뱅크 색신호의 각 색에 대하여 6비트가 할당되므로, R(red), G(green), B(blue) 세가지 색을 처리하기 위해서는 총 18개의 데이타 처리 셀이 필요하다. 상기 도14에는 18개의 데이타 처리 셀 중 하나(34)에 대해서만 상세하게 도시되어 있으며, 나머지는 상기 상세하게 도시된 데이타 처리 셀과 동일한 내부 구성을 가진다. 상기 데이타 처리 셀(34)은 싱글 뱅크 색신호 중 R(0)을 입력받아 개선된 싱글 뱅크 색신호의 홀수 성분 RO(0)과 짝수 성분 RE(0)을 생성한다.

보다 상세하게, 상기 데이타 처리 셀(34)은 시프트부(341), 래치부(342), 제1 및 제2합성부(343, 344)로 구성된다. 시프트부(341)는 1비트 라인의 색신호 R(0), 메인 클럭신호(CLK)를 입력받아 상기 색신호 R(0)을 순차적으로 시프트시키면서 출력한다. 상기 시프트부(341)는 2n개의 출력 라인을 가진다. 래치부(342)는 상기 시프트부(341)의 출력을 n개씩 분류하며, 래치 클럭신호(LATCK)에 의해 상기 2n개의 데이타를 동시에 출력시킨다. 제1 및 제2합성부(343, 344)는 상기 래치부(342)로부터 n개의 데이타를 각각 입력받으며, 순차신호 발생부(23)에서 출력되는 순차 제어 신호(L1∼Ln)를 각각 입력받아 개선된 싱글 뱅크 색신호의 홀수 성분 RO(0)과 짝수 성분 RE(0)을 각각 생성한다. 여기서, 래치 클럭신호(LATCK)는 도18에 도시된 바와 같이 메인 클럭신호(MCLK)의 2n개의 클럭 펄스마다 하나의 하이레벨 구간을 가지며, 상기 하이레벨 구간은 상기 메인 클럭신호의 1클럭펄스 구간과 동일하다. 또한, 도18에 도시된 상기 각 순차 제어 신호는 메인 클럭신호(MCLK)의 2n개의 클럭 펄스마다 하나의 하이레벨 구간을 가지며, 상기 하이레벨 구간은 상기 메인 클럭신호의 2클럭펄스 구간과 동일하다.

도15에는 상기 도14의 시프트부(341)가 상세하게 도시되어 있다.

도15에 도시되어 있듯이, 시프트부(34)는 서로 직렬 연결된 2n 개의 D-플립플롭으로 구성된다. 상기 각 D-플립플롭의 클럭 단자에는 메인 클럭신호(CLK)가 입력되며, 최초 D-플립플롭의 데이타 단자에는 싱글 뱅크 색신호 R(0)의 데이타가 입력된다. 각 D-플립플롭은 메인 클럭신호(CLK)의 클럭펄스에 응답하여 데이타 단자의 신호를 출력단에 전달한다. 따라서, 색신호 R(0)의 데이타는 메인 클럭신호(CLK)에 의해 순차적으로 시프트됨과 동시에 래치부(342)에 출력된다. 상기 각 D-플립플롭의 출력은 2n개의 시프트부(341) 출력단(1∼2n)을 구성한다.

도16에는 래치부(342)가 보다 상세하게 도시되어 있다.

상기 도16에 도시된 바와 같이, 래치부(342)는 래치 클럭신호(LATCK)를 공통으로 입력받는 2n개의 D-플립플롭으로 구성된다. 상부 n개의 D-플립플롭 각각은 상기 시프트부(341)의 출력단(1∼n) 데이타를 차례로 입력받으며, 하부 n개의 D-플립플롭 각각은 상기 시프트부(341)의 출력단(n+1∼2n) 데이타를 차례로 입력받는다. 상기 상부 n개의 D-플립플롭의 각 출력단은 래치부(342)의 출력단(A1∼An)을 구성하며, 상기 하부 n개의 D-플립플롭의 각 출력단은 래치부(342)의 출력단(B1∼Bn)을 구성한다. 상기 2n개의 D-플립플롭 각각은 래치 클럭신호(LATCK)의 클럭펄스가 입력될 때마다 입력단의 데이타를 출력단으로 전달한다. 또한, 상기 각 D-플립플롭의 출력단에는 래치 클럭신호의 다음 클럭펄스가 입력될 때마다 출력단의 데이타를 유지한다. 이미 설명한 바와 같이, 상기 래치 클럭신호(LATCK)에서는 메인 클럭신호(MCLK)의 2n개의 클럭펄스마다 하나의 하이레벨 구간이 존재하므로, 상기 래치부(342)의 출력단(A1∼An, B1∼Bn) 데이타는 메인 클럭신호(MCLK)의 2n개의 클럭펄스 구간동안 유지된다. 상기 제1 및 제2합성부(343, 344)는 상기 래치부(342)의 출력 데이타가 유지되는 동안 데이타 재배열을 수행한다.

도17은 상기 제1 및 제2합성부(343, 344)를 상세하게 도시하고 있다.

상기 도17에 도시된 바와 같이, 상기 제1합성부(343)는 n개의 논리곱소자와 상기 각 논리곱소자의 출력을 입력받는 논리합소자로 구성된다. 이와 유사하게, 상기 제2합성부(344)는 n개의 논리곱소자와 상기 각 논리곱소자의 출력을 입력받는 논리합소자로 구성된다. 상기 제1합성부(343)와 제2합성부(344)의 각 논리곱소자는 두 개의 입력단자를 가진다. 상기 래치부(342)의 출력단(A1∼An) 데이타는 상기 제1합성부(343)의 각 논리곱소자의 어느 한 입력단에 차례로 입력되며, 상기 순차 제어 신호(L1∼Ln)는 상기 제1합성부(343)의 각 논리곱소자의 다른 입력단에 차례로 입력된다. 상기 래치부(342)의 출력단(B1∼Bn) 데이타는 상기 제2합성부(344)의 각 논리곱소자의 어느 한 입력단에 차례로 입력되며, 상기 순차 제어 신호(L1∼Ln)는 상기 제2합성부(344)의 각 논리곱소자의 다른 입력단에 차례로 입력된다.

도18을 참조하면, 래치 클럭신호(LATCK)의 첫 번째 클럭 펄스에 의하여 싱글 뱅크 색신호 RO(0)의 데이타(D1∼D2n)가 래치부(342)의 출력단(A1∼An, B1∼Bn)에 차례로 유지된다. 이때, 데이타(D1∼Dn)는 출력단(A1∼An)에서 메인 클럭신호(MCLK)의 2n 클럭펄스 구간동안 유지되고, 데이타(Dn+1∼D2n)는 출력단(B1∼Bn)에서 메인 클럭신호(MCLK)의 2n 클럭펄스 구간동안 유지된다. 도18을 참조하면, 순차 제어 신호(L1∼Ln) 각각은 메인 클럭신호(MCLK)의 2n 클럭펄스마다 반복되는 하이구간을 가지며, 이웃하는 두 순차 제어 신호의 하이구간은 순차적으로 위치함을 알 수 있다. 제1합성부(343)에서 논리곱소자는 두 입력을 논리곱연산하며, 이로 인해 임의의 한 논리곱소자에서는 대응하는 순차 제어 신호의 하이레벨 구간동안 래치부(342)의 대응하는 출력단 데이타가 상기 논리곱소자의 출력단에 제공된다. 이때, 상기 순차 제어 신호의 하이레벨 구간이 메인 클럭신호(MCLK)의 2클럭펄스 구간과 동일하므로, 각 논리곱소자에서 출력되는 데이타의 펄스 구간은 2배로 확장된다. 상기 제1합성부(343)의 논리합소자는 n개의 논리곱소자의 출력에 대하여 논리합 연산을 수행한 후, 그 결과를 개선된 싱글 뱅크 색신호의 홀수 성분 RO(0)으로서 출력한다. 도18을 참조하면, 제1합성부(343)는 싱글 뱅크 색신호 R(0)의 홀수째의 n개의 데이타(D1∼Dn, D2n+1∼D3n, …)를 처리하며, 제2합성부(344)는 싱글 뱅크 색신호 R(0)의 짝수째의 n개의 데이타(Dn+1∼D2n, D3n+1∼D4n, …)를 처리한다. 상기 제1 및 제2합성부(343, 344)로부터 얻어지는 개선된 싱글 뱅크 색신호의 홀수 성분 RO(0)과 짝수 성분 RE(0)은 제1실시예의 도11에 도시된 홀수 데이타 구동 집적회로와 짝수 데이타 구동 집적회로에 각각 입력되며, 이로 인해 이미 설명된 바와 같은 패널 구동 주파수 감소와 콤팩트 설계가 달성된다.

이 발명의 제2실시예에 따른 액정 표시 장치의 타이밍 제어장치는 싱글 뱅크 색신호를 이 발명에 따른 개선된 싱글 뱅크 색신호로 변환한다는 점에서 제1실시예와 구별된다.

[제3실시예]

다음으로, 첨부된 도19 내지 도22를 참조하여 이 발명의 제3실시예에 따른 액정 표시 장치의 타이밍 제어장치를 설명한다.

이 발명의 제3실시예에 따른 액정 표시 장치의 타이밍 제어장치는 싱글 뱅크 색신호를 이 발명에 따른 개선된 싱글 뱅크 색신호로 변환한다는 점에서 상기 제2실시예와 유사하다. 그러나, 본 실시예의 타이밍 제어장치는 제2실시예의 타이밍 제어장치 중 시프트부를 사용하지 않는다는 점에서 상기 제2실시예의 타이밍 제어장치와 다르다. 또한, 본 실시예의 타이밍 제어장치는 도13에 도시된 제2실시예의 타이밍 제어장치와 유시한 구성을 가진다. 본 실시예의 데이타 신호 처리부의 세부 구성은 상기 제2실시예와 다르며, 이에 관하여 도19 내지 도21에 도시되어 있다.

도19에는 이 발명의 제3실시예에 따른 데이타 신호 처리부가 상세하게 도시되어 있다.

상기 도19에 도시된 바와 같이, 이 발명의 제3실시예에 따른 타이밍 제어장치의 데이타 신호 처리부는 메인 클럭신호(MCLK), 2분주 클럭신호(2CLK)와 데이타 인에이블 신호(DE)를 입력받아 래치 제어 신호(L1∼Ln)와 순차 제어 신호(L_1∼L_n)를 생성하는 순차신호 발생부(43)와 다수의 데이타 처리 셀(44∼46)로 구성된다.

각 데이타 처리 셀은 싱글 뱅크 색신호의 1비트 라인의 데이타, 순차신호 발생부(43)에서 출력되는 래치 제어신호(L1∼Ln) 및 순차 제어 신호(L_1∼L-n)를 입력받아 이 발명에 따른 개선된 싱글 뱅크 색신호의 홀수 성분과 짝수 성분을 생성한다. 이 발명의 제3실시예에서는 싱글 뱅크 색신호의 각 색에 대하여 6비트가 할당되므로, R(red), G(green), B(blue) 세가지 색을 처리하기 위해서는 총 18개의 데이타 처리 셀이 필요하다. 상기 도19에는 18개의 데이타 처리 셀 중 하나(44)에 대해서만 상세하게 도시되어 있으며, 나머지는 상기 상세하게 도시된 데이타 처리 셀과 동일한 내부 구성을 가진다.

상기 데이타 처리 셀(44)은 싱글 뱅크 색신호 R(0)을 입력받아 개선된 싱글 뱅크 색신호의 홀수 성분 RO(0)과 짝수 성분 RE(0)을 생성한다.

보다 상세하게, 상기 데이타 처리 셀(44)은 래치부(441), 제1 및 제2합성부(442, 443)로 구성된다. 래치부(441)는 1비트 라인의 색신호 R(0) 및 래치 제어 신호(L1∼Ln)를 입력받아 상기 색신호 R(0)의 데이타를 상기 래치 제어 신호(L1∼Ln)에 응답하여 출력시킨다. 상기 래치부(441)는 n개의 출력 라인을 가진다. 상기 래치 제어 신호(L1∼Ln)는 순차 신호 발생부(43)에서 메인 클럭신호(CLK)를 이용하여 생성되며, 도22에 도시된 바와 같이, 상기 래치 제어 신호(L1∼Ln) 각각은 메인 클럭신호(CLK)의 n 클럭펄스마다 반복되는 하이레벨 구간을 가진다. 상기 하이레벨 구간은 메인 클럭신호(CLK)의 1클럭펄스 구간과 동일하며, 임의의 이웃하는 두 래치 제어 신호에서 각 하이레벨 구간은 순차적으로 위치한다.

상기 제1 및 제2합성부(442, 443)는 상기 래치부(441)에서 출력되는 데이타를 순차 제어 신호(L_1∼L_n)에 따라 재배열하여 개선된 싱글 뱅크 색신호의 홀수 성분 RO(0)과 짝수 성분 RE(0)을 생성한다.

도20에는 상기 도19의 래치부(441)가 보다 상세하게 도시되어 있다.

상기 도20에 도시된 바와 같이, 래치부(441)는 n개의 D-플립플롭으로 구성된다. 각 D-플립플롭의 데이타 단자에는 싱글 뱅크 색신호 R(0)이 공통으로 입력되며, 각 클럭 단자에는 래치 제어 신호(L1∼Ln) 중 하나가 차례로 입력된다. 또한, n개의 D-플립플롭의 출력단은 n개의 래치부(441) 출력단(A1∼An)을 형성한다. 각 D-플립플롭은 대응하는 래치 제어 신호의 클럭펄스가 입력될 때마다 데이타 단자의 데이타를 출력단으로 전달하며, 래치 제어 신호의 다음 클럭펄스가 입력될 때까지 현재의 데이타를 상기 출력단에서 유지한다. 도22를 참조하면, 래치 제어 신호(L1)의 첫 번째 하이레벨에 의해 첫 번째 D-플립플롭에서 색신호 R(0)의 데이타(D1)가 래치되며, 래치 제어 신호(L2)의 첫 번째 하이레벨에 의해 두 번째 D-플립플롭에서 색신호 R(0)의 데이타(D2)가 래치된다. 이와 유사한 방식으로, 래치 제어 신호(Ln)의 첫 번째 하이레벨에 의해 n번째 D-플립플롭에서 색신호 R(0)의 데이타(Dn)가 래치된다. 그 다음에는 래치 제어 신호(L1)의 두 번째 하이레벨에 의해 첫 번째 D-플립플롭에서 색신호 R(0)의 데이타(Dn+1)가 래치된다. 따라서, 첫 번째 D-플립플롭의 출력단(A1)에서는 색신호 R(0)의 데이타(D1)가 래치 제어 신호(L1)의 첫 번째 하이레벨에서 두 번째 하이레벨이 입력될 때까지 유지된다. 다른 플립플롭에서도 위와 동일한 동작이 수행된다. 상기 래치부(441)의 출력단(A1∼An) 데이타는 제1합성부(442)와 제2합성부(443)에 공통으로 입력된다. 래치부(441)의 출력이 제1 및 제2합성부(442, 443)에 공통으로 입력되기 때문에 도19에서 래치부(441)의 출력단은 '2n line'으로 표기되어 있다.

도21에는 상기 제1 및 제2합성부(442, 443)가 상세하게 도시되어 있다.

상기 도21에 도시되어 있듯이, 제1합성부(442)는 n개의 논리곱소자와 상기 각 논리곱소자의 출력을 입력받는 논리합소자로 구성된다. 이와 동일하게, 제2합성부(443)는 n개의 논리곱소자와 상기 각 논리곱소자의 출력을 입력받는 논리합소자로 구성된다. 상기 제1 및 제2합성부(442, 443)의 각 논리곱소자는 두 개의 입력단자를 가진다.

제1합성부(442)에서 각 논리곱소자의 한 입력단자에는 n개의 순차 제어 신호(L_1∼L_n) 중 하나가 차례로 입력되며, 각 논리곱소자의 다른 입력단자에는 상기 래치부(441)의 n개의 출력단(A1∼An) 신호 중 하나가 차례로 입력된다.

도22에 도시된 바와 같이, 상기 n개의 순차 제어 신호(L_1∼L_n) 각각은 메인 클럭신호(CLK)의 2n개의 클럭펄스마다 나타나는 하이레벨 구간을 가지며, 상기 하이레벨 구간은 메인 클럭신호(CLK)의 2클럭 펄스 구간과 동일하다. 임의의 이웃하는 두 순차 제어 신호의 각 하이레벨은 서로 순차적으로 위치한다.

도21의 제1합성부(442)는 상기 순차 제어 신호(L_1∼L_n)와 래치부(441)의 출력단(A1∼An) 신호를 차례로 논리곱하며, 이 논리곱 연산의 결과를 논리합함으로써 도22에 도시된 개선된 싱글 뱅크 색신호의 홀수 성분 RO(0)을 생성한다. 상기 홀수 성분 RO(0)의 2배로 확장된 데이타 구간은 상기 각 순차 제어 신호 하이레벨 구간에 의해 얻어진다.

제2합성부(443)에서 각 논리곱소자의 한 입력단자에는 n개의 래치부(441) 출력단(A1∼An) 신호 중 하나가 차례로 입력되며, 각 논리곱소자의 다른 입력단자에는 n개의 순차 제어 신호(L_1∼L_n)가 입력된다. 이때, 순차 제어 신호(L_1∼L_n)의 입력 순서가 상기 제1합성부(442)와 다르다. 도21에 도시된 바와 같이, 순차 제어 신호는 후반부 n/2개의 첫 번째(L_n/2+1)에서 시작하여 전반부 n/2개의 마지막 것(L_n/2)이 각 논리곱소자에 차례로 입력된다. 래치부(441)에서 n개의 싱글 뱅크 색신호 데이타가 래치된 후, 다음 n개의 데이타가 래치될 때 상기 제2합성부(443)는 상기 래치된 데이타를 논리연산하여 개선된 싱글 뱅크 색신호의 짝수 성분을 생성한다.

상기 설명된 순차 제어 신호의 입력순서 조정에 의해 제1합성부(442)는 싱글 뱅크 색신호의 홀수째 n개의 데이타를 처리하며, 제2합성부(443)는 싱글 뱅크 색신호의 짝수째 n개의 데이타를 처리한다.

상기 설명된 바와 같이, 이 발명에 따른 제3실시예는 래치 제어 신호에 의해 싱글 뱅크 색신호를 래치시키고, 다음 래치 동작이 일어나기 전에 제1 또는 제2합성부의 논리 연산에 의해 개선된 싱글 뱅크 색신호를 생성한다. 따라서, 이 발명의 제3실시예에 따른 타이밍 제어장치는 시프트부를 필요로 하지 않으며, 회로가 보다 간단해진다.

[제4실시예]

다음으로, 첨부된 도23 내지 도32를 참조하여 이 발명의 제4실시예에 따른 타이밍 제어장치를 설명한다.

이 발명의 제4실시예에 따른 타이밍 제어장치는 듀얼 뱅크 색신호 또는 싱글 뱅크 색신호가 입력되더라도 개선된 싱글 뱅크 색신호를 생성한다. 또한, 이 발명의 제4실시예에 따른 타이밍 제어장치는 제어신호의 수를 감소시킴으로써 사용되는 게이트 소자의 수를 감소시킨다. 아래에서 이에 관해 보다 상세히 설명된다.

먼저, 도23을 참조하면, 이 발명의 제4실시예에 따른 액정 표시 장치의 타이밍 제어장치는 제어신호 처리부(51)와 데이타 신호 처리부(52)로 구성된다.

상기 제어신호 처리부(51)는 그래픽 제어기와 같은 외부 장치로부터 수직, 수평 동기신호(HSYNC, VSYNC), 데이타 인에이블 신호(DE) 및 메인 클럭신호(MCLK)를 입력받아 게이트 구동부와 데이타 구동부에서 필요로 하는 제어신호들을 생성한다. 즉, 상기 제어신호 처리부(51)는 입력신호를 이용하여 수평시작신호(Start Horizontal signal)(STHO, STHE), 수직시작신호(Start Vertical signal)(STV), 게이트 클럭신호(CPV), 라인 반전신호(RVS), 게이트-온 인에이블 신호(OE), 로드 신호(TP) 및 메인 클럭신호(MCLK)를 2분주한 2분주 클럭신호(2CLK)를 생성한다. 상기 제어신호 처리부(51)에서 생성된 신호들은 액정 표시 장치의 게이트 구동부(도시하지 않음), 데이타 구동부(도시하지 않음) 및 상기 데이타 신호 처리부(52)에 제공된다.

상기 데이타 신호 처리부(52)는 그래픽 제어기와 같은 외부 장치로부터 색신호 및 메인 클럭신호(MCLK)를 입력받으며, 외부 점프 스위치와 같은 스위칭 장치(도시하지 않음)로부터 클럭 선택신호(CLK-SEL)를 입력받으며, 상기 제어신호 처리부(51)로부터 2분주 클럭신호(2CLK)를 입력받는다. 상기 클럭 선택신호(CLK-SEL)는 상기 데이타 신호 처리부(52)에 입력되는 색신호가 듀얼 뱅크 형식인지 싱글 뱅크 형식인지를 나타낸다. 즉, 상기 색신호는 그래픽 제어기의 종류에 따라 싱글 뱅크 또는 듀얼 뱅크 형식이며, 도23에 도시된 것은 듀얼 뱅크 형식이다. 듀얼 뱅크 형식에서는 하나의 색신호에 대하여, 데이타의 홀수 부분과 짝수 부분을 분리한 두 신호가 제공된다. 예를 들어, R(red) 신호에 대하여, 도23에 도시된 바와 같이, RA(0:5)와 RB(0:5) 신호가 제공된다. 여기서, (0:5)는 RA 신호가 6비트로 구성됨을 의미하며, 이것은 색신호의 다계조 표시를 위한 것이다. 만약, 색신호가 싱글 뱅크 형식일 경우에는 RA(0:5), GA(0:5), BA(0:5) 신호가 상기 데이타 신호 처리부(52)에 입력된다.

상기 데이타 신호 처리부(52)는 상기 설명된 색신호를 분주하고 데이타를 배열하여 각 색신호의 홀수 데이타[RO(0:5), GO(0:5), BO(0:5)]와 짝수 데이타[RE(0:5), GE(0:5), BE(0:5)]를 생성한다.

도24에는 상기 도23의 데이타 신호 처리부(52)가 보다 상세히 도시되어 있다.

도24를 참조하면, 데이타 신호 처리부(52)는 데이타 분주부(53), 래치펄스 발생부(54) 및 다수의 데이타 배열부(55∼57)로 구성되며, 상기 데이타 배열부(55)는 래치부(551), 홀수 데이타 합산부(552) 및 짝수 데이타 합산부(553)로 구성된다.

여기서, 각 색신호가 6비트로 구성된 것으로 가정하면, 하나의 데이타 분주부에 대하여 18개의 데이타 배열부가 필요하나, 이 발명의 제4실시예에서는 도면의 복잡함을 피하기 위하여 하나(55)에 대해서만 상세하게 도시되어 있다. 따라서, 도23에 도시된 데이타 신호 처리부(52)는 실제로 하나의 데이타 분주부, 하나의 래치펄스 발생부 및 18개의 데이타 배열부로 구성되어 있다. 물론, 상기 각 숫자는 색신호의 비트수에 의존한다.

도24를 참조하면, 데이타 분주부(53)는 각 색신호의 해당 비트의 신호, 클럭 선택신호(CLK-SEL) 및 2분주 클럭신호(2CLK)를 입력받으며, 상기 클럭 선택신호(CLK-SEL)로부터 입력된 색신호가 싱글 뱅크 형식일 경우에만, 상기 입력된 각 색신호를 상기 2분주 클럭신호(2CLK)에 따라 분주하고 상기 분주된 색신호로부터 홀수째 데이타와 짝수째 데이타를 분리하여 듀얼 뱅크 형식의 색신호를 생성한다. 만약, 상기 입력된 색신호가 듀얼 뱅크 형식이면 상기 데이타 분주부(53)는 별도의 처리를 행하지 않고 그대로 출력한다. 상기 클럭 선택신호(CLK-SEL)에 따른 듀얼 뱅크 색신호로의 변환여부는 멀티플렉스(도시하지 않음)와 같은 스위칭 소자에 의해 구현될 수 있으며, 이것은 당업자가 쉽게 설계할 수 있으므로 본 명세서에서는 구체적인 회로가 제시되지 않는다.

예를 들어, 싱글 뱅크 형식의 색신호 RA(0), GA(0), BA(0)가 데이타 분주부(53)에 입력되면, 상기 데이타 분주부(53)는 상기 설명된 분주 및 분리 동작에 따라 듀얼 뱅크 형식의 색신호 RA'(0), RB'(0), GA'(0), GB'(0), BA'(0), BB'(0)를 생성한다. 도25에 도시된 회로는 상기 데이타 분주부(53)에서 싱글 뱅크 색신호 RA(0)를 듀얼 뱅크 색신호로 변환하기 위한 회로 로직이다. 도25를 참조하면, 두 개의 D-플립플롭의 데이타 단자에는 싱글 뱅크 색신호 RA(0)가 공통으로 입력되며, 상부 D-플립플롭의 클럭단자에는 2분주 클럭신호(2CLK)가 입력되고, 하부 D-플립플롭의 클럭단자에는 2분주 클럭신호의 반전 신호가 입력된다. 상부 D-플립플롭의 출력단에는 지연부가 연결된다. 상부 D-플립플롭은 2분주 클럭신호(2CLK)의 라이징 에지(rising edge)에서 싱글 뱅크 색신호 RA(0)를 출력단으로 래치시키며, 하부 D-플립플롭은 2분주 클럭신호(2CLK)의 폴링 에지(falling edge)에서 싱글 뱅크 색신호 RA(0)를 출력단으로 래치시킨다. 따라서, 싱글 뱅크 색신호 RA(0)의 홀수 데이타(ODD)와 짝수 데이타(EVEN)는 분리된다. 2분주 클럭신호(2CLK)의 주기는 메인 클럭신호(MCLK) 주기의 2배이므로, 상기 홀수 데이타(ODD)와 짝수 데이타(EVEN)의 데이타 구간은 싱글 뱅크 색신호의 데이타 구간의 2배이다. 지연부는 홀수 데이타를 소정 시간 지연시켜, 홀수 데이타(ODD)와 짝수 데이타(EVEN)의 시작시점을 일치시킨다.

도31에는 싱글 뱅크 형식의 색신호 RA(0:5)와 듀얼 뱅크 형식의 색신호 RA'(0:5), RB'(0:5)의 파형이 도시되어 있으며, 각 색신호 RA(0:5), RA'(0:5), RB'(0:5)의 6개의 비트 중 임의의 하나를 보여주고 있다. 상기 도31에서 RO(0:5)와 RE(0:5)는 데이타 배열부(55)에서 생성되는 개선된 싱글 뱅크 색신호의 홀수 성분과 짝수 성분의 일예이다.

래치펄스 발생부(54)는 메인 클럭신호(CLK)와 2분주 클럭신호(2CLK)를 입력받으며, 래치 제어신호{C(1:L)}와 합산 제어신호{SAO(1:M), SBO(1:M), SAE(1:M), SBE(1:M)}를 생성한다. 여기서, L은 래치부(551)에 사용되는 플립플롭(flipflop)의 수이며, M은 L보다 작으며 하드웨어 설계의 효율성에 따라 결정되는 유동적인 값이다. 이 발명의 제4실시예에서는 L은 36, M은 26으로 구현되었다. 참고로, 데이타 구동 집적회로의 채널 수는 100이다.

이미 언급한 바와 같이, 하나의 데이타 분주부에 대하여 18개의 데이타 배열부가 구비되어 있다. 도24를 참조하면, 데이타 배열부(55)는 데이타 분주부(53)에서 생성된 색신호 RA'(0)와 RB'(0)를 처리한다.

보다 상세하게, 상기 래치부(551)는 상기 데이타 분주부(53)에서 생성된 색신호 RA'(0)와 RB'(0)가 소정의 데이타 배열 순서를 가지도록 상기 래치 제어신호{C(1:L)}에 따라 선택한다. 상기 선택에 의해 결정되는 래치부(551)의 출력은 제1합성부(552)와 제2합성부(553)에 제공된다.

상기 제1합성부(552)는 상기 합산 제어신호{SAO(1:M), SBO(1:M)}에 따라 결정되는 합산 순서에 의거하여 상기 래치부(551)의 출력에 대한 논리 연산을 수행하며, 상기 제2합성부(553)는 상기 합산 제어신호{SAE(1:M), SBE(1:M)}에 따라 결정되는 합산 순서에 의거하여 상기 래치부(551)의 출력에 대한 논리 연산을 수행한다. 그 결과, 해당 비트의 색신호{RA(0), RB(0)}에 대하여, 제1합성부(552)에서는 홀수 성분 RO(0)이 생성되며, 제2합성부(553)에서는 짝수 성분 RE(0)이 생성된다. 이때, 상기 래치부(551)의 래치 제어신호와 상기 합산부(552, 553)의 합산 제어신호는, 상기 홀수 데이타 RO(0)와 짝수 데이타 RE(0)에서 데이타 구동 집적회로의 채널 수(n)만큼 데이타 열이 번갈아 나타나도록 미리 결정된다.

도30의 파형도를 참조하면, 수직 동기신호(HSYNC), 메인 클럭신호(MCLK), 데이타 인에이블 신호(DE), 싱글 뱅크 형식의 임의의 한 색신호(RA), 상기 색신호(RA)에 대한 홀수 및 짝수 성분(RO, RE)과 2분주 클럭신호(2CLK)가 도시되어 있다.

도30은 액정 표시 장치의 데이타 구동 집적회로(도시하지 않음)의 채널 수가 100일 때의 각 신호의 파형을 보여주고 있다. 상기 파형도로부터 이 발명에 따른 색신호의 홀수 성분(RO)과 짝수 성분(RE)에서 색신호(RA)의 데이타 열이 100개씩 번갈아 나타나고 있음을 알 수 있다. 또한, 상기 홀수 성분(RO)과 짝수 성분(RE)의 데이타 유지 시간은 싱글 뱅크 색신호(RA)의 데이타 유지시간의 2배이다.

도11을 참조하여 이미 설명된 바와 같이, 상기 홀수 성분(RO)은 홀수째 데이타 구동 집적회로에 입력되며, 짝수 성분(RE)은 짝수째 데이타 구동 집적회로에 입력된다. 물론, 다른 색신호의 홀수 성분과 짝수 성분도 위와 동일한 방식으로 입력된다. 상기 홀수 성분과 짝수 성분의 색신호에 의해 상기 각 데이타 구동 집적회로는 듀얼 모드로 액정패널을 구동한다. 이때, 데이타 유지시간이 싱글 뱅크 방식에 비해 2배이므로, 싱글 뱅크 방식에서의 구동 주파수의 1/2만으로도 동일한 표시동작을 가능하게 한다.

도26에는 도24의 래치 펄스 발생부(54)가 보다 상세하게 도시되어 있다.

상기 도26에 도시된 바와 같이, 래치 펄스 발생부(54)는 제1순차 제어 신호(E1∼E100) 및 제2순차 제어 신호(E1'∼E100')를 생성하기 위한 블록, 상기 제1순차 제어 신호(E1∼E100)를 이용하여 래치 제어신호를 생성하기 위한 제1논리합 블록, 및 상기 제2순차 제어 신호(E1'∼E100')를 이용하여 합산 제어신호를 생성하기 위한 제2논리합 블록을 포함한다.

액정 표시 장치의 데이타 구동 집적회로의 채널 수를 n이라 할 때, 상기 블록은 서로 직렬 연결된 2n개의 D-플립플롭과 시작펄스 발생부로 구성된다. 시작펄스 발생부는 데이타 인에이블 신호(DE)와 2분주 클럭신호(2CLK)를 입력받아 2분주 클럭신호(2CLK)의 n클럭펄스마다 반복되는 하이구간 펄스를 가지는 시작신호를 생성한다. 상기 시작신호는 첫 번째 D-플립플롭에 입력된다. 상기 홀수째 D-플립플롭의 클럭단자에는 2분주 클럭신호(2CLK)가 입력되고, 짝수째 D-플립플롭의 클럭단자에는 2분주 클럭신호의 반전신호가 입력된다. 상기 홀수째 D-플립플롭은 2분주 클럭신호의 라이징 에지에서 데이타 단자 신호를 출력단으로 래치시키며, 상기 짝수째 D-플립플롭은 2분주 클럭신호의 폴링 에지에서 데이타 단자 신호를 출력단으로 래치시킨다. 상기 홀수째 D-플립플롭의 각 출력단 신호는 다음 단의 플립플롭에 전달됨과 동시에 제1순차 제어 신호(E1∼E100)로서 출력된다. 상기 짝수째 D-플립플롭의 각 출력단 신호는 다음 단의 플립플롭에 전달됨과 동시에 제2순차 제어 신호(E1'∼E100')로서 출력된다. 상기 제1순차 제어 신호와 제2순차 제어 신호는 2분주 클럭신호와 라이징 에지와 폴리 에지에서 각각 래치되어 얻어지므로, 둘 사이에는 2분주 클럭신호의 반클럭펄스에 해당하는 위상차가 존재한다.

n개의 제1순차 제어 신호는 제1논리합 블록에 입력되며, 적어도 둘 또는 그 이상의 제1순차 제어 신호가 논리합되어 하나의 래치 제어 신호가 만들어진다. 이와 유사하게, n개의 제2순차 제어 신호는 제2논리합 블록에 입력되며, 적어도 둘 또는 그 이상의 제2순차 제어 신호가 논리합되어 합산 제어 신호가 만들어진다. 상기 설명된 바와 같이, 적어도 둘 이상의 순차 제어 신호를 결합하여 하나의 래치 제어신호와 합산 제어신호를 생성함으로써 래치 제어신호와 합산 제어신호의 수가 채널 수 n보다 작아지며, 이로 인해 데이타 배열부에서 사용되는 플립플롭 수와 게이트 소자 수가 감소될 수 있다.

다음으로, 도27∼도29의 회로도와 도32의 파형도를 참조하여 도24의 데이타 배열부(55)를 보다 상세히 설명한다.

도27을 참조하면, 래치부(551)는 데이타 분주부(53)로부터 입력된 색신호 RA'(0)를 래치 제어신호(C1∼C36)에 따라 래치하기 위한 L개의 플립플롭(FF1∼FF36)과 색신호 RB'(0)을 상기 래치 제어신호(C1∼C36)에 따라 래치하기 위한 L개의 플립플롭(FF37∼FF72)으로 구성된다. 상기 각 플립플롭은 D-플립플롭이지만 이 발명의 기술적 범위는 여기에 한정되지 않고, 다른 종류의 플립플롭으로 구현될 수 있다. 이미 가정하였듯이, L은 36이다.

상기 L개의 플립플롭(FF1∼FF36)에서 각 플립플롭의 데이타 입력단에는 상기 색신호 RA'(0)가 공통으로 입력되며, 상기 각 플립플롭의 클럭 입력단에는 L개의 래치 제어신호(C1∼C36) 중 대응하는 하나가 입력된다. 상기 L개의 플립플롭(FF37∼FF72)에서 각 플립플롭의 데이타 입력단에는 상기 색신호 RB'(0)가 공통으로 입력되며, 상기 각 플립플롭의 클럭 입력단에는 L개의 래치 제어신호(C1∼C36) 중 대응하는 하나가 입력된다.

각 플립플롭은 클럭 입력단 신호의 라이징 에지(rising edge)에서 데이타 입력단의 신호를 출력단에 유지시킨다. 도27을 참조하면, 래치 제어신호(C1)의 라이징 에지에서 플립플롭(FF1)은 데이타 입력단의 색신호 RA'(0)의 데이타(D1)를 출력단에 래치시키며, 상기 플립플롭(FF1)은 래치 제어신호(C1)의 다음 라이징 에지가 있을 때까지 상기 데이타(D1)를 출력단(A1)에 유지시킨다. 한편, 하나의 래치 제어신호(C1)는 두 플립플롭(FF1, FF37)에 동시에 연결되므로, 래치 제어신호(C1)의 라이징 에지에 의해 위쪽과 아래쪽의 두 플립플롭(FF1, FF37)이 한 쌍의 색신호 RA'(0)과 RB'(0)의 첫 번째 데이타(D1, D2)들을 동시에 래치한다. 위와 유사한 방식으로, 다른 플립플롭도 대응하는 래치 제어신호에 의해 데이타 입력단의 신호를 래치시킨다.

상기 각 플립플롭(FF1∼FF72)의 출력단 데이타는 홀수 데이타 합산부(552)와 짝수 데이타 합산부(553)에 제공된다. 또한, 상기 래치 제어신호(C1∼C36)는 상기 색신호 RA'(0)와 RB'(0)의 데이타 열에서 채널 수 n단위로 위의 동작이 반복되도록 한다. 만약, 데이타 구동 집적회로의 채널 수가 300이라면, 상기 색신호 RA'(0)와 RB'(0)의 300 데이타마다 위 래치 제어신호(C1∼C36)에 의한 래치 동작이 반복된다.

이와 함께, 도32에 도시된 바와 같이, 상기 각 래치 제어신호는 2분주 클럭신호의 n클럭펄스 동안 적어도 둘 이상의 라이징 에지를 가지고 있으므로, 채널 수보다 훨씬 적은 수의 래치 제어신호가 사용되며, 이로 인해 플립플롭의 수 및 회로의 복잡성이 회피될 수 있다.

다음으로, 도28을 참조하면, 제1합성부(552)가 도시되어 있다.

상기 제1합성부(552)는, 합산 제어신호(SAO1∼SAO26)와 그에 대응하는 상기 래치부(551)의 출력신호를 입력하는 M개의 논리곱 소자(AND1∼AND26), 상기 논리곱 소자(AND1∼AND26)의 출력신호를 입력하는 논리합 소자(OR1), 합산 제어신호(SBO1∼SBO26)와 그에 대응하는 상기 래치부(551)의 출력신호를 입력하는 M개의 논리곱 소자(AND27∼AND52), 상기 논리곱 소자(AND27∼AND52)의 출력신호를 입력하는 논리합 소자(OR2) 및 상기 두 논리합 소자(OR1, OR2)의 출력신호를 입력하여 홀수 데이타 신호 RO(0)를 생성하는 논리합 소자(OR3)로 구성된다.

상기 각 논리곱 소자에서는 두 입력신호에 대한 논리곱 연산이 수행되며, 논리합 소자(OR1)에서는 상기 논리곱 소자(AND1∼AND26)의 출력신호에 대한 논리합 연산이 수행되며, 논리합 소자(OR2)에서는 상기 논리곱 소자(AND27∼AND52)의 출력신호에 대한 논리합 연산이 수행되며, 논리합 소자(OR3)에서는 두 논리합 소자(OR1, OR2)의 출력신호에 대한 논리합 연산이 수행된다.

상기 구조의 논리회로를 통해, 어느 한 합산 제어신호의 하이레벨 구간에서 대응하는 래치부(551)의 출력신호가 홀수 데이타 신호 RO(0)로서 제공된다. 예를 들어, 논리곱 소자(AND1)에는 합산 제어신호(SAO1)와 플립플롭(FF1)의 출력단 신호(A1)가 입력되며, 도32에 도시되어 있듯이, 합산 제어신호(SAO1)가 하이레벨로 되면, 그때의 상기 플립플롭(FF1)의 출력단 신호(A1)가 홀수 데이타 신호 RO(0)로서 제공된다.

또한, 도32에 도시된 파형도로부터, 각 합산 제어신호(SAO1∼SAO26, SBO1∼SBO26)의 하이레벨 타이밍은 상기 색신호 RA'(0)와 RB'(0)의 데이타가 데이타 구동 집적회로의 채널 수에 상응하는 수만큼 두 번에 한 번씩 번갈아 나타나도록 미리 결정된다. 예를 들어, 데이타 구동 집적회로의 채널 수가 100일 경우, 도23과 도24의 제1합성부(552)와 제2합성부(553)에서 생성되는 홀수 성분 RO(0)과 짝수 성분RE(0)은 도30에 도시된 바와 같다. 즉, 도30에 도시된 바와 같이, 홀수 성분(RO)에는 100개 단위로 색신호의 데이타가 번갈아 나타난다. 보다 상세하게, 색신호 (RA)의 최초 100개의 데이타는 홀수 성분(RO)에 나타나고, 그 다음 100개의 데이타는 짝수 성분(RE)에 나타나며, 이를 계속 반복하면서 이 발명에 따른 개선된 싱글 뱅크 색신호를 생성한다.

도29는 제2합성부(553)를 상세히 도시한 회로이며, 상기 제1합성부(552)와 동일한 회로이다. 단지, 제2합성부의 각 논리곱 소자의 입력신호가 상기 제1합성부에서의 그것과 다르다.

도29를 참조하면, 제2합성부(553)는 합산 제어신호(SAE1∼SAE26)와 그에 대응하는 상기 래치부(551)의 출력신호를 입력하는 M개의 논리곱 소자(AND1∼AND26), 상기 논리곱 소자(AND1∼AND26)의 출력신호를 입력하는 논리합 소자(OR1), 합산 제어신호(SBE1∼SBE26)와 그에 대응하는 상기 래치부(551)의 출력신호를 입력하는 M개의 논리곱 소자(AND27∼AND52), 상기 논리곱 소자(AND27∼AND52)의 출력신호를 입력하는 논리합 소자(OR2) 및 상기 두 논리합 소자(OR1, OR2)의 출력신호를 입력하여 짝수 데이타 신호 RE(0)를 생성하는 논리합 소자(OR3)로 구성된다.

상기한 바와 같이 생성된 홀수 성분과 짝수 성분은 홀수 데이타 구동 집적회로와 짝수 데이타 구동 집적회로에 각각 입력된다.

이에 따라, 상기 홀수 성분에 의해 홀수 데이타 구동 집적회로들이 동작하고, 이와 동시에 상기 짝수 성분에 의해 짝수 데이타 구동 집적회로들이 동작하므로, 상기 홀수 데이타 구동 집적회로들과 짝수 데이타 구동 집적회로는 듀얼 모드로 구동될 수 있다. 그리고, 싱글 뱅크 방식과 동일한 구동 시간이 주어질 경우, 상기와 같은 데이타 라인의 듀얼 모드 구동을 통해 하나의 데이타 라인을 구동하기 위한 시간이 2배로 증가하므로, 동작 주파수가 싱글 뱅크 방식의 1/2로 감소될 수 있다.

상기 설명된 이 발명의 제4실시예는 싱글 뱅크 색신호 또는 듀얼 뱅크 색신호가 입력되더라도 이 발명에 따른 개선된 싱글 뱅크 색신호를 생성할 수 있으며, 제어신호의 신호라인을 감소시킴으로써 사용될 플립플롭과 게이트 소자의 수를 감소시킬 수 있다.

이 발명의 타이밍 제어장치는 개선된 싱글 뱅크 색신호를 생성하며, 이로 인해 액정 패널의 구동 주파수를 감소시킬 수 있으며, 액정 패널의 일측에 데이타 구동 집적회로의 배치가 가능하게 되므로 액정 표시 장치의 콤팩트 설계를 가능하게 한다.

Claims (24)

1. 수직, 수평 동기신호 및 메인 클럭신호를 입력받아 액정 표시 장치의 게이트 구동부와 데이타 구동부를 위한 제어신호를 생성하는 제어신호 처리부;

   메인 클럭신호와 데이타 인에이블 신호를 입력받아, 래치 클럭신호와 순차 제어 신호를 생성하는 순차신호 발생부;

   상기 메인 클럭신호에 따라 듀얼 뱅크 색신호의 홀수 데이타와 짝수 데이타를 각각 순차적으로 시프트시킴과 동시에 출력시키는 다수의 시프트부;

   상기 시프트부에서 출력되는 n개의 홀수 데이타와 n개의 짝수 데이타를 상기 래치 클럭신호에 따라 동시에 출력시키는 다수의 래치부;

   상기 래치부에서 출력되는 n/2개의 홀수 데이타와 n/2개의 짝수 데이타를 번갈아서 상기 순차 제어 신호와 각각 논리곱하며, 각 논리곱 연산의 결과를 논리합하여 색신호의 홀수 성분을 생성하는 다수의 제1합성부; 및

   상기 래치부에서 출력되는 나머지 n/2개의 홀수 데이타와 나머지 n/2개의 짝수 데이타를 교대로 상기 순차 제어 신호와 각각 논리곱하며, 각 논리곱 연산의 결과를 논리합하여 색신호의 짝수 성분을 생성하는 다수의 제2합성부를 포함하는,

   액정 표시 장치의 타이밍 제어장치.
2. 제1항에 있어서, 상기한 다수의 시프트부 중 하나는

   상기 홀수 데이타를 순차적으로 시프트시키기 위하여 서로 직렬 연결된 제1 n-플립플롭과, 상기 짝수 데이타를 순차적으로 시프트시키기 위하여 서로 직렬 연결된 제2 n-플립플롭으로 구성되며,

   상기 각 플립플롭은 상기 메인 클럭신호에 따라 시프트 동작을 수행하는,

   액정 표시 장치의 타이밍 제어장치.
3. 제2항에 있어서, 상기한 다수의 래치부 중 하나는

   상기 제1 n-플립플롭의 출력을 각각 입력받는 제3 n-플립플롭과, 상기 제2 n-플립플롭의 출력을 각각 입력받는 제4 n-플립플롭으로 구성되며, 상기 제3 n-플립플롭과 상기 제4 n-플립플롭은 상기 래치 클럭신호에 따라 상기 입력을 출력단에 동시에 래치시키는,

   액정 표시 장치의 타이밍 제어장치.
4. 제3항에 있어서, 상기한 다수의 제1합성부 중 하나는

   두 개의 입력단을 가지며 두 입력단 신호를 각각 논리곱하는 n개의 논리곱소자와, 상기 각 논리곱소자의 출력을 입력받아 논리합 연산을 수행하는 논리합소자로 구성되며,

   상기 제3 n-플립플롭의 n/2개의 출력과 상기 제4 n-플립플롭의 n/2개의 출력은 교대로 상기 n개의 논리곱소자의 한 입력단에 입력되며, 상기 순차 제어 신호는 상기 n개의 논리곱소자의 다른 입력단에 차례로 입력되는,

   액정 표시 장치의 타이밍 제어장치.
5. 제3항에 있어서, 상기한 다수의 제2합성부 중 하나는

   두 개의 입력단을 가지며 두 입력단 신호를 각각 논리곱하는 n개의 논리곱소자와, 상기 각 논리곱소자의 출력을 입력받아 논리합 연산을 수행하는 논리합소자로 구성되며,

   상기 제3 n-플립플롭의 나머지 n/2개의 출력과 상기 제4 n-플립플롭의 나머지 n/2개의 출력은 교대로 상기 n개의 논리곱소자의 한 입력단에 입력되며, 상기 순차 제어 신호는 상기 n개의 논리곱소자의 다른 입력단에 차례로 입력되는,

   액정 표시 장치의 타이밍 제어장치.
6. 수직, 수평 동기신호 및 메인 클럭신호를 입력받아 액정 표시 장치의 게이트 구동부와 데이타 구동부를 위한 제어신호를 생성하는 제어신호 처리부;

   메인 클럭신호와 데이타 인에이블 신호를 입력받아, 래치 클럭신호와 순차 제어 신호를 생성하는 순차신호 발생부;

   상기 메인 클럭신호에 따라 듀얼 뱅크 색신호의 홀수 데이타와 짝수 데이타를 각각 순차적으로 시프트시킴과 동시에 출력시키는 다수의 시프트부;

   상기 시프트부에서 출력되는 n개의 홀수 데이타와 n개의 짝수 데이타를 상기 래치 클럭신호에 따라 동시에 출력시키는 다수의 래치부;

   상기 래치부에서 출력되는 n/2개의 홀수 데이타와 n/2개의 짝수 데이타를 번갈아서 상기 순차 제어 신호와 각각 논리곱하며, 각 논리곱 연산의 결과를 논리합하여 색신호의 홀수 성분을 생성하는 다수의 제1합성부;

   상기 래치부에서 출력되는 나머지 n/2개의 홀수 데이타와 나머지 n/2개의 짝수 데이타를 교대로 상기 순차 제어 신호와 각각 논리곱하며, 각 논리곱 연산의 결과를 논리합하여 색신호의 짝수 성분을 생성하는 다수의 제2합성부;

   각각이 n개의 채널 수를 가지며, 상기 다수의 제1합성부로부터 제공되는 색신호의 홀수 성분을 입력받아 액정 구동신호를 생성하는 다수의 홀수 데이타 구동 집적회로;

   각각이 n개의 채널 수를 가지며, 상기 다수의 제2합성부로부터 제공되는 색신호의 짝수 성분을 입력받아 액정 구동신호를 생성하는 다수의 짝수 데이타 구동 집적회로; 및

   상기 다수의 데이타 구동 집적회로에서 제공되는 액정 구동신호에 따라 소정의 표시 동작을 수행하는 액정 패널을 포함하며,

   상기 다수의 홀수 데이타 구동 집적회로와 상기 다수의 짝수 데이타 구동 집적회로는 상기 액정 패널의 어느 한 쪽에 일렬로 배치되는,

   액정 표시 장치.
7. 수직, 수평 동기신호 및 메인 클럭신호를 입력받아 액정 표시 장치의 게이트 구동부와 데이타 구동부를 위한 제어신호, 메인 클럭신호를 2분주한 2분주 클럭신호 및 래치 클럭신호를 생성하는 제어신호 처리부;

   데이타 인에이블 신호와 상기 2분주 클럭신호로부터 순차 제어 신호를 생성하는 순차신호 발생부;

   싱글 뱅크 색신호를 입력받아, 상기 메인 클럭신호에 따라 상기 색신호의 데이타를 순차적으로 시프트시킴과 동시에 출력시키는 다수의 시프트부;

   상기 시프트부에서 출력되는 색신호의 데이타를 n개씩 분리하며, 상기 분리된 2n개의 데이타를 상기 래치 클럭신호에 따라 동시에 출력시키는 다수의 래치부;

   상기 래치부에서 출력되는 n개의 데이타를 순서대로 상기 순차 제어 신호와 논리곱하며, 각 논리곱연산의 결과를 논리합하여 색신호의 홀수 성분을 생성하는 제1합성부; 및

   상기 래치부에서 출력되는 나머지 n개의 데이타를 순서대로 상기 순차 제어 신호와 논리곱하며, 각 논리곱연산의 결과를 논리합하여 색신호의 짝수 성분을 생성하는 제2합성부를 포함하는,

   액정 표시 장치의 타이밍 제어장치.
8. 제7항에 있어서, 상기한 다수의 시프트부 중 하나는

   상기 싱글 뱅크 색신호의 데이타를 순차적으로 시프트시키기 위하여, 직렬 연결된 2n개의 플립플롭으로 구성되며, 각 플립플롭은 메인 클럭신호에 따라 상기 데이타 시프트 동작을 수행하는,

   액정 표시 장치의 타이밍 제어장치.
9. 제8항에 있어서, 상기한 다수의 래치부 중 하나는

   상기 2n개의 플립플롭의 출력 중 n개를 각각 입력받는 제1 n-플립플롭과, 상기 2n개의 플립플롭의 출력 중 나머지 n개를 각각 입력받는 제2 n-플립플롭으로 구성되며,

   상기 제1 n-플립플롭과 상기 제2 n-플립플롭은 상기 래치 클럭신호에 따라 상기 입력을 출력단에 동시에 래치시키는,

   액정 표시 장치의 타이밍 제어장치.
10. 제9항에 있어서, 상기한 다수의 제1합성부 중 하나는

    두 개의 입력단을 가지며 두 입력단 신호를 각각 논리곱하는 n개의 논리곱소자와, 상기 각 논리곱소자의 출력을 입력받아 논리합 연산을 수행하는 논리합소자로 구성되며,

    상기 제1 n-플립플롭의 출력이 차례로 상기 n개의 논리곱소자의 한 입력단에 입력되며, 상기 순차 제어 신호는 상기 n개의 논리곱소자의 다른 입력단에 차례로 입력되는,

    액정 표시 장치의 타이밍 제어장치.
11. 제9항에 있어서, 상기한 다수의 제2합성부 중 하나는

    두 개의 입력단을 가지며 두 입력단 신호를 각각 논리곱하는 n개의 논리곱소자와, 상기 각 논리곱소자의 출력을 입력받아 논리합 연산을 수행하는 논리합소자로 구성되며,

    상기 제1 n-플립플롭의 출력이 상기 n개의 논리곱소자의 한 입력단에 차례로 입력되며, 상기 순차 제어 신호는 상기 n개의 논리곱소자의 다른 입력단에 차례로 입력되는,

    액정 표시 장치의 타이밍 제어장치.
12. 수직, 수평 동기신호 및 메인 클럭신호를 입력받아 액정 표시 장치의 게이트 구동부와 데이타 구동부를 위한 제어신호, 메인 클럭신호를 2분주한 2분주 클럭신호 및 래치 클럭신호를 생성하는 제어신호 처리부;

    데이타 인에이블 신호와 상기 2분주 클럭신호로부터 순차 제어 신호를 생성하는 순차신호 발생부;

    싱글 뱅크 색신호를 입력받아, 상기 메인 클럭신호에 따라 상기 색신호의 데이타를 순차적으로 시프트시킴과 동시에 출력시키는 다수의 시프트부;

    상기 시프트부에서 출력되는 색신호의 데이타를 n개씩 분리하며, 상기 분리된 2n개의 데이타를 상기 래치 클럭신호에 따라 동시에 출력시키는 다수의 래치부;

    상기 래치부에서 출력되는 n개의 데이타를 순서대로 상기 순차 제어 신호와 논리곱하며, 각 논리곱연산의 결과를 논리합하여 색신호의 홀수 성분을 생성하는 제1합성부;

    상기 래치부에서 출력되는 나머지 n개의 데이타를 순서대로 상기 순차 제어 신호와 논리곱하며, 각 논리곱연산의 결과를 논리합하여 색신호의 짝수 성분을 생성하는 제2합성부;

    각각이 n개의 채널 수를 가지며, 상기 다수의 제1합성부로부터 제공되는 색신호의 홀수 성분을 입력받아 액정 구동신호를 생성하는 다수의 홀수 데이타 구동 집적회로;

    각각이 n개의 채널 수를 가지며, 상기 다수의 제2합성부로부터 제공되는 색신호의 짝수 성분을 입력받아 액정 구동신호를 생성하는 다수의 짝수 데이타 구동 집적회로; 및

    상기 다수의 데이타 구동 집적회로에서 제공되는 액정 구동신호에 따라 소정의 표시 동작을 수행하는 액정 패널을 포함하며,

    상기 다수의 홀수 데이타 구동 집적회로와 상기 다수의 짝수 데이타 구동 집적회로는 상기 액정 패널의 어느 한 쪽에 일렬로 배치되는,

    액정 표시 장치.
13. 수직, 수평 동기신호 및 메인 클럭신호를 입력받아 액정 표시 장치의 게이트 구동부와 데이타 구동부를 위한 제어신호, 메인 클럭신호를 2분주한 2분주 클럭신호를 생성하는 제어신호 처리부;

    메인 클럭신호, 2분주 클럭신호 및 데이타 인에이블 신호를 입력받아, 상기 메인 클럭신호의 n클럭펄스마다 상기 메인 클럭신호의 1클럭 펄스 구간과 동일한 하이레벨 구간을 가지는 n개의 래치 제어 신호와, 상기 2분주 클럭신호의 n 클럭펄스마다 상기 2분주 클럭신호의 1클럭 펄스 구간과 동일한 하이레벨 구간을 가지는 n개의 순차 제어 신호를 생성하는 순차신호 발생부;

    싱글 뱅크 색신호와 상기 래치 제어 신호를 입력받아, 상기 각 래치 제어 신호의 하이구간에서 상기 싱글 뱅크 색신호의 데이타를 순차적으로 출력시키며, 상기 래치 제어 신호의 다음 하이구간이 입력될 때까지 상기 출력 상태를 유지시키는 다수의 래치부;

    상기 유지 기간 이내에 상기 래치부에서 출력되는 색신호의 데이타를 순서대로 상기 순차 제어 신호와 논리곱하며, 각 논리곱 연산의 결과를 논리합하여 색신호의 홀수 성분을 생성하는 다수의 제1합성부; 및

    상기 유지 기간 이내에 상기 래치부에서 출력되는 색신호의 데이타를 순서가 조정된 상기 순차 제어 신호와 논리곱하며, 각 논리곱 연산의 결과를 논리합하여 색신호의 짝수 성분을 생성하는 다수의 제2합성부를 포함하는,

    액정 표시 장치의 타이밍 제어장치.
14. 제13항에 있어서, 상기한 다수의 래치부 중 하나는

    상기 싱글 뱅크 색신호를 입력단에 공통으로 입력받는 n개의 플립플롭으로 구성되며, 상기 각 플립플롭은 대응하는 n개의 래치 제어 신호 중 대응하는 하나에 따라 상기 싱글 뱅크 색신호의 데이타를 래치시키는,

    액정 표시 장치의 타이밍 제어장치.
15. 제14항에 있어서, 상기한 다수의 제1합성부 중 하나는

    두 개의 입력단을 가지며 두 입력단 신호를 각각 논리곱하는 n개의 논리곱소자와, 상기 각 논리곱소자의 출력을 입력받아 논리합 연산을 수행하는 논리합소자로 구성되며,

    상기 n개의 플립플롭의 출력이 차례로 상기 n개의 논리곱소자의 한 입력단에 입력되며, 상기 순차 제어 신호는 상기 n개의 논리곱소자의 다른 입력단에 차례로 입력되는,

    액정 표시 장치의 타이밍 제어장치.
16. 제14항에 있어서, 상기한 다수의 제2합성부 중 하나는

    두 개의 입력단을 가지며 두 입력단 신호를 각각 논리곱하는 n개의 논리곱소자와, 상기 각 논리곱소자의 출력을 입력받아 논리합 연산을 수행하는 논리합소자로 구성되며,

    상기 n개의 플립플롭 출력이 상기 n개의 논리곱소자의 한 입력단에 차례로 입력되며, 상기 순차 제어 신호는 후반 n/2개부터 차례로 입력된 후 전반 n/2개가 차례로 입력되도록 순서가 조정된 후 상기 n개의 논리곱소자의 다른 입력단에 차례로 입력되는,

    액정 표시 장치의 타이밍 제어장치.
17. 수직, 수평 동기신호 및 메인 클럭신호를 입력받아 액정 표시 장치의 게이트 구동부와 데이타 구동부를 위한 제어신호, 메인 클럭신호를 2분주한 2분주 클럭신호를 생성하는 제어신호 처리부;

    메인 클럭신호, 2분주 클럭신호 및 데이타 인에이블 신호를 입력받아, 상기 메인 클럭신호의 n클럭펄스마다 상기 메인 클럭신호의 1클럭 펄스 구간과 동일한 하이레벨 구간을 가지는 n개의 래치 제어 신호와, 상기 2분주 클럭신호의 n 클럭펄스마다 상기 2분주 클럭신호의 1클럭 펄스 구간과 동일한 하이레벨 구간을 가지는 n개의 순차 제어 신호를 생성하는 순차신호 발생부;

    싱글 뱅크 색신호와 상기 래치 제어 신호를 입력받아, 상기 각 래치 제어 신호의 하이구간에서 상기 싱글 뱅크 색신호의 데이타를 순차적으로 출력시키며, 상기 래치 제어 신호의 다음 하이구간이 입력될 때까지 상기 출력 상태를 유지시키는 다수의 래치부;

    상기 유지 기간 이내에 상기 래치부에서 출력되는 색신호의 데이타를 순서대로 상기 순차 제어 신호와 논리곱하며, 각 논리곱 연산의 결과를 논리합하여 색신호의 홀수 성분을 생성하는 다수의 제1합성부;

    상기 유지 기간 이내에 상기 래치부에서 출력되는 색신호의 데이타를 순서가 조정된 상기 순차 제어 신호와 논리곱하며, 각 논리곱 연산의 결과를 논리합하여 색신호의 짝수 성분을 생성하는 다수의 제2합성부;

    각각이 n개의 채널 수를 가지며, 상기 다수의 제1합성부로부터 제공되는 색신호의 홀수 성분을 입력받아 액정 구동신호를 생성하는 다수의 홀수 데이타 구동 집적회로;

    각각이 n개의 채널 수를 가지며, 상기 다수의 제2합성부로부터 제공되는 색신호의 짝수 성분을 입력받아 액정 구동신호를 생성하는 다수의 짝수 데이타 구동 집적회로; 및

    상기 다수의 데이타 구동 집적회로에서 제공되는 액정 구동신호에 따라 소정의 표시 동작을 수행하는 액정 패널을 포함하며,

    상기 다수의 홀수 데이타 구동 집적회로와 상기 다수의 짝수 데이타 구동 집적회로는 상기 액정 패널의 어느 한 쪽에 일렬로 배치되는,

    액정 표시 장치.
18. 수직, 수평 동기신호 및 메인 클럭신호를 입력하여 액정 표시 장치의 게이트 구동부와 데이타 구동부를 제어하기 위한 신호를 생성하며, 메인 클럭신호를 2분주한 클럭신호를 생성하는 제어신호 처리부;

    외부 선택신호로부터 입력되는 색신호가 싱글 뱅크일 경우, 상기 2분주 클럭신호에 따라 상기 싱글 뱅크 색신호를 듀얼 뱅크 색신호로 변환하며, 외부 선택신호로부터 입력되는 색신호가 듀얼 뱅크일 경우에는 변환 과정없이 상기 색신호를 출력하는 데이타 분주부;

    데이타 인에이블 신호 및 2분주 클럭신호를 입력받아, 상기 데이타 인에이블 신호와 2분주 클럭신호로부터 제1순차 제어 신호와 제2순차 제어 신호를 생성하며, 상기 제1순차 제어 신호의 적어도 둘 이상을 논리합하여 래치 제어신호를 생성하며, 상기 제2순차 제어 신호의 적어도 둘 이상을 논리합하여 합산 제어신호를 생성하는 다수의 래치펄스 발생부; 및

    각 색신호에 대하여, 상기 데이타 분주부에서 출력되는 듀얼 뱅크 색신호의 홀수 데이타와 짝수 데이타를 상기 래치 제어신호에 따라 래치시키고, 상기 래치된 데이타와 상기 합산 제어신호 간의 논리연산에 의하여 색신호의 홀수 성분과 짝수 성분을 생성하는 다수의 데이타 배열부를 포함하며,

    상기 래치 제어신호와 합산 제어신호는 색신호의 데이타가 상기 홀수 성분과 짝수 성분에서 데이타 구동 집적회로의 채널 수만큼 번갈아 나타나도록 미리 결정되며, 상기 홀수 성분은 데이타 구동부의 홀수째 데이타 구동 집적회로들에 입력되고, 이와 동시에 상기 짝수 데이타는 데이타 구동부의 짝수째 데이타 구동 집적회로들에 입력되는,

    액정 표시 장치의 타이밍 제어장치.
19. 제18항에 있어서, 상기한 다수의 데이타 배열부 중 하나는

    상기 데이타 분주부로부터 색신호를 입력받아, 상기 래치 제어신호에 따라 상기 색신호의 데이타를 래치시키는 래치부;

    상기 래치부의 출력을 상기 합산 제어신호에 따라 논리곱하며, 각 논리곱 결과를 논리합하여 색신호의 홀수 성분을 생성하는 제1합성부; 및

    상기 래치부의 출력을 상기 합산 제어신호에 따라 논리곱하며, 각 논리곱 결과를 논리합하여 짝수 데이타 신호를 생성하는 짝수 데이타 합산부로 구성되는,

    액정 표시 장치의 타이밍 제어장치.
20. 제19항에 있어서, 상기한 래치부는

    상기 데이타 분주부에서 출력되는 듀얼 뱅크 색신호의 홀수 데이타를 각 데이타 입력단에 공통으로 입력받으며, 각 클럭 입력단을 통해 상기 래치 제어신호 중 하나를 입력받으며, 상기 래치 제어신호에 따라 대응하는 데이타 입력단의 데이타를 출력단으로 래치시키는 다수의 플립플롭으로 구성되는 제1래치부; 및

    상기 데이타 분주부에서 출력되는 듀얼 뱅크 색신호의 짝수 데이타를 각 데이타 입력단에 공통으로 입력받으며, 각 클럭 입력단을 통해 상기 래치 제어신호 중 하나를 입력받으며, 상기 래치 제어신호에 따라 대응하는 데이타 입력단의 데이타를 출력단으로 래치시키는 다수의 플립플롭으로 구성되는 제2래치부를 가지는,

    액정 표시 장치의 타이밍 제어장치.
21. 제20항에 있어서, 상기한 각 플립플롭은 상기 래치 제어신호의 라이징 에지에서 데이타 입력단의 데이타를 출력단으로 래치시키는 D-플립플롭인 액정 표시 장치의 타이밍 제어장치.
22. 제20항에 있어서, 상기한 제1합성부는

    상기 제1래치부의 다수의 플립플롭 중 하나의 출력단 신호와 상기 합산 제어신호 중 하나를 입력받아, 두 입력신호에 대한 논리곱 연산을 수행하는 다수의 논리곱 소자;

    상기 제2래치부의 다수의 플립플롭 중 하나의 출력단 신호와 상기 합산 제어신호 중 하나를 입력받아, 두 입력신호에 대한 논리곱 연산을 수행하는 다수의 논리곱 소자; 및

    상기 두 그룹의 논리곱 소자의 출력신호를 각각 논리합하며, 상기 각 논리합된 출력을 다시 논리합하는 논리합 소자로 구성되는,

    액정 표시 장치의 타이밍 제어장치.
23. 제20항에 있어서, 상기한 제2합성부는

    상기 제1래치부의 다수의 플립플롭 중 하나의 출력단 신호와 상기 합산 제어신호 중 하나를 입력받아, 두 입력신호에 대한 논리곱 연산을 수행하는 다수의 논리곱 소자;

    상기 제2래치부의 다수의 플립플롭 중 어느 하나의 출력단 신호와 상기 합산 제어신호 중 하나를 입력받아, 두 입력신호에 대한 논리곱 연산을 수행하는 다수의 논리곱 소자; 및

    상기 두 그룹의 논리곱 소자의 출력신호를 각각 논리합하며, 상기 각 논리합된 출력을 다시 논리합하는 다수의 논리합 소자로 구성되는 액정 표시 장치의 타이밍 제어장치.
24. 수직, 수평 동기신호 및 메인 클럭신호를 입력하여 액정 표시 장치의 게이트 구동부와 데이타 구동부를 제어하기 위한 신호를 생성하며, 메인 클럭신호를 2분주한 클럭신호를 생성하는 제어신호 처리부;

    외부 선택신호로부터 입력되는 색신호가 싱글 뱅크일 경우, 상기 2분주 클럭신호에 따라 상기 싱글 뱅크 색신호를 듀얼 뱅크 색신호로 변환하며, 외부 선택신호로부터 입력되는 색신호가 듀얼 뱅크일 경우에는 변환 과정없이 상기 색신호를 출력하는 데이타 분주부;

    데이타 인에이블 신호 및 2분주 클럭신호를 입력받아, 상기 데이타 인에이블 신호와 2분주 클럭신호로부터 제1순차 제어 신호와 제2순차 제어 신호를 생성하며, 상기 제1순차 제어 신호의 적어도 둘 이상을 논리합하여 래치 제어신호를 생성하며, 상기 제2순차 제어 신호의 적어도 둘 이상을 논리합하여 합산 제어신호를 생성하는 다수의 래치펄스 발생부;

    각 색신호에 대하여, 상기 데이타 분주부에서 출력되는 듀얼 뱅크 색신호의 홀수 데이타와 짝수 데이타를 상기 래치 제어신호에 따라 래치시키고, 상기 래치된 데이타와 상기 합산 제어신호 간의 논리연산에 의하여 색신호의 홀수 성분과 짝수 성분을 생성하는 다수의 데이타 배열부;

    각각이 n개의 채널 수를 가지며, 상기 다수의 데이타 배열부로부터 제공되는 색신호의 홀수 성분을 입력받아 액정 구동신호를 생성하는 다수의 홀수 데이타 구동 집적회로;

    각각이 n개의 채널 수를 가지며, 상기 다수의 데이타 배열부로부터 제공되는 색신호의 짝수 성분을 입력받아 액정 구동신호를 생성하는 다수의 짝수 데이타 구동 집적회로; 및

    상기 다수의 데이타 구동 집적회로에서 제공되는 액정 구동신호에 따라 소정의 표시 동작을 수행하는 액정 패널을 포함하며,

    상기 다수의 홀수 데이타 구동 집적회로와 상기 다수의 짝수 데이타 구동 집적회로는 상기 액정 패널의 어느 한 쪽에 일렬로 배치되는, 액정 표시 장치.