KR19980016853A - 살리사이드 공정을 이용한 모스 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
살리사이드 공정을 이용한 모스 트랜지스터 및 그 제조방법이 개시되어 있다. 반도체기판 상에 게이트유전막을 개재하여 게이트전극이 형성되며, 상기 게이트전극의 측벽에 위로부터 차례로 실리콘질화막 스페이서 및 실리콘산화막 스페이서가 형성된다. 상기 스페이서들에 자기정합되어 상기 반도체기판의 표면에 소오스/드레인 영역이 형성된다. 상기 게이트전극 및 소오스/드레인 영역의 표면에 실리사이드층이 형성된다. 실리콘질화막 스페이서에 의해 세정공정시 스페이서의 소모를 최소화할 수 있으며, 실리콘산화막 스페이서에 의해 게이트전극과 소오스/드레인 영역간의 단락을 방지할 수 있다.
Description
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 살리사이드(salicide) 공정을 이용한 모스(metal oxide semiconductor; MOS) 트랜지스터 및 그 제조방법에 관한 것이다.
반도체장치가 고집적화, 고성능화 및 저전압화됨에 따라, 미세패턴 형성을 통한 트랜지스터 및 셀 게이트 길이의 감소와 소자 특성을 향상시키기 위해 저저항게이트 물질이 요구되고 있으며, 저전압화에 따른 트랜지스터 및 셀의 채널 전류를 증가시키기 위해 게이트산화막의 두께가 점차 감소되고 있다. 또한, 트랜지스터의 게이트길이의 감소로 인한 쇼트-채널 효과(short channel effect)의 방지 및 펀치스루우(punchthrough)에 대한 마진 확보를 위해, 소오스/드레인 영역의 접합깊이(junction depth)를 얕게 형성하여야 하며, 동시에 소오스/드레인 영역의 기생저항, 예컨대 면저항 및 접촉저항을 감소시켜야 한다.
이에 따라, 게이트전극 및 소오스/드레인 영역의 표면에 실리사이드(silicide)층을 형성함으로써, 게이트전극의 비저항 및 소오스/드레인 영역의 면저항과 접촉저항을 감소시키는 살리사이드 공정에 대한 연구가 진행되고 있다. 살리사이드 공정이란, 게이트 및 소오스/드레인 영역에만 선택적으로 티타늄(Ti)-실리사이드(TiSix) 등의 실리사이드 물질을 형성하는 방법이다.
도 1a 내지 도 1c는 종래방법에 의한 살리사이드 공정을 이용한 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체기판(1)의 표면에 게이트산화막(2)을 성장시킨 후, 그 위에 게이트용 도전물질, 예컨대 다결정실리콘을 증착하고 이를 사진식각 공정으로 패터닝하여 게이트전극(3)을 형성한다. 이어서, 상기 결과물 전면에, N-채널 모스 트랜지스터의 경우 P형 불순물, 예컨대 보론 이온을 저농도로 주입함으로써 상기 게이트전극(3)에 자기정합되는 저농도의 소오스/드레인 영역(도시되지 않음)을 형성한다.
도 1b를 참조하면, 상기 결과물 전면에 절연물질로, 예컨대 실리콘질화물을 증착한 후 이를 이방성 식각함으로써 상기 게이트전극(3)의 측벽에 스페이서(4)를 형성한다. 이어서, 상기 결과물 전면에, 예컨대 보론 이온을 고농도로 주입함으로써 상기 스페이서(4)에 자기정합되는 고농도의 소오스/드레인 영역(도시되지 않음)을 형성한다. 상기한 공정의 결과로, LDD(Lightly Doped Drain) 구조의 소오스/드레인이 형성된다. 이어서, 상기 결과물 전면에 실리사이드를 형성하기 위한 금속물질로, 예컨대 Ti를 증착하여 Ti층(5)을 형성한다.
도 1c를 참조하면, 상기 Ti층(5)에 대해 고속열처리(rapid thermal annealing; RTA) 또는 로(furnace)를 이용한 열처리를 실시하면, Ti가 실리콘과 접촉되어 있는 영역에서 실리사이드 반응이 유발되어 상기 소오스/드레인 영역 및 게이트전극(3)의 표면에 Ti-실리사이드층(6)이 형성된다. 이어서, 미반응된 Ti층을 선택적으로 제거한다.
상술한 종래의 살리사이드 공정을 이용한 모스 트랜지스터의 제조방법에 의하면, 소오스/드레인 영역 및 게이트전극의 표면에 각각 실리사이드층을 형성하여 소오스/드레인 영역의 면저항과 접촉저항 및 게이트전극의 비저항을 낮출 수 있다. 그러나, 과잉성장된 Ti-실리사이드층(도 1c의 A 부분 참조)이 게이트전극의 측벽에 형성된 스페이서의 표면을 따라 남아있게 되어, 이로 인해 게이트전극과 소오스/드레인 영역간에 단락(short)이 일어나는 문제가 발생할 수 있다. 이러한 현상은 스페이서가 실리콘질화막으로 형성되는 경우에 더욱 심하게 발생하며, 반도체장치의 고집적화에 따라 패턴의 크기가 작아지고 스페이서의 길이가 감소함에 따라 더욱 심각하게 발생한다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래방법의 문제점을 해결할 수 있는 모스 트랜지스터를 제공하는데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는, 상기 모스 트랜지스터를 제조하는데 특히 적합한 모스 트랜지스터의 제조방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래방법에 의한 살리사이드 공정을 이용한 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들.
도 2a 내지 도 2d는 본 발명에 의한 살리사이드 공정을 이용한 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들.
도면의 주요부분에 대한 부호의 설명
1, 21 ... 반도체기판2, 22 ... 게이트산화막
3, 23 ... 게이트전극24 ... 실리콘산화막 스페이서
4, 25 ... 실리콘질화막 스페이서6, 27 ... Ti-실리사이드층
상기 과제를 달성하기 위하여 본 발명에 의한 모스 트랜지스터는, 반도체기판 상에 게이트유전막을 개재하여 형성된 게이트전극; 상기 게이트전극의 측벽에 위로부터 차례로 형성된 실리콘질화막 스페이서 및 실리콘산화막 스페이서; 상기 스페이서들에 자기정합되어 상기 반도체기판의 표면에 형성된 소오스/드레인 영역; 및 상기 게이트전극 및 소오스/드레인 영역의 표면에 형성된 실리사이드층을 구비하는 것을 특징으로 한다.
상기 또다른 과제를 달성하기 위하여 본 발명에 의한 모스 트랜지스터의 제조방법은, 반도체기판 상에 게이트유전막 및 도전층을 차례로 형성하는 단계; 사진식각 공정으로 상기 도전층을 패터닝하여 게이트전극을 형성하는 단계; 상기 결과물 전면에 실리콘산화막을 증착하고 이를 전면 식각하여, 상기 게이트전극의 측벽에 제1 스페이서를 형성하는 단계; 상기 결과물 전면에 실리콘질화막을 증착하고 이를 전면 식각하여 상기 제1 스페이서 상에 제2 스페이서를 형성하는 단계; 상기 결과물 전면에 불순물을 이온주입하여 상기 반도체기판 표면에 상기 제1 및 제2 스페이서에 자기정합되는 소오스/드레인 영역을 형성하는 단계; 상기 결과물 전면에 금속층을 형성하는 단계; 및 상기 금속층에 열처리를 가하여 상기 게이트전극 및 소오스/드레인 영역의 표면에 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 한다.
상기 도전층은 불순물이 도우프된 다결정실리콘으로 형성하는 것이 바람직하다.
상기 금속층은 티타늄(Ti), 코발트(Co) 및 탄탈륨(Ta)의 군에서 선택된 어느 하나로 형성하는 것이 바람직하다.
상기 열처리는 고속열처리(RTA) 또는 로를 이용한 열처리인 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2d는 본 발명에 의한 살리사이드 공정을 이용한 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체기판(21)의 표면에 게이트유전막(22)으로, 예컨대 실리콘산화막을 열산화공정으로 성장시킨 후, 그 위에 게이트용 도전물질로, 예컨대 불순물이 도우프된 다결정실리콘을 증착하고 이를 사진식각 공정으로 패터닝하여 게이트전극(23)을 형성한다. 이어서, 상기 결과물 전면에, N-채널 모스 트랜지스터의 경우 P형 불순물, 예컨대 보론 이온을 저농도로 주입함으로써 상기 게이트전극(23)에 자기정합되는 저농도의 소오스/드레인 영역(도시되지 않음)을 형성한다.
도 2b를 참조하면, 상기 결과물 전면에 절연물질로, 예컨대 실리콘산화물을 화학기상증착(chemical vapor deposition; 이하 CVD라 한다) 방법 또는 플라즈마증대 CVD(plasma enhanced CVD; 이하 PE-CVD라 한다) 방법으로 증착한 후 이를 전면 이방성 식각함으로써, 상기 게이트전극(23)의 측벽에 제1 스페이서(24)를 형성한다. 상기 이방성 식각시, 실리콘산화막으로 이루어진 게이트유전막(22)도 함께 식각된다. 이어서, 상기 결과물 전면에 절연물질로, 예컨대 실리콘질화물을 CVD 또는 PE-CVD 방법으로 증착한 후 이를 전면 이방성 식각함으로써, 상기 제1 스페이서(24) 상에 제2 스페이서(25)를 형성한다. 다음에, 상기 결과물 전면에, 예컨대 보론 이온을 고농도로 주입함으로써 상기 제1 및 제2 스페이서(24,25)에 자기정합되는 고농도의 소오스/드레인 영역(도시되지 않음)을 형성한다. 상기한 공정의 결과로, LDD 구조의 소오스/드레인이 형성된다.
도 2c를 참조하면, 상기 LDD 구조의 소오스/드레인이 형성된 결과물 전면에 실리사이드를 형성하기 위한 금속물질로, 예컨대 Ti를 증착하여 Ti층(26)을 형성한다.
도 2d를 참조하면, 상기 Ti층(26)에 대해 고속열처리(RTA) 또는 로(furnace)를 이용한 열처리를 실시하면, Ti가 실리콘과 접촉되어 있는 영역에서 실리사이드 반응이 유발되어 상기 소오스/드레인 영역 및 게이트전극(23)의 표면에 Ti-실리사이드층(27)이 형성된다. 이어서, 미반응된 Ti층을 선택적으로 제거한다.
상술한 바와 같이 본 발명에 의한 모스 트랜지스터에 의하면, 게이트전극의 측벽에 실리콘질화막과 실리콘산화막으로 이루어진 제1 및 제2 스페이서를 형성한다. 따라서, 실리콘질화막 스페이서에 의해 Ti층을 형성하기 전에 실시되는 자연산화막 제거를 위한 세정(cleaning) 공정에서 스페이서의 소모를 최소화할 수 있으며, 실리콘산화막 스페이서에 의해 과잉성장되는 Ti층으로 인한 게이트전극과 소오스/드레인 영역간의 단락을 방지할 수 있다.
본 실시예는 N-채널 모스 트랜지스터를 예로 들어 설명하였으나, 본 발명을 P-채널 모스 트랜지스터에도 적용할 수 있음은 물론이다.
Claims (2)
- 반도체기판 상에 게이트유전막을 개재하여 형성된 게이트전극;상기 게이트전극의 측벽에 위로부터 차례로 형성된 실리콘질화막 스페이서 및 실리콘산화막 스페이서;상기 스페이서들에 자기정합되어 상기 반도체기판의 표면에 형성된 소오스/드레인 영역; 및상기 게이트전극 및 소오스/드레인 영역의 표면에 형성된 실리사이드층을 구비하는 것을 특징으로 하는 모스 트랜지스터.
- 반도체기판 상에 게이트유전막 및 도전층을 차례로 형성하는 단계;사진식각 공정으로 상기 도전층을 패터닝하여 게이트전극을 형성하는 단계;상기 결과물 전면에 실리콘산화막을 증착하고 이를 전면 식각하여, 상기 게이트전극의 측벽에 제1 스페이서를 형성하는 단계;상기 결과물 전면에 실리콘질화막을 증착하고 이를 전면 식각하여 상기 제1 스페이서 상에 제2 스페이서를 형성하는 단계;상기 결과물 전면에 불순물을 이온주입하여 상기 반도체기판 표면에 상기 제1 및 제2 스페이서에 자기정합되는 소오스/드레인 영역을 형성하는 단계;상기 결과물 전면에 금속층을 형성하는 단계; 및상기 금속층에 열처리를 가하여 상기 게이트전극 및 소오스/드레인 영역의 표면에 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
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| KR1019960036547A KR19980016853A (ko) | 1996-08-29 | 1996-08-29 | 살리사이드 공정을 이용한 모스 트랜지스터 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030055687A (ko) * | 2001-12-27 | 2003-07-04 | 동부전자 주식회사 | 반도체 소자의 실리사이드막 및 그 제조 방법 |
-
1996
- 1996-08-29 KR KR1019960036547A patent/KR19980016853A/ko not_active Application Discontinuation
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| KR20030055687A (ko) * | 2001-12-27 | 2003-07-04 | 동부전자 주식회사 | 반도체 소자의 실리사이드막 및 그 제조 방법 |
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