KR19980016379A - High Frequency (RF) Digital Frequency Synthesizer - Google Patents
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- 238000007493 shaping process Methods 0.000 claims description 16
- 230000003827 upregulation Effects 0.000 claims description 6
- 230000002194 synthesizing effect Effects 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000003786 synthesis reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 9
- 238000005070 sampling Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 3
- 238000013139 quantization Methods 0.000 description 3
- 238000001228 spectrum Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
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- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
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Abstract
본 발명은 저 전력 CMOS 소자로 제작된 직접 디지탈 주파수 합성기(Direct Digital Frequency Synthesizer) 디바이스의 단점인 낮은 출력 주파수를 개선하여 고속 동작의 높은 출력 주파수를 얻을 수 있도록 한 고성능의 주파수(RF) 디지탈 주파수 합성기에 관한 것이다.The present invention relates to a high performance frequency (RF) digital frequency synthesizer capable of improving a low output frequency, which is a disadvantage of a direct digital frequency synthesizer device made of a low power CMOS device, .
즉, 종래의 직접 디지탈 주파수 합성기의 구조를 개선하여 기존의 직접 디지탈 주파수 합성기 보다 4배 이상의 높은 합성 주파수를 얻을 수 있고, 주파수 변환속도가 수 μsec 이내로 빠른 ㎓급 주파수 합성기로 사용할 수 있는 고주파(RF) 디지탈 주파수 합성기에 관한 것이다.In other words, by improving the structure of the conventional direct digital frequency synthesizer, it is possible to obtain a synthesis frequency that is four times higher than that of the conventional direct digital frequency synthesizer, and a high frequency RF ) Digital frequency synthesizer.
Description
본 발명은 저 전력 CMOS 소자로 제작된 직접 디지탈 합성기(Direct Digital Frequency Synthesizer) 디바이스의 단점인 낮은 출력 주파수를 개선하여 고속 동작의 높은 출력 주파수를 얻을 수 있도록 한 고성능의 고주파(RF) 디지탈 주파수 합성기에 관한 것이다.The present invention relates to a high-performance RF digital frequency synthesizer capable of improving a low output frequency, which is a disadvantage of a direct digital frequency synthesizer device made of a low power CMOS device, .
종래의 주파수 합성기의 문제점과 개선되어야 할 사항을 도1 및 도3을 통해 설명하면 다음과 같다.The problems and problems to be solved by the conventional frequency synthesizer will be described with reference to FIGS. 1 and 3. FIG.
도1은 종래의 고주파(RF) 직접 디지탈 주파수 합성기의 블럭도이며, 도3은 도1의 직접 디지탈 주파수 합성기(Direct digital Frequency Synthesizer)의 상세한 블럭도이다.FIG. 1 is a block diagram of a conventional direct digital frequency synthesizer, and FIG. 3 is a detailed block diagram of a direct digital frequency synthesizer of FIG.
도3에서 주파수 레지스터(21)에 주파수 조정 2진 데이터 워드 값(Binary Data Word)을 입력하면 이 2진 데이터 워드 값이 해당되는 주파수가 출력되게 된다. 상기 주파수 레지스터(21)에서 출력된 2진 데이터 값은 계수형 발진기(NCO)를 모체로 한 위상 가산기(Phase Accumulator)(22)와 위상 누산기인 위상 레지스터(23)로 입력되어 클럭 주파수에 따라 가산된다. 위상 레지스터(23)의 출력 값이 궤환(Feedback)되어 원래의 값과 다시 가산되어 출력 신호의 위상 값을 계수하게 된다. 이에 따라 생성된 주소 비트(Address Bit)는 사인 롬(Sine ROM)(24)으로 입력되어 정현파형(Sinusoidal Wavorform)을 나타내는 일련의 데이터 값으로 출력된다. 이 출력 값이 디지탈-아날로그 변환기인 D/A 컨버터(D/A Converter)(25)를 경유하여 양지화된 계단 파형(Quantized Sinusoid)으로 된다. 상기 양자화된 계단 파형은 고주파 성분을 제거시키는 저역 통과 필터(Low Pass Filter)(36)를 통해 최종 주파수 출력단에서 정현파(Sine Wave)로 출력하게 된다.In FIG. 3, when a frequency-adjusted binary data word value is input to the frequency register 21, the frequency corresponding to the binary data word value is output. The binary data value output from the frequency register 21 is input to a phase accumulator 22 having a phase comparator 22 as a matrix and a phase register 23 as a phase accumulator, do. The output value of the phase register 23 is feedbacked and added back to the original value to count the phase value of the output signal. The generated address bit is input to a sine ROM 24 and output as a series of data values representing a sinusoidal waveform. This output value becomes a quantized sinusoidal waveform via a D / A converter (D / A converter) 25 which is a digital-analog converter. The quantized stepped waveform is output to a sinusoidal wave at a final frequency output terminal through a low pass filter 36 for eliminating a high frequency component.
한편, 상기 사인파형 발생부(1)인 직접 디지탈 합성기에서 얻는 출력 주파수 Fo는, Fo = K*FCLK/2N의 관계식에서 계산할 수 있으며, 최대 합성 주파수는 사용하는 클럭 주파수의 약 1/4에 불과하다. 관계식중 K는 주파수 조정 워드, N은 위상 누산기의 비트 수, FCLK은 클럭 주파수를 각각 나타낸다.On the other hand, the output frequency Fo obtained by the direct digital synthesizer as the sinusoidal waveform generating unit 1 can be calculated by the following formula: Fo = K * F CLK / 2 N. The maximum synthesized frequency is about 1/4 . K is the frequency adjustment word, N is the number of bits of the phase accumulator, and F CLK is the clock frequency.
예를들어 50㎒ 클럭을 사용한 경우는 그 최대 출력은 12.5㎒에 불과하다. 그러나, 도1에 도시된 바와같이 2 ㎓에서 가변 대역폭이 80㎒인 RF 주파수 합성기를 만들려면, 사인파형 발생부(1)의 직접 디지탈 주파수 합성기(11)의 출력을 2 ㎓대로 끌어 올리기 위해 국부발진기(15)와 혼합기(16)로 구성된 주파수 상향 조절부(3)를 사용하게 된다. 그리고, 가변 출력이 80㎒이상의 출력을 직접 얻을 수 없기 때문에 주파수 배율부(Frequency Doubler)(2)를 3단 이상의 주파수 배율기(12), (13), (14)를 사용하여 80㎒의 가변 출력 주파수를 얻고, 다시 이 출력을 ㎓ 대역으로 상향 변환 시킨다. 이때, 다수의 주파수 배율 기를 사용함으로서 발생하는 문제점은 부가회로의 하드웨어적인 증가뿐만 아니라 알라아스 고조파(Aliased Harmonics) 발생으로 인한 신호의 왜곡과 감쇄 현상이 생긴다. 이 문제점을 해결하기 위해서는 직접 디지탈 주파수 합성기 단독으로 80㎒이상의 출력을 직접 얻을 수 있도록 개량 하거나, 구현 방법을 달리하여야 한다. 직접 디지탈 주파수 합성기로 높은 합성 주파수 출력을 얻기 위해서는 동작 주파수인 클럭 주파수를 높이거나, 위상 가산속도와 출력 효율을 높일 수 있도록 회로 구성 방법을 달리하여야 한다.For example, when a 50 MHz clock is used, the maximum output is only 12.5 MHz. However, in order to make an RF frequency synthesizer having a variable bandwidth of 80 MHz at 2 GHz as shown in FIG. 1, in order to increase the output of the direct digital frequency synthesizer 11 of the sine wave generator 1 to 2 GHz, A frequency up-regulation unit 3 composed of an oscillator 15 and a mixer 16 is used. Since the variable output can not directly obtain an output of 80 MHz or more, the frequency doubler 2 can be output to the variable output of 80 MHz using frequency doublers 12, 13, and 14 of three or more stages. Frequency, and again upconverts this output to the GHz band. At this time, a problem caused by using a plurality of frequency multipliers is not only hardware increase of the additional circuit but also distortion and attenuation of signals due to occurrence of Aliased Harmonics. In order to solve this problem, it is necessary to improve or improve the implementation so that the output of 80 MHz or more can be obtained directly by the digital frequency synthesizer alone. In order to obtain a high synthesized frequency output with a direct digital frequency synthesizer, the circuit configuration method should be different in order to increase a clock frequency which is an operation frequency, or to increase a phase addition speed and an output efficiency.
종래의 직접 디지탈 주파수 합성기(11)에서의 위상 누산기(23)의 출력중 상위 비트만 사인 룩업 테이블의 어드레스 비트(Address Bit)로 사용하는데, 이로 인한 위상 잘림(Phase Truncation)과 한정된 사인 롬(24)의 크기, 즉, 한정된 샘풀링(Sampling) 데이터로 인한 진폭 잘림(Amplitude Trucation)의 잡임이 발생한다.Only the upper bits of the output of the phase accumulator 23 in the conventional direct digital frequency synthesizer 11 are used as the address bits of the sine lookup table and the phase truncation and the limited sine ROM 24 The amplitude truncation due to the limited sampling data may occur.
또한, 사인 롬(24)에서의 샘플링으로 인한 이산형 고조파 성분과 백색잡음(White Noise)이 발생하여 혼변조 성분이 초래 되었다. 이러한 현상을 제거하기 위하여 종래의 직접 디지탈 주파수 합성기(11)에서는 위상 누산기(23)의 출력 전부를 사인 롬(24)의 어드레스 비트로 사용하고, 사인 롬(24) 사이즈를 늘려서 위상 잘림을 감소시키는 진폭 양지화(Amplitude Quantization) 방법으로 출력 잡음을 개선 했지만, 어드레스 비트 수의 제곱에 비례하는 지수 함수적으로 증가하는 많은 양의 출력 저장(ROM) 데이터가 요구되었기 때문에 주파수 합성기의 칩(Chip) 크기가 커지는 단점이 있었다. 또한, 높은 안정도와 고 해상도의 정현파를 발생 시키기 위해서 위상 누산기의 모든 출력비트를 사인 룩업 테이블의 어드레스 비트로 사용할 경우에도 발생하는 진성(Intrinsic) 위상 잘림 및 진폭 양자화(Amplitude Quantization)로 인한 백색 잡음(White Noise)과 스퍼리어스 잡음(Spruious Noise) 등을 제거하는 것이 불가능하여 주파수 합성기능이 떨어지는 문제점이 있었다. 또한, 클럭 주파수의 1/4에 불과하는 합성 주파수를 얻기 때문에 저 전력 CMOS 기술을 사용한 통상의 회로 구성인 경우에는 20㎒ 이상의 높은 출력 주파수 합성기로서는 부적당하다.In addition, a discrete harmonic component and a white noise (White Noise) due to the sampling in the sinusoid 24 are generated, resulting in an intermodulation component. In order to eliminate such a phenomenon, the conventional direct digital frequency synthesizer 11 uses the output of the phase accumulator 23 as the address bit of the sine ROM 24, increases the size of the sine ROM 24, Although the output noise is improved by the Amplitude Quantization method, since a large amount of output storage (ROM) data that increases exponentially in proportion to the square of the number of address bits is required, the chip size of the frequency synthesizer . In order to generate a high stability and high resolution sinusoidal wave, white noise due to intrinsic phase truncation and amplitude quantization, which occurs even when all the output bits of the phase accumulator are used as address bits of the sine lookup table, Noise and spurious noise can not be eliminated, resulting in a problem of deteriorating the frequency synthesizing function. In addition, since a synthesized frequency that is only 1/4 of the clock frequency is obtained, it is not suitable as a high output frequency synthesizer of 20 MHz or more in a conventional circuit configuration using a low power CMOS technology.
따라서 본 발명은 상술한 단점을 개선하여 ㎓ 대의 주파수에서 가변 주파수대역이 80㎒인 주파수 변환 속도가 빠른 고주파(RF) 디지탈 주파수 합성기로 사용할 수 있도록 함으로써, 높은 주파수(80㎒이상)의 합성이 가능하고, 주파수 해상도, 위상과 주파수의 안정도를 향상시킬 수 있는 고주파 디지탈 주파수 합성기를 제공하는데 그 목적이다.Therefore, the present invention improves the disadvantages described above and enables synthesis of high frequency (80 MHz or more) by making it possible to use as a high-frequency (RF) digital frequency synthesizer having a frequency conversion speed of 80 MHz and a variable frequency band of 80 MHz Frequency digital synthesizer capable of improving frequency resolution, phase and frequency stability.
즉, 본 발명은 직접 디지탈 주파수 합성기(DDFS; Direct Digital Frequency Synthesizer)를 모체로한 개선된 디지탈 주파수 합성기(Improved Digital Frequency Synthesizer)의 구조도로서, 첫째로, NCO형 위상 누산기를 파이프라인 구조로 구성하여 클럭 속도에 제한됨이 없이 가산 되도록 하여 동작 속도를 크게 증가 시키도록 한다.That is, the present invention is a structure of an improved digital frequency synthesizer (DDFS) as a matrix. First, the NCO type phase accumulator is constructed in a pipeline structure So that the operation speed is greatly increased by being added without being limited by the clock speed.
둘째로, 직접 디지탈 주파수 합성기(DDFS)를 병렬 구조로 4단 혹은 그 이상을 연결하고, 그 출력을 멀티플렉싱하여 직접 디지탈 주파수 합성기(DDFS) 한단의 출력 주파수 보다도 4배 혹은 그 이상의 합성된 출력 주파수를 얻을 수 있도록 구성한다. 상기 병렬 구조의 디지탈 주파수 합성기를 저 전력형 CMOS 기술로 집적회로(IC; Integrated Ciruit)화 할 경우 동작 속도면에서 기준의 CMOS 디지탈 주파수 합성기보다 4배이상 빠르고, 디바이스(Device)의 칩(Chip) 크기를 줄일 수 있어 고속화 및 소형화가 가능하도록 한다.Second, it is possible to connect four or more stages of a direct digital frequency synthesizer (DDFS) in a parallel structure, multiplex the output, and synthesize output frequency four times or more than the output frequency of a direct digital frequency synthesizer . When the parallel-type digital frequency synthesizer is integrated with an integrated circuit (IC) using a low-power CMOS technology, it is four times faster in operation speed than a reference CMOS digital frequency synthesizer, The size can be reduced, so that high-speed and miniaturization are possible.
한편, CMOS 기술로 제작된 소자들의 전력 소모는 동작 주파수에 비례하여 증가하기 때문에 디지탈 주파수 합성기에서 출력 단인 4 : 1 멀티플렉스(Mux) 부분을 제외한 소자수가 많은 위상 누산기부와 사인 롬 블록에서는 낮은 클럭 주파수에서 동작시킬 수 있도록 하고, 직접 디지탈 주파수 합성기의 출력을 ㎓ 대로 끌어올리는 주파수 상향 변환기는 더블 발란스 믹서(Double Balanced Mixer)를 사용하여 구성하게 된다.On the other hand, since the power consumption of the devices manufactured by CMOS technology increases in proportion to the operating frequency, the phase accumulator section having a large number of elements excluding the 4: 1 multiplex section, which is the output unit of the digital frequency synthesizer, Frequency up converter which can be operated at a frequency and directly boosts the output of the digital frequency synthesizer to GHz is configured using a double balanced mixer.
상술한 목적을 달성하기 위한 본 발명은 주파수 조정 2진 데이터를 입력으로 하며 잡음 정형기를 사용하여 주파수 조정 2진 데이터 워드에 해당하는 주파수를 출력하도록 하는 직접 디지탈 주파수 합성기와, 상기 직접 디지탈 주파수 합성기의 출력 주파수 및 국부 발진 주파수를 각각 입력으로하는 더블 발란스 믹서를 통해 주파수를 상향 변환시키는 주파수 상향 조절부로 구성된 것을 특징으로 하며, 직접 디지탈 주파수 합성기는 주파수 조정 2진 데이터를 프리-스큐(skew) 래치를 통해 입력으로하여 2진 데이터 워드를 출력하도록 하는 주파수 레지스터와, 상기 주파수 레지스터의 2진 데이터 워드를 클럭 주파수에 따라 계수하여 출력 하도록 하는 위상 누산기와, 상기 위상 누산기의 출력을 디-스큐(skew) 래치를 통해 입력으로하여 정현파형을 나타내는 디지탈 데이터로 출력 하도록 하는 사인롬과, 상기 사인 롬으로부터 출력되는 디지탈 데이터를 입력으로하여 양자화된 아날로그 데이터 변환하는 디지탈-아날로로 변환기와, 상기 디지탈-아날로그 변환기를 통해 양자화 된 데이터를 입력으로하여 고주파 성분을 제거시키는 저역통과 필터로 구성된 것을 특징하고, 주파수 상향 조절부는 저역통과 필터를 통해 출력되는 주파수를 입력으로하는 제1위상 변환기와, 국부 발진기로부터 출력되는 주파수를 입력으로하는 제2위상 변환기와, 상기 제1 및 제2위상 변환기로부터 출력되는 각각이 주파수들을 혼합하기 위한 제1 및 제2믹서와, 상기 제1 및 제2믹서로부터 출력되는 주파수를 합하기 위한 덧셈기와, 상기 덧셈기로부터 출력되는 주파수를 증폭하기 위한 증폭기와, 상기 증폭기를 통해 출력되는 주파수를 입력으로하여 고주파 성분을 제거시키는 저역통과 필터로 구성된 것을 특징으로 한다.According to an aspect of the present invention, there is provided a direct digital frequency synthesizer including: a direct digital frequency synthesizer for inputting frequency-adjusted binary data and outputting a frequency corresponding to a frequency-adjusted binary data word using a noise shaping device; And a frequency up-converting unit for up-converting the frequency through a double-balanced mixer having an output frequency and a local oscillation frequency as inputs, and the direct digital frequency synthesizer converts the frequency-adjusted binary data into a pre-skew latch A phase accumulator for counting the binary data word of the frequency register in accordance with a clock frequency and outputting the binary data word; The input through the latch represents the sinusoidal waveform. A digital-to-analog converter for converting quantized analog data into digital data output from the sign ROM, and a digital-to-analog converter for converting the quantized data into digital data, And a low-pass filter for removing a high-frequency component. The frequency up-regulation unit includes a first phase converter for inputting a frequency output through a low-pass filter, a second phase converter for receiving a frequency output from the local oscillator, First and second mixers for mixing frequencies output from the first and second phase converters, an adder for summing frequencies output from the first and second mixers, and an adder for adding outputs from the adder, An amplifier for amplifying a frequency that is output through the amplifier, Subject to the type characterized by consisting of a low-pass filter to eliminate high frequency components.
또한, 프리-스큐 래치를 통해 주파수 조정 2진 데이터를 입력으로하여 다수의 주파수 조정 워드 및 위상이 다른 다수의 주파수 조정 워드를 각각 출력하도록 하는 주파수 조정 워드 발생기와, 상기 주파수 조정 워드 발생기로부터 출력되는 위상이 다른 주파수 조정 워드를 각각 입력으로하여 클럭 주파수에 따라 계수하여 데이터를 출력 하도록 하는 다수의 위상 누산기와, 상기 다수의 위상 누산기로부터 출력되는 데이터와 상기 다수의 주파수 조정 워드를 각각 입력으로하는 다수의 덧셈기와, 상기 다수의 덧셈기 출력 데이터를 각각 디-스큐 래치를 통해 입력으로하여 정현파형을 나타내는 디지탈 데이터를 출력하도록 하는 다수의 사인 롬과, 상기 다수의 사인 롬으로부터 출력되는 다수의 디지탈 데이터를 각각 입력으로하여 아날로그 데이터로 출력 하도록 하는 멀티 플렉스 회로로 구성된 것을 특징으로 한다.A frequency adjustment word generator for inputting frequency-adjusted binary data through a pre-skew latch to output a plurality of frequency adjustment words and a plurality of frequency adjustment words having different phases from each other; A plurality of phase accumulators for outputting data by counting a frequency adjustment word having a different phase according to a clock frequency and outputting data; and a plurality of data input from the plurality of phase accumulators and a plurality of A plurality of sine ROMs for outputting digital data representing a sinusoidal waveform by inputting the plurality of adder output data through a de-skew latch and a plurality of digital data output from the plurality of sine ROMs, Output as analog data That consisting of a multiplex circuit which is characterized in that.
도1은 종래의 주파수(RF) 직접 디지탈 합성기의 블럭도, 도2는 본 발명에 따른 고주파(RF) 직접 디지탈 주파수 합성기의 블럭도, 도3은 도1의 직접 디지탈 주파수 합성기의 상세한 블럭도, 도4A는 도2의 직접 디지탈 주파수 합성기의 상세한 블럭도, 도4B는 도4A의 잡음 정형기를 다단으로 구성한 블럭도, 도4C는 도4A 및 도4B의 위상 가산기의 상세한 블럭도, 도5A는 본 발명에 따른 병렬 구조의 직접 디지탈 주파수 합성기의 블럭도, 도5B는 도5A의 4：1 멀티플렉스(Mux)의 상세한 블럭도, 도6은 4 : 1 멀티플렉스(Mux)로 인가되는 클럭과 선택 제어 신호의 파형도, 도7A 내지 7C는 본 발명에 따른 디지탈 주파수 합성기의 출력 파형도FIG. 1 is a block diagram of a conventional direct digital synthesizer, FIG. 2 is a block diagram of a direct digital frequency synthesizer according to the present invention, FIG. 3 is a detailed block diagram of the direct digital frequency synthesizer of FIG. Fig. 4A is a detailed block diagram of the direct digital frequency synthesizer of Fig. 2, Fig. 4B is a block diagram of the noise shaping device of Fig. 4A in multiple stages, Fig. 4C is a detailed block diagram of the phase adder of Figs. 4A and 4B, FIG. 5B is a detailed block diagram of the 4: 1 multiplexer of FIG. 5A. FIG. 6 is a block diagram of a direct digital frequency synthesizer of a parallel structure according to the present invention. 7A to 7C are graphs showing output waveforms of the digital frequency synthesizer according to the present invention
도면의 주요부분에 대한 기호설명Symbol Description for Key Parts of the Drawings
1 : 사인파형 발생부 2 : 주파수 배율부1: sinusoidal waveform generator 2: frequency multiplier
3 : 주파수 상향 조절부 11, 111 : 직접 디지탈 주파수 합성기3: frequency up-regulation unit 11, 111: direct digital frequency synthesizer
본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.
도2는 본 발명에 따른 고주파(RF) 직접 디지탈 주파수 합성기의 블럭도로서, 사인파형 발생부(1)인 디지탈 주파수 합성기(111)와, 상기 디지탈 주파수 합성기(111) 및 국부 발진기(38)의 출력 주파수를 각각 입력으로 하는 제1 및 제2 위상변환기인 90도 위상 변환기(31 및 32), 상기 90도 위상변환기(31 및 32)의 출력 주파수를 각각 입력으로 하는 제1 및 제2 믹서인 더블 발란스 믹서(33 및 34), 상기 더블 발란스 믹서(33 및 34)로부터 출력되는 주파수를 합하기 위한 덧셈기(35), 상기 덧셈기(35)로부터 출력되는 주파수를 증폭하는 증폭기(36) 및 필터(37)로 구성된 주파수 상향 조절부(3)로 구성된다.FIG. 2 is a block diagram of a high frequency direct digital frequency synthesizer according to the present invention. The digital frequency synthesizer 111 is a sine wave generator 1 and the digital frequency synthesizer 111 and the local oscillator 38 90 degrees phase shifters 31 and 32 which are first and second phase converters each having an output frequency as input, first and second mixers 31 and 32 which respectively receive the output frequencies of the 90 degree phase converters 31 and 32, An adder 35 for summing frequencies outputted from the double balanced mixers 33 and 34, an amplifier 36 for amplifying a frequency outputted from the adder 35, 37).
도4A는 상기 디지탈 주파수 합성기(111)의 상세한 블럭도로서, 주파수 조정 2진 데이터가 프리-스큐 래치(PRE-SKEW LATCH)(41)를 통해 주파수 레지스터(42)로 입력된다. 상기 주파수 레지스터(42)에서 출력된 2진 데이터 값은 계수형 발진기(NCO)를 모체로 한 위상 누산기인 위상 가산기(Phase Accmulator)(43)와 위상 레지스터(44)로 입력되어 클럭 주파수에 따라 가산된다. 위상 레지스터(44)의 출력 값이 궤환(Feedback)되어 원래의 값과 다시 가산되어 출력 신호의 위상 값을 계수하게 된다. 이에 따라 생성된 주소 비트(Address Bit)는 파이프라인 구조의 NCO형 위상 누산기인 잡음 정형기(45) 및 디-스큐 래치(DE-SKEW LATCH)(46)를 통해 사인 롬(Sine ROM)(47)으로 입력되어 정현파형(Sinusoidal Wavorform)을 나타내는 일련의 데이터 값으로 출력된다. 이 출력 값이 디지탈-아날로그 변환기인 D/A 컨버터(DAC)(48)를 통해 양지화된 계단 파형(Quantized Sinusoid)으로 된다. 상기 양자화된 계단 파형은 고주파 성분을 제거시키는 저역 통과 필터(Low Pass Filter)(49)를 통해 최종 주파수 출력단에서 정현파(Sine Wave)로 출력되게 된다.4A is a detailed block diagram of the digital frequency synthesizer 111 in which frequency-adjusted binary data is input to a frequency register 42 via a PRE-SKEW LATCH 41. [ The binary data value output from the frequency register 42 is input to a phase accumulator 43 and a phase register 44 which are phase accumulators having a coarse crystal oscillator (NCO) as a matrix, do. The output value of the phase register 44 is feedbacked and added back to the original value to count the phase value of the output signal. The generated address bits are supplied to a sine ROM 47 through a noise shaping unit 45 and a DE-SKEW LATCH 46, which are NCO type phase accumulators of a pipeline structure. And output as a series of data values representing sinusoidal waveforms. This output value becomes a quantized sinusoidal waveform through a D / A converter (DAC) 48 which is a digital-analog converter. The quantized stepped waveform is outputted as a sinusoidal wave at a final frequency output terminal through a low pass filter 49 for eliminating a high frequency component.
도4B는 상기 도4A의 잡음 정형기(45)인 파이프라인 구조의 제1 및 제2 NCO형 위상 누산기(17 및 18)를 직렬로 접속한 구성도이다.FIG. 4B is a configuration diagram in which first and second NCO type phase accumulators 17 and 18 of a pipeline structure, which is the noise shaping device 45 of FIG. 4A, are connected in series.
도4C는 도4A 및 4B의 위상 가산기의 상세한 블럭도로서, 계수 발진기(NCO)형 위상 누산기를 파이프라인(Pipelined) 구조로 구성하였다.FIG. 4C is a detailed block diagram of the phase adder of FIGS. 4A and 4B, in which a phase-accumulator (NCO) type phase accumulator is constructed in a pipelined structure.
도4C에 도시된 바와 같이 계수 발진기(NCO)형 위상 누산기를 파이프라인(Pipelined) 구조로 구성하여 동작 속도를 크게 개선한 새로운 구조의 직접 디지탈 주파수 합성기를 병렬 구성으로 4단 혹은 그 이상을 연결, 그 출력들을 다중화(Multiplexing)방법으로 합하여 한 개의 직접 디지탈 합성기의 출력 주파수보다도 4배 혹은 그 이상의 합성 주파수를 얻을 수 있도록 구성하게 된다.4C, a direct digital frequency synthesizer of a new structure, in which a phase accumulator (NCO) -type phase accumulator is constructed in a pipelined structure to greatly improve the operation speed, is connected in a parallel configuration to four or more stages, And the outputs are combined by a multiplexing method to obtain a synthesized frequency four times or more higher than the output frequency of one direct digital synthesizer.
상기 위상 누산기의 출력을 가변 주파수대(㎒대)의 신호 파형으로 사용하며, 이 신호 파형을 ㎓ 대의 높은 주파수 대역으로 변환하기 위하여, 후단인 주파수 상향 조정부도2 ; (3)를 더블 발란스 믹서(Double Balanced Mixer)도2 ; (33) (34)를 사용하여 최종 구성을 완성한 구조이다.The output of the phase accumulator is used as a signal waveform of a variable frequency band (MHz band). In order to convert the signal waveform into a high frequency band of the GHz band, (3) to a double balanced mixer. (33) and (34).
도5A에서와 같이 도4A에 표시된 본 발명의 직접 디지탈 주파수 성형기 4쌍을 주파수 조정 워드 발생기도5A ; (52) 후단에 4단 연결하고, 각단의 사인 롬 출력들을 4 : 1 멀티플렉스(Mux)도5A ; (69)로 보내어 단일 출력으로 재 조합하도록 구성한다. 이중 제1단만 예를 들어 설명하면, 제1단에 입력된 2진 주파수 조정 데이터 값(4*FCW : 클럭 4를 기준으로한 4주기만큼 지연시켜 발생시킨 주파수 조정 워드[FCW])을 파이프라인 NCO형 위상 누산기도5A ; (53)에서 계수하고, 위상정보에 해당하는 출력 비트를 발생시켜, 이중 상위 일부 혹은 전부를 어드레스 비트로 사용하여 사인 롬도5A ; (65)에 입력한 후 저장된 데이터의 정현파 출력 정보를 발생시키는 디지탈 주파수 합성기에 있어서, 상기 위상 누산기도4A ; (44)와 사인 롬도5A ; (65)사이에 파이프라인 구조의 NCO형 위상 누산기 형태인 잡음 정형기도4A ; (45)를 삽입하여 사용하고, 상기 위상 누산기의 출력중 하위 비트 일부를 필터링(Filtering)시켜 줄인 후, 이 하위 비트가 필터링 된 출력을 상기 잡음 정형기도4A ; (45)로 통과시켜, 그 출력비트를 사인롬도4A ; (47)의 어드레스 비트로 사용케 함으로서 사인롬도4A ; (47)내부에서의 저장된 샘플링 데이타 양을 줄이고 샘플링 데이타의 출력 간격을 길게 하는 오버-샘플링(Over-sampling) 방법을 적용하는 통상의 디지탈 신호 발생기에서, 위상 잘림으로 인해 발생되는 출력 스펙트럼으로 나타나는 백색 잡음과 스프리어스 잡음을 최소화 함과 동시에 고속 처리가 가능하도록 구성한 것이다.As in FIG. 5A, four pairs of direct digital frequency shapers of the present invention, shown in FIG. 4A, are coupled to a frequency tuning word generator 5A; 4 stages are connected to the rear stage of the multiplexer 52, and the 4-in-1 multiplex outputs of the respective stages are connected to the multiplexer 5A; (69) and reassembled into a single output. For example, a binary frequency adjustment data value (4 * FCW: frequency adjustment word [FCW] generated by delaying by 4 cycles based on clock 4) input to the first stage is input to the pipeline NCO type phase accumulator 5A; (53), generates an output bit corresponding to the phase information, and uses the upper part or the whole of the output bit as an address bit to generate a sign ROM (5A; (65), and then generates sinusoidal output information of the stored data, wherein the phase accumulator (4A; (44) and the Sine Rom 5A; A noise shaper in the form of an NCO-type phase accumulator of a pipeline structure between the input / The low-order bits of the output of the phase accumulator are filtered and then the low-order bits of the output of the phase accumulator are filtered. (45), and the output bit is passed through the sign ROM as shown in Figures 4A; As the address bit of the address register 47, the sign ROM is also 4A; In a conventional digital signal generator employing an over-sampling method for reducing the amount of stored sampling data in the sampling circuit 47 and lengthening the output interval of the sampling data, Noise and spurious noise are minimized while high-speed processing is possible.
또한, 상기 도5A에서 주파수 조정 워드 발생기도5A ; (52)에서 클럭 4(클럭 1의 4배 주기에 해당)에 동기된 주파수 조정 워드 신호(FCWDO, FCWD2, FCWD3)와 4배의 주파수 조정 워드 신호(4*FCW)인 주파수 조정 워드를 각각 발생시켜 디지탈 주파수 합성기의 중간 단인 덧셈기도5A ; (57 내지 60)와 상기 가산기도5A ; (53 내지 60)와 위상 가산기도5A ; (53 내지 56)의 제어 입력으로 사용한다. 여기서, 주파수 조정 워드 신호(FCWDO, FCWD1, FCWD2, FCEWD3)와 4배의 주파수 조정 워드 신호(4*FCW)는 각각 0 클럭(클럭 4의 주기에 해당), 1클럭, 2클럭, 3클럭, 4클럭, 만큼 지연된 것을 의미한다. 따라서, 4단으로 병렬 연결한 새로운 디지탈 주파수 합성기들의 사인 롬(65 내지 68) 각각의 출력이 클럭 4를 기준으로한 1주기, 2주기, 3주기, 4주기 만큼 각각 지연되도록 구성할 수 있고, 이들을 다시 4 : 1 멀티플렉스(Mux)(69)에서 도6에 나타낸 클럭과 선택 신호들을 이용한 다중화 방법으로 결합, 출력 효율이 4배인 단일 출력으로 도7A(병렬 출력을 멀티플렉스(Multiplexing) 방법으로 합성하는 방법을 나타내는 파형도에 나타낸 바와같이 재결합 되도록 구성할 수 있어 고주파 출력이 가능한 구조가 된다.5A, the frequency adjustment word generator is shown in FIG. 5A; Frequency adjustment word signals (FCWDO, FCWD2, FCWD3) synchronized with clock 4 (corresponding to a cycle of four times of clock 1) and frequency adjustment words of four times frequency adjustment word signal (4 * FCW) An adder, which is an intermediate stage of the digital frequency synthesizer, (57 to 60) and the adder 5A (53 to 60) and a phase adder 5A; (53 to 56). Here, the frequency adjustment word signals FCWDO, FCWD1, FCWD2, and FCEWD3 and the quadruple frequency adjustment word signal 4 * FCW are 0 clock (corresponding to the period of the clock 4), 1 clock, 2 clocks, 3 clocks, 4 clocks, as long as it is delayed. Accordingly, the output of each of the sine ROMs 65 to 68 of the new digital frequency synthesizers connected in parallel in four stages can be delayed by one cycle, two cycles, three cycles, and four cycles based on the clock 4, These are combined again in the multiplexing method using the clocks shown in FIG. 6 and the selection signals in the 4: 1 multiplexer (Mux) 69, and a single output having an output efficiency four times as shown in FIG. 7A (a parallel output is multiplexed As shown in the waveform diagrams showing the method of synthesizing, it is possible to constitute a structure capable of high-frequency output.
도7B에서는 전술한 방법으로 회로를 구성하여 시뮬레이션한 결과로서 병렬 구조의 제1단인 사인 롬1도5A ; (65)과 4 : 1 멀티플렉스(Mux)도5A ; (69)를 거친 출력들을 보여주고 있으며, 상기한 멀티플렉스(Mux) 출력은 사인롬 1의 출력보다 주기가 4배 빨라짐을 나타내고 있다. 상기한 출력이 D/A 컨버터도2 ; (112)와 저역통과 필터도2 ; (12)를 거치게 되면 정현파로 전환되어 주파수 상향 조절부도2 ; (3)에 전달되며, 가변 주파수대의 가변 주파수 신호로 사용된다.In FIG. 7B, as a result of simulating a circuit constituted by the above-described method, the first stage of the parallel structure, that is, the sine ROM 1 shown in FIG. (65) and 4: 1 multiplex (Mux) 5A; (69), and the above multiplexed output indicates that the cycle is four times faster than the output of sine-rom 1. The output is the D / A converter 2; A low pass filter 112 and a low pass filter 2; (12), it is converted into a sinusoidal wave, and the frequency up-regulation unit is also switched to the sinusoidal wave 2; (3), and is used as a variable frequency signal in a variable frequency band.
주파수 상향 조절부도2 ; (3)에서는 ㎒대의 가변주파수 신호를 ㎓ 대로 상향 변환 시킬 수 있도록, 원하는 ㎓ 대 주파수의 국부 발진기도2 ; (38)의 출력과 더블 발란스 믹서(Double Balanced Mixer)도2 ; (33)과 (34)로 결합하여 상기한 두 주파수의 차에 해당하는 출력은 버리고, 두 주파수의 합에 해당하는 출력만 증폭기(36)를 통해 증폭하고, 필터(37)를 통해 최종 RF출력으로 사용한다.Frequency up-regulation branch 2; (3), a local oscillator having a desired frequency band of GHz is also provided so as to be able to up-convert the variable frequency signal of the MHz band to GHz; (38) and a double balanced mixer (2); The output corresponding to the difference between the two frequencies is discarded and only the output corresponding to the sum of the two frequencies is amplified through the amplifier 36 and the final RF output .
도7C에서는 상기한 과정을 거쳐 최종 출력단에서 얻어진 출력 스펙트럼을 나타내고 있다. 상기한 가변주파수 신호와 국부발진기의 출력들을 결합하는 과정에서 같은 위상의 출력도2 ; (3)에서 I-Channel에 해당들과 90°위상변환기(Phase shifter)도2 ; (31), (32)로 90°위상 변환된 출력도2 ; (3)에서 Q-Channel에 해당들을 더블 발란스 믹서(33 및 34)로 각각 결합하여 합하면 두 주파수의 합에 해당하는 출력만 최종 RF출력으로 사용할 수 있다. 상기한 방식으로 얻어진 출력신호는 알리아스 고조파(Aliased Harmonics) 발생으로 인한 신호의 왜곡과 감쇄 현상을 줄일 수 있다.FIG. 7C shows the output spectrum obtained at the final output stage through the above process. The output of the same phase in the process of combining the output of the variable frequency signal and the output of the local oscillator is 2; (3) to the I-channel and the 90 ° phase shifter (2). 2 < / RTI > to 2 < RTI ID = 0.0 > (31) < / RTI > (3), if the Q-channel is combined with the double balanced mixers (33 and 34), only the output corresponding to the sum of the two frequencies can be used as the final RF output. The output signal obtained in the above manner can reduce signal distortion and attenuation due to the occurrence of aliased harmonics.
이와같이 구성된 본 발명의 동작 및 개선효과를 설명하면 다음과 같다.The operation and improvement effects of the present invention will be described as follows.
먼저, 각각의 2진 데이타 값이 프리-스큐 래치(Pre-skew Latch)를 거쳐 주파수 조정 워드 발생기 도5A ; (52)로 입력된다. 상기 주파수 조정 워드 발생기 도5A ; (52)에서는 4클럭 지연된 4배의 주파수 조정 워드 신호(4*FCW)인 주파수 조정 워드가 발생하여 4단의 병렬 구조로 연결된 파이프라인 NCO형 위상 누산기도5A ; (53 내지 56)에 각각 전달된다. 상기 위상 누산기도5A ; (53)에서는 입력된 데이터가 클럭 주파수에 따라 위상 가산기(511) 및 위상 레지스터(512)에 의해 가산되며 가산된 출력 값이 궤환(Feedback)되어 원래의 값과 다시 가산되어 출력신호의 위상 값을 계수한 후 m개의 출력을 잡음 정형기(513)로 보낸다. 상기 잡음 정형기(513)에서는 필요로 하는 비트수 이외의 하위 비트가 잡음 정형기(513)의 입력으로 궤환(Feedback)되어 다시 계수되며, 잡음 정형기 내부의 가산기에서는 캐리비트(Carry Bit)를 발생시켜 사인 롬도5A ; (65)에 입력되는 잡음 정형기의 가산기 출력 값을 보정한다. 즉, 잡음 정형기 내의 가산기는 사인 롬에서 요구하는 갯수만큼의 상위 비트 출력 값을 사인 롬에 입력시키고, 나머지 하위비트 출력 값은 필터링 역할을 하는 잡음 정형기에 다시 입력시켜 출력 값을 궤환시킨다. 사인 롬(65)에서는 입력된 비트 수만큼 샘플링하여 결정된 일련의 파형정보 데이터 비트를 4 : 1 멀티플렉스(Mux)도5A ; (59)를 통해 D/A 컨버터로 출력시킨다. 상기한 기능 동작이 병렬로 구성된 위상 가산기(Phase Accumulators) (53), (54), (55) 및 (56)들 내부에서 동시에 발새하여, 위상 지연 값은 주파수 조정 워드에서 생성된 주파수 조정 워드 신호(FCWD0, FCWD1, FCWD2 및 FCWD3)들에 의해서 각각 제어된다. 상기 멀티플렉스(Mux)(69)에는 도5B와 같이 4단의 사인 롬 출력들이 한 클럭씩 지연되어 병렬로 도달하는데 이 출력들을 클럭 주기가 1/4로 줄어든(즉, 출력주파수가 4배 빠른)일련의 단일 파형 정보 데이터 비트로 재구성하여 출력시킨다. 이 출력 비트가 디지탈-아날로그 변환기도2 ; (112)와 저역 통과 여파기도2 ; (12)를 통과하면 원하는 가역 대역폭의 정현파 출력을 발생시키게 된다.First, each binary data value is passed through a pre-skew latch to generate a frequency adjustment word generator 5A; (52). The frequency tuning word generator 5A; A pipeline NCO type phase accumulator connected in a four-stage parallel structure by generating frequency adjustment words which are four times frequency-adjusted word signals (4 * FCW) delayed by four clocks in FIG. (53 to 56). The phase accumulator 5A; The input data is added by the phase adder 511 and the phase register 512 according to the clock frequency and the added output value is fed back to be added to the original value again to obtain the phase value of the output signal And sends the m outputs to the noise shaping unit 513. In the noise shaping unit 513, the lower bits other than the required number of bits are fed back to the input of the noise shaping unit 513 and are again counted. In the adder inside the noise shaping unit, a carry bit is generated, ROM 5A; The adder output value of the noise shaper input to the adder 65 is corrected. That is, the adder in the noise shaping unit inputs the upper bit output values of the number required by the sine ROM to the sine ROM, and the remaining lower bit output values are fed back to the noise shaping unit serving as the filtering unit to feed back the output value. In the sine ROM 65, a series of waveform information data bits determined by sampling by the number of input bits is input to a 4: 1 multiplexer 5A; And outputs it to the D / A converter through the input / The above-mentioned functional operation is simultaneously carried out in parallel in phase accumulators 53, 54, 55 and 56, and the phase delay value is set to the frequency adjustment word signal (FCWD0, FCWD1, FCWD2 and FCWD3), respectively. As shown in FIG. 5B, the four-stage sine ROM outputs arrive in parallel in the multiplexer (Mux) 69 delayed by one clock. These outputs are delayed by 1/4 (that is, the output frequency is four times faster ) ≪ / RTI > as a series of single waveform information data bits. If this output bit is a digital-to-analog converter; (112) and a low-pass filter 2; (12), a sinusoidal output of a desired reversible bandwidth is generated.
또한, 본 발명에서와 같이 도4B의 잡음 정형기를 게재하여 사용하게 되면, 위에 언급한 잡음 정형기에서는 전단인 파이프라인 구조의 NCO형 위상 누산기에서 발생한 그리치(Glitch)를 효과적으로 제거하여 잡음 전달을 차단시킴과 동시에, 사인 롬도4A ; (47)에 입력되는 비트수가 줄어들게 되고 이에 따라 사인 롬도4A ; (47) 내부에 저장된 샘플링 데이타 양이 감소하게 됨으로 사인 룩업 테이블의 롬(ROM) 크기가 감소하여 디바이스 칩(chip) 크기가 줄어들고 동작 속도는 빨라진다. 그리고, 사인 롬도4A ; (47)의 샘플링 데이타의 출력 간격이 길어지면서 진폭 양자화(Amplitude quantization)로 인한 위상 잘림을 보상함으로 출력 스펙트럼의 스퍼리어스 잡음이 감소하게 된다.4B is used as shown in FIG. 4B, the above-mentioned noise shaping machine effectively removes the glitch generated in the NCO-type phase accumulator of the front-end pipeline structure, At the same time, the sign ROM is also 4A; The number of bits to be input to the register 47 is reduced. The ROM size of the sine lookup table is reduced and the device chip size is reduced and the operation speed is increased because the amount of sampling data stored in the memory 47 is reduced. And, the sign ROM is also 4A; The spurious noise of the output spectrum is reduced by compensating the phase truncation due to the amplitude quantization as the output interval of the sampling data of the output spectrum 47 becomes longer.
도4A의 구성은 파이프라인 구조의 NCO형 위상 누산기 형태인 잡음 정형기를 1단만 삽입하여 구성한 것이나, 같은 형태의 잡음 정형기를 다단으로 구성하게 되면 보다 더 개선된 주파수 특성을 얻을 수 있으므로, 파이프라인 구조의 NCO형 위상 누산기 형태인 잡음 정형기를 1단 이상 다단을 사용한 경우도 본 발명의 고유 구조로 한다.4A is constructed by inserting only one stage of a noise shaping device, which is a NCO type phase accumulator of a pipeline structure. However, if a noise shaping device of the same type is configured in multiple stages, more improved frequency characteristics can be obtained, The NCO-type phase accumulator of the noise shaping unit is used in a multi-stage of more than one stage.
상술한 바와 같이 본 발명에 의하면 높은 처리 속도를 갖는 4단 병렬 구조의 새로운 직접 디지탈 주파수 합성기로 본 발명의 전단 부를 구성하고, 각 단의 누산 속도를 더욱 더 높이기 위해 파이프라인 구조의 위상 누산기를 사용함으로써, 동작 속도면에서는 기존의 직접 디지탈 주파수 합성기 보다 4배 이상 높은 합성 주파수를 얻을 수 있고, 주파수 변환속도가 수 μsec 이내로 빠르며, ㎓급 주파수 합성기로 사용할 수 있는 효과를 얻을 수 있다.As described above, according to the present invention, a new direct digital frequency synthesizer having a four-stage parallel structure with high processing speed constitutes the front end of the present invention, and a pipelined phase accumulator is used to further increase the accumulation speed of each stage Thus, in terms of operation speed, a synthesis frequency that is four times higher than that of the conventional direct digital frequency synthesizer can be obtained, the frequency conversion speed is as short as several microseconds, and the effect that the frequency synthesizer can be used as a frequency classifier can be obtained.
따라서, 주파수배율기를 사용하지 않고 디지탈 주파수 합성기의 출력을 직접 가변대역폭의 신호출력으로 사용할 수 있다.Therefore, the output of the digital frequency synthesizer can be directly used as the signal output of the variable bandwidth without using the frequency multiplier.
본 발명의 구성을 이용하여 저 전력형 CMOS 기술로 직접회로(IC ; Integrated Circuit)화 할 경우 전력 소모면에서 뿐만 아니라 칩 면적에서도 기존의 CMOS 디지탈 디바이스(Device)의 칩(Chip) 크기를 줄일 수 있어 소형화와 저 전력화가 가능하다.When making the integrated circuit (IC) with a low power CMOS technology using the configuration of the present invention, it is possible to reduce the chip size of a conventional CMOS digital device in terms of power consumption as well as the chip area This makes it possible to achieve miniaturization and low power consumption.
활용면에서도 본 구성의 직접 디지탈 주파수 합성기는 나노(nano)초 오더의 빠른 스윗칭 스피드(Switching Speed)와 고 해상도 주파수 특성을 갖게됨으로 단독으로 시스템의 RF 디지탈 주파수 합성기에 활용할 수 있으며, 통상의 직접 디지탈 주파수 합성기의 장점과 저 잡음과 고 안정성 광대역 주파수 특성을 갖는 위상 동기 루프(Phase-locked Loop) 주파수 합성기의 장점을 함께 이용한 혼합형 주파수 합성기(Hybrid PLL/DDS Frequency Synthesizer)에도 활용할 수 있기 때문에 현대의 이동통신 기기의 주파수 합성 장치나 고성능 신호 발생 장치에 적합한 주파수 합성기로 사용이 가능한다.In terms of utilization, the direct digital frequency synthesizer of this configuration can be used for the RF digital frequency synthesizer of the system because it has the fast switching speed and high resolution frequency characteristic of the nano second order, Since it can be used in a hybrid PLL / DDS frequency synthesizer that combines the advantages of a digital frequency synthesizer and a phase-locked loop frequency synthesizer with low noise and high stability and broadband frequency characteristics, It can be used as a frequency synthesizer suitable for a mobile communication device or a high-performance signal generator.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960035938A KR100218667B1 (en) | 1996-08-28 | 1996-08-28 | Rf digital frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960035938A KR100218667B1 (en) | 1996-08-28 | 1996-08-28 | Rf digital frequency synthesizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980016379A true KR19980016379A (en) | 1998-05-25 |
| KR100218667B1 KR100218667B1 (en) | 1999-09-01 |
Family
ID=19471073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960035938A KR100218667B1 (en) | 1996-08-28 | 1996-08-28 | Rf digital frequency synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100218667B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100871209B1 (en) * | 2006-09-07 | 2008-12-01 | 삼성전자주식회사 | Frequency converter |
-
1996
- 1996-08-28 KR KR1019960035938A patent/KR100218667B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100871209B1 (en) * | 2006-09-07 | 2008-12-01 | 삼성전자주식회사 | Frequency converter |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100218667B1 (en) | 1999-09-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080530 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |