KR0175535B1 - Direct Digital Frequency Synthesizer with Parallel Structure - Google Patents
Direct Digital Frequency Synthesizer with Parallel Structure Download PDFInfo
- Publication number
- KR0175535B1 KR0175535B1 KR1019960064130A KR19960064130A KR0175535B1 KR 0175535 B1 KR0175535 B1 KR 0175535B1 KR 1019960064130 A KR1019960064130 A KR 1019960064130A KR 19960064130 A KR19960064130 A KR 19960064130A KR 0175535 B1 KR0175535 B1 KR 0175535B1
- Authority
- KR
- South Korea
- Prior art keywords
- output
- frequency
- frequency synthesizer
- data
- phase
- Prior art date
Links
- 238000005070 sampling Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 14
- 230000003111 delayed effect Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000013139 quantization Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- LRSQWVZCUZSCNC-BJMVGYQFSA-N 1-amino-3-[(E)-(2-hydroxyphenyl)methylideneamino]thiourea Chemical compound NNC(=S)N\N=C\c1ccccc1O LRSQWVZCUZSCNC-BJMVGYQFSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000010008 shearing Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
- G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
본 발명은 통상의 저 전력 CMOS 소자로 제작된 직접 디지탈 주파수 합성기(Direct Digital Frequency Synthesizer) 디바이스의 단점인 낮은 출력 주파수를 개선하여 고속 동작의 높은 출력 주파수를 얻을 수 있도록 하므로써, 높은 주파수(50MHz이상)의 합성이 가능하고, 주파수 해상도 및 위상과 주파수의 안정도를 향상시킬 수 있으며, 주파수 합성기의 디바이스 칩(Chip) 크기를 줄여서, 오늘날 이동통신 기기의 주파수 합성장치에 적합한 병렬 구조의 직접 디지탈 주파수 합성기에 관해 개시된다.The present invention improves the low output frequency, which is a disadvantage of a direct digital frequency synthesizer device made of a conventional low power CMOS device, so that a high output frequency of high speed operation can be obtained. Can be synthesized, improve the frequency resolution and stability of phase and frequency, and reduce the size of the device chip of the frequency synthesizer. Is disclosed.
Description
본 발명은 통상의 저 전력 CMOS 소자로 제작된 직접 디지탈 주파수 합성기(Direct Digital Frequency Synthesizer) 디바이스의 단점인 낮은 출력 주파수를 개선하여 고속 동작의 높은 출력 주파수를 얻을 수 있도록 한 고성능의 신호 합성 장치에 관한 것이다.The present invention relates to a high performance signal synthesizing apparatus capable of obtaining a high output frequency of high speed operation by improving a low output frequency, which is a disadvantage of a direct digital frequency synthesizer device made of a conventional low power CMOS device. will be.
종래의 주파수 합성기의 문제점과 개선되어야 할 사항을 제1도를 참조하여 설명하면 다음과 같다.Problems and improvements to be made in the conventional frequency synthesizer will be described with reference to FIG. 1 as follows.
직접 디지탈 주파수 합성기(Direct Digital Frequency Synthesizer)는 주파수 입력 레지스터(1)에 주파수 조정 2진 데이터 워드값(Binary Data Word)을 입력하면 이 2진 데이터 워드값에 해당하는 주파수가 출력되는 디지탈 신호 발생 장치이다. 계수형 발진기(NCO)를 모체로 한 위상 누산기(Phase Accumulator)이 위상 가산기(2)에 2진 데이터 값이 입력되면 클럭 주파수에 따라 가산되며, 위상 누산기(2)의 출력 값이 궤환(Feedback)되어 원래의 값과 다시 가산되어 출력 신호의 위상 값을 위상 레지스터(3)에 저장하고, 이에 따라 생성된 주소 비트(Address Bit)를 사인 롬(Sine ROM)(4)에 입력시켜 정현파형(Sinusoidal Waveform)을 나타내는 일련의 데이터 값이 출력되며, 이 출력 값이 디지탈-아날로그 변환기(D/A Converter)(5)를 통과하면 양자화된 계단 파형(Quantized Sinusoid)을 얻게 된다. 최종 출력 단에서 정현파(Sine Wave)를 얻기 위해선 고주파 성분을 제거시키는 저 역 통과 필터(Low Pass Filter)(6)를 다시 거쳐야만 한다. 한편, 직접 디지탈 주파수 합성기에서 얻는 출력 주파수, Fo는, FO=K*FCLK/2N의 관계식에서 계산할 수 있으며, 최대 합성 주파수는 사용하는 클럭 주파수의 약 1/4에 불과하다. 상기 관계식 중 K는 주파수 조정 워드, N은 위상 누산기의 비트수, FCLK은 클럭 주파수를 각각 나타낸다. 따라서, 높은 합성 주파수 출력을 얻기 위해서는 동작 주파수인 클럭 주파수를 높이거나, 위상 가산속도와 출력 효율을 높일 수 있도록 회로 구성 방법을 달리하여야 한다.Direct Digital Frequency Synthesizer is a digital signal generator that outputs a frequency corresponding to the binary data word value when the frequency-adjusted binary data word is input to the frequency input register (1). to be. When a phase accumulator, which is based on a numerical oscillator (NCO), receives binary data values into the phase adder (2), it is added according to the clock frequency, and the output value of the phase accumulator (2) is fed back. And add back to the original value, and store the phase value of the output signal in the phase register (3), and input the generated address bit into the sine ROM (4) to obtain a sinusoidal waveform. A series of data values representing a waveform is output, and when the output value passes through a digital-to-analog converter 5, a quantized step waveform (Quantized Sinusoid) is obtained. To get a sine wave in the final output stage, it must pass through a low pass filter (6) that removes high frequency components. On the other hand, the output frequency, Fo, obtained directly from the digital frequency synthesizer can be calculated from a relation of F O = K * F CLK / 2N , and the maximum synthesized frequency is only about 1/4 of the clock frequency used. In the above relation, K denotes a frequency adjustment word, N denotes the number of bits of the phase accumulator, and F CLK denotes a clock frequency. Therefore, in order to obtain a high synthesized frequency output, the circuit configuration method must be changed to increase the clock frequency, which is an operating frequency, or to increase the phase addition speed and the output efficiency.
종래의 직접 디지탈 주파수 합성기에서의 위상 누산기의 출력 중 상위 비트만 사인 룩업 테이블의 어드레스 비트(Address Bit)로 사용하는데, 이러 인한 위상 잘림(Phase Truncation)과 한정된 사인 롬의 크기 즉, 한정된 샘플링(Sampling) 데이터로 인한 진폭 잘림(Amplitude Truncation) 잡음이 발생한다. 또한, 사인 롬(4)에서의 샘플링으로 인한 이산형 고조파 성분과 백색 잡음(White Noise)이 발생하여 혼변조 성분이 초래되었다. 이러한 현상을 제거하기 위하여 종래이 장치에서는 위상 누산기의 출력 전부를 사인 롬의 어드레스 비트로 사용하고, 사인 롬의 롬(ROM) 사이즈를 늘려서 위상 잘림을 감소시키는 진폭 양자화(Amplitude Quantization) 방법으로 출력 잡음을 개선했지만, 어드레스 비트 수의 2n에 비례하는 지수 함수적으로 증가하는 많은 양의 출력 저장(ROM) 데이터가 요구되었기 때문에 주파수 합성기의 칩(Chip) 크기가 커지는 단점이 있었다.In the conventional direct digital synthesizer, only the upper bit of the output of the phase accumulator is used as the address bit of the sine lookup table. This results in phase truncation and limited sine ROM size, that is, limited sampling. Amplitude Truncation noise is caused by the data. In addition, discrete harmonic components and white noise due to sampling in the sinusoidal 4 are generated, resulting in intermodulation components. In order to eliminate this phenomenon, in the conventional apparatus, all the outputs of the phase accumulator are used as address bits of a sine ROM, and the output noise is improved by an amplitude quantization method that reduces phase truncation by increasing the size of the sine ROM. However, the size of the chip of the frequency synthesizer was increased because a large amount of output storage (ROM) data required to increase exponentially in proportion to 2n of the number of address bits was required.
또한, 높은 안정도와 고 해상도의 정현파를 발생시키기 위해서 위상 누산기의 모든 출력 비트를 사인 롬업 테이블의 어드레스 비트로 사용할 경우에도 발생하는 진성(Intrinsic) 위상 잘림 및 진폭 양자화(Amplitude Quantization)로 인한 백색 잡음(White Noise)과 스프리어스 잡음(Spurious Noise)등을 제거하는 것이 불가능하며, 동작속도가 늦어지고, 주파수 합성기능이 떨어지는 문제점이 있었다. 또한, 클럭 주파수의 1/4에 불과한 합성 주파수를 얻을 수 있기 때문에 저 전력 CMOS 기술을 사용한 통상의 회로 구성인 경우에는 20MHz 이상의 높은 출력 주파수 합성기로서는 부적당하다.In addition, white noise due to intrinsic phase truncation and amplitude quantization occurs even when all output bits of the phase accumulator are used as address bits of a sine-up table in order to generate high stability and high resolution sine wave. It is impossible to remove the noise and spurious noise, the operation speed is slow, the frequency synthesis function is inferior. In addition, since a synthesized frequency of only 1/4 of a clock frequency can be obtained, it is not suitable for a high output frequency synthesizer of 20 MHz or more in a conventional circuit configuration using low power CMOS technology.
종래의 CMOS 소자기술로 제작된 직접 디지탈 주파수 합성기(DDS)의 합성된 주파수는 최대 동작 클럭 주파수의 1/4에 해당하는 낮은 출력 주파수 때문에 주파수 합성기(DDS) 단독으로는 50MHz 이상의 고주파 합성기로서는 부적당하였다.The synthesized frequency of the direct digital frequency synthesizer (DDS) fabricated by the conventional CMOS device technology was unsuitable for the high frequency synthesizer of 50 MHz or more due to the low output frequency corresponding to 1/4 of the maximum operating clock frequency. .
따라서, 본 발명은 종래 기술의 단점인 저 주파수 출력을 개선하기 위하여, 종래 구조의 직접 디지탈 주파수 합성기의 연결 방법을 달리하여 최종 출력이 디지탈 주파수 합성기(DDS) 한 개의 출력 주파수보다도 4배 혹은 그 이상의 합성된 출력 주파수를 얻을 수 있도록 구성하여, 종래의 저 전력 CMOS 소자기술로 제작할 경우, 저 전력화 및 단일 칩(Chip)화 할 수 있어, 현대의 이동통신 기기의 높은 주파수 합성 장치에 적합한 병렬 구조의 직접 디지탈 주파수 합성기를 제공하는데 그 목적이 있다.Therefore, in order to improve the low frequency output, which is a disadvantage of the prior art, the present invention uses a connection method of a direct digital frequency synthesizer having a conventional structure so that the final output is four times or more than the output frequency of one digital frequency synthesizer (DDS). In order to obtain the synthesized output frequency, the conventional low-power CMOS device technology can produce low power and single chip, and the parallel structure suitable for the high frequency synthesizer of modern mobile communication devices. The purpose is to provide a direct digital frequency synthesizer.
상술한 목적을 달성하기 위한 본 발명에 따른 병렬 구조의 직접 디지탈 주파수 합성기는 프리-스큐 래치를 통해 주파수 조정 2진 데이터를 입력으로하여 다수의 주파수 조정 워드 및 위상이 다른 다수의 주파수 조정 워드를 각각 출력하도록 하는 주파수 조정 워드 발생기와, 상기 주파수 조정 워드 발생기로부터 출력되는 위상이 다른 어느 한 주파수 조정 워드를 입력으로 하여 클럭 주파수에 따라 계수하여 데이터를 출력 하도록 하는 위상 누산기와, 상기 위상 누산기로 부터 출력되는 데이터와 상기 주파수 조정 워드 발생기로부터 출력되는 상기 다수의 주파수 조정 워드를 각각 입력으로 하는 다수의 덧셈기와, 상기 다수의 덧셈기 출력 데이터를 각각의 디-스큐 래치를 통해 입력으로하여 정현파형을 나타내기 위한 디지탈 데이터를 출력하도록 하느 다수의 사인 롬과, 상기 다수의 사인 롬으로부터 출력되는 다수의 디지탈 데이터를 각각 입력으로하여 아날로그 데이터로 출력 하도록 하는 멀티플렉스 회로로 구성된 것을 특징으로 한다.In order to achieve the above object, a parallel digital direct frequency synthesizer according to the present invention inputs frequency-adjusted binary data through a pre-skew latch, and outputs a plurality of frequency-adjusted words and a plurality of frequency-adjusted words having different phases, respectively. A frequency adjust word generator for outputting; a phase accumulator for counting according to a clock frequency by inputting any frequency adjusting word having a different phase output from the frequency adjusting word generator; and outputting from the phase accumulator A plurality of adders for inputting the data and the plurality of frequency adjusting words output from the frequency adjusting word generator, and the plurality of adder output data as inputs through respective de-skew latches to represent sinusoidal waveforms. To output digital data for A plurality of sine ROM, and a plurality of digital data output from a plurality of said sine ROM, each input is characterized in that consisting of a multiplex circuit which outputs to the analog data.
또한, 위상 동기 루프(PLL)형 주파수 합성기를 사용하여 원하는 높은 주파수인 케리어 신호를 얻고, 이 주파수 대역에서 넓은 가변 대역폭의 주파수를 얻기 위해 직접 디지탈 주파수 합성기의 출력을 상향변환시키도록 출력 대역폭만큼의 미세 조정이 가능한 또 다른 합성기의 출력을 궤환 회로에 주입되도록 구성하고, 국부 발진기와 직접 디지탈 주파수 합성기의 출력을 혼합, 필터시키고 난 후, 궤환 회로에 주입시켜, 위상 동기 루프형 주파수 합성기 출력의 케리어 신호와 다시 혼합되어 원하는 주파수 출력으로 상향변환시킬 수 있도록 구성된 것을 특징으로 한다.In addition, a phase-locked loop (PLL) type frequency synthesizer is used to obtain a carrier signal of the desired high frequency and to directly upconvert the output of the digital frequency synthesizer to obtain a wide variable bandwidth frequency in this frequency band. The output of another fine-tunable synthesizer is injected into the feedback circuit, and the output of the local oscillator and the digital frequency synthesizer are mixed and filtered, and then injected into the feedback circuit to inject the carrier of the phase locked loop type frequency synthesizer output. The signal is remixed with the signal and configured to be upconverted to the desired frequency output.
본 발명은 직접 디지탈 주파수 합성기(DDS; Direct Digital Synthesizer)를 모체로한 개선된 병렬 구조의 직접 디지탈 주파수 합성기(Improved Digital Frequency Synthesizer)구조로서, 동작 속도 면에서는 높은 처리 속도를 갖는 4단 병렬 구조의 사인 롬을 갖는 새로운 직접 디지탈 주파수 합성기를 구성하였고, 또한, 각 단의 누산 속도를 더욱 더 높이기 위해서, 파이프라인드(Pipelined) 구조의 NCO형 위상 누산기를 사용하여 클럭 속도와 관계없이 누산 속도를 크게 개선하여, 통상의 직접 디지탈 주파수 합성기보다도 4배 이상의 높은 합성 주파수를 얻을 수 있다.The present invention is an improved digital frequency synthesizer (Improved Digital Frequency Synthesizer) structure based on a direct digital frequency synthesizer (DDS), which has a high processing speed in terms of operating speed. A new direct digital frequency synthesizer with sine rom is constructed, and in order to further increase the accumulation speed of each stage, a pipelined NCO type phase accumulator is used to increase the accumulation speed regardless of the clock speed. It is possible to obtain a synthesis frequency four times higher than that of a conventional direct digital frequency synthesizer.
또한, 본 발명의 구성을 이용하여 저 전력형 CMOS 기술로 집적회로(IC; Integrated Circuit)화 할 경우 전력소모 면에서 뿐만이 아니라 칩 면적에서도 기존의 CMOS 디지탈 디바이스(Device)의 칩(Chip) 크기를 줄일 수 있어 소형화와 저 전력화가 가능하다.In addition, when the integrated circuit (IC) is formed by the low-power CMOS technology using the configuration of the present invention, not only power consumption but also chip size of the existing CMOS digital device (Chip) in the chip area It can be reduced in size and low in power.
또한, 활용 면에서도 본 구성의 직접 디지탈 주파수 합성기는 나노(nano) 초오더의 빠른 스윗칭 스피드(Switching Speed)와 고 해상도 주파수 특성을 가지므로 단독으로 시스템의 주파수 합성기에 활용할 수 있으며, 통상의 직접 디지탈 주파수 합성기의 장점과 저 잡음과 고 안정성 광대역 주파수 특성을 갖는 위상 동기 루프(Phase-locked Loop) 주파수 합성기의 장점을 함께 이용한 혼합형 주파수 합성기(Hybrid PLL/DDS Frequency Synthesizer)에도 활용할 수 있어서, 현대의 이동 통신 기기의 주파수 합성 장치나 고성능 신호 발생 장치에 적합한 주파수 합성기에 사용 될 수 있다.In addition, in terms of application, the direct digital frequency synthesizer of this configuration has a fast switching speed and high resolution frequency characteristics of nano-order, so it can be used alone in the system's frequency synthesizer. It can also be used in hybrid PLL / DDS Frequency Synthesizer, which combines the advantages of digital frequency synthesizer and the advantages of phase-locked loop frequency synthesizer with low noise and high stability broadband frequency characteristics. It can be used for frequency synthesizer of mobile communication equipment or frequency synthesizer suitable for high performance signal generator.
제1도는 종래의 직접 디지탈 주파수 합성기의 블럭도.1 is a block diagram of a conventional direct digital frequency synthesizer.
제2a도는 단일 직접 디지탈 주파수 합성기의 블럭도.Figure 2a is a block diagram of a single direct digital frequency synthesizer.
제2b도는 제2a도의 잡음 정형기를 다단으로 구성한 블럭도.FIG. 2b is a block diagram of the noise shaper of FIG.
제2c도는 제2a도 및 2b의 위상 가산기의 상세한 블럭도.FIG. 2C is a detailed block diagram of the phase adder of FIGS. 2A and 2B.
제3a도는 본 발명에 따른 병렬 구조의 직접 디지탈 주파수 합성기의 블럭도.Figure 3a is a block diagram of a direct digital frequency synthesizer of parallel structure according to the present invention.
제3b도는 제3a도의 4:1 멀티플렉스(Mux)의 상세한 블럭도.FIG. 3b is a detailed block diagram of the 4: 1 multiplex (mux) of FIG. 3a.
제4도는 4:1 멀티플렉스(Mux)로 인가되는 클럭과 선택 제어 신호의 파형도.4 is a waveform diagram of a clock and a selection control signal applied to a 4: 1 multiplex.
제5a도 및 5b도는 본 발명에 따른 디지탈 주파수 합성기의 출력 파형도.5A and 5B are output waveform diagrams of a digital frequency synthesizer according to the present invention.
제6도는 본 발명의 또 다른 실시예.6 is another embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 프리-스큐 래치 32 : 주파수 조정 워드 발생기31 pre-skew latch 32 frequency adjustable word generator
33 : 계수형 발진기 위상 누산기 37 내지 40 : 덧셈기33: counting oscillator phase accumulator 37 to 40: adder
41 내지 44 : 디-스큐 래치 45 내지 48 : 사인 롬41 to 44 de-skew latches 45 to 48 sine ROM
49 : 멀티플렉스(Mux)49: Multiplex
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제2a도는 단일 직접 디지탈 주파수 합성기의 블럭도로서, 주파수 조정 2진 데이터가 프리-스큐 래치(PRE-SKEW LATCH)(21)를 통해 주파수 레지스터(22)로 입력된다. 상기 주파수 레지스터(22)에서 출력된 2진 데이터 값은 계수형 발진기(NCO)를 모체로 한 위상 누산기인 위상 가산기(Phase Accmulator)(23)와 위상 레지스터(24)로 입력되어 클럭 주파수에 따라 가산된다. 위상 레지스터(24)의 출력 값이 궤환(Feedback)되어 원래의 값과 다시 가산되어 출력 신호의 위상 값을 계수하게 된다. 이에 따라 생성된 주소 비트(Address Bit)는 파이프라인 구조의 NCO형 위상 누산기인 잡음 정형기(25) 및 디-스큐 래치(DE-SKEW SATCH)(26)를 통해 사인 롬(Sine ROM)(27)으로 입력되어 정현파형(Sinusoidal Waverform)을 나타내는 일련의 데이터 값으로 출력된다. 이 출력 값이 디지탈-아날로그 변환기인 D/A 컨버터(DAC)(28)를 통해 양자화된 계단 파형(Quantized Sinusoid)으로 된다. 상기 양자화된 계단 파형은 고주파 성분을 제거시키는 저역 통과 필터(Low Pass Filter)(29)를 통해 최종 주파수 출력단에서 정현파(Sine Wave)로 출력되게 된다.FIG. 2A is a block diagram of a single direct digital frequency synthesizer in which frequency adjusted binary data is input to the frequency register 22 via a PRE-SKEW LATCH 21. The binary data value output from the frequency register 22 is inputted to a phase accelerator 23 and a phase register 24, which are phase accumulators based on a numerical oscillator NCO, and added according to a clock frequency. do. The output value of the phase register 24 is fed back and added back to the original value to count the phase value of the output signal. The address bits generated are sine ROMs 27 through the noise shaper 25 and the DE-SKEW SATCH 26, which are pipelined NCO type phase accumulators. It is inputted as and outputted as a series of data values representing sinusoidal waverform. This output value is quantized by a D / A converter (DAC) 28 which is a digital-to-analog converter. The quantized step waveform is output as a sine wave at a final frequency output terminal through a low pass filter 29 that removes high frequency components.
제2b도는 상기 제2도의 잡음 정형기(25)인 파이프라인 구조의 제1 및 제2 NCO형 위상 누산기(11 및 12)를 직렬로 접속한 구성도이다.FIG. 2B is a configuration diagram in which the first and second NCO type phase accumulators 11 and 12 of the pipeline structure, which are the noise shaper 25 of FIG. 2, are connected in series.
제2c도는 제2a도 및 제2b도의 위상 가산기의 상세한 블럭도로서, 계수 발진기(NCO)형 위상 누산기를 파이프라인(Pipelined) 구조로 구성하였다.FIG. 2C is a detailed block diagram of the phase adder of FIGS. 2A and 2B. The coefficient oscillator (NCO) type phase accumulator is constructed in a pipelined structure.
제2c도에 도시된 바와 같이 계수 발진기(NCO)형 위상 누산기를 파이프라인(Pipelined) 구조로 구성하여 동작 속도를 크게 개선한 새로운 구조의 직접 디지탈 주파수 합성기를 병렬 구성으로 사인 롬을 4단 혹은 그 이상을 연결, 그 출력을을 다중화(Multiplexing) 방법으로 합하여 한개의 직접 디지탈 주파수 합성기의 출력 주파수보다도 4배 혹은 그 이상의 합성 주파수를 얻을 수 있도록 구성하게 된다.As shown in FIG. 2C, a new direct digital frequency synthesizer, in which a coefficient oscillator (NCO) type phase accumulator is constructed in a pipelined structure, greatly improving operation speed, has four sine ROMs in parallel. By combining the above and combining the outputs by a multiplexing method, a composite frequency four times or more than the output frequency of one direct digital frequency synthesizer can be obtained.
제3a도는 본 발명에 따른 병렬 구조의 직접 디지탈 주파수 합성기의 블럭도 이다. 본 발명의 구성은 제3도와 같이 파이프라인드(Pipelined) 구조의 NCO형 위상 누산기 형태인 잡음 정형기를 1단만 삽입하여 구성한 것이다.Figure 3a is a block diagram of a direct digital frequency synthesizer of parallel structure according to the present invention. The configuration of the present invention is configured by inserting only one stage of a noise shaper in the form of an NCO type phase accumulator having a pipelined structure as shown in FIG.
또한, 제3a도에서 사인 롬을 병렬로 4단을 연결하여 구성하였으나, 통상의 직접 디지탈 주파수 합성기보다 2배의 출력 효율을 얻기 위하여 2단의 사인 롬을 병렬로 연결하여 상기한 방식으로 구성한 경우와 4개 이상 다단으로 구성하여 같은 효과를 얻을 수 있다.In addition, in the case of FIG. 3a, the four stages of the sine ROM are connected in parallel, but the two sine ROMs are connected in parallel in order to obtain twice the output efficiency than the conventional direct digital frequency synthesizer. The same effect can be obtained by configuring with more than 4 stages.
입력된 2진 주파수 조정 데이터 값(FCW)이 설정되면 프리-스큐 래치(Preskew Latch)(31)를 거쳐 주파수 조정 워드 발생기(32)에 전달되어 상기한 워드 발생기에서 4*FCW(클럭4를 기준으로 하여 2클럭 주기 만큼 지연된 주파수 조정 워드[FCW])을 발생 시키게 된다. 상기 발생된 워드 값을 파이프라인드(Pipelined) NCO형 위상 누산기(33)에서 계수하고, 위상 정보에 해당하는 출력 비트를 발생시키게 된다. 디지탈 주파수 합성기에서는 이중 일부 혹은 전부를 어드레스 비트로 사용하여 사인 롬에 입력한 후 저장된 데이터의 정현파 출력 정보를 발생시키게 된다. 파이프라인드(Pipelined) 구조의 NCO형 위상 누산기(33)와 사인 롬(45 내지 48)사이에 또 다른 형태의 파이프라인드(Pipelined) 구조의 NCO형 위상 누산기 형태인 잡음 정형기(제2b도)를 삽입하여 사용하고, 상기 위상 누산기(33)의 출력 중 하위 비트 일부를 필터링(Filtering)시켜 줄인 후, 이 하위 비트가 필터링 된 출력을 삽입된 잡음 정형기(36)로 통과시켜, 그 출력 비트를 각 사인 롬(45 내지 48)의 어드레스 비트로 사용하게 된다. 각 사인 롬(45 내지 48) 내부에서의 저장된 샘플링 데이터 양을 줄이고, 샘플링 데이터의 출력 간격을 길게 하는 오버 샘플링(Over-sampling) 방법을 적용하는 통상의 디지탈 신호 발생기에서 위상 잘림으로 인해 발생되어 출력 스펙트럼으로 나타나는 백색 잡음과 스프리어스 잡음을 최소화 함과 동시에 고속 처리가 가능하도록 구성한 것이다. 본 발명에서는 논-파이프라인드(Non-Pipelined) 구조의 위상 가산기를 사용한 경우 프리-스큐 래치와 디-스큐 래치 블럭이 필요 없지만, 파이프라인드(Pipelined) 구조의 위상 가산기를 사용한 경우 위상 누산기의 출력 값들이 병렬적으로 사인 롬에 동시에 도착 하도록 프리-스큐 래치(31)와 디-스큐 래치(41 내지 44) 블럭이 추가되어야 한다.When the input binary frequency adjustment data value (FCW) is set, it is passed to the frequency adjustment word generator 32 via a preskew latch (31) and is referred to as 4 * FCW (clock 4 reference) in the word generator. As a result, a frequency adjustment word [FCW] delayed by 2 clock cycles is generated. The generated word value is counted in a pipelined NCO type phase accumulator 33, and an output bit corresponding to phase information is generated. The digital frequency synthesizer uses some or all of these as address bits to generate sine wave output information of the stored data. A noise shaper in the form of another type of pipelined NCO type phase accumulator between the pipelined structure of the NCO type accumulator 33 and the sinusoids 45 to 48 (Fig. 2b) Insert and use, filter and reduce a part of the lower bits of the output of the phase accumulator 33, and then pass the filtered output through the inserted noise shaper 36 to pass the output bits. It is used as an address bit of each sign ROM 45 to 48. Generated due to phase truncation in a conventional digital signal generator employing an over-sampling method that reduces the amount of stored sampling data inside each sine ROM 45 to 48 and lengthens the output interval of sampling data. It is designed to allow high-speed processing while minimizing spectral white noise and spurious noise. In the present invention, a pre-skew latch and a de-skew latch block are not required when a non-pipelined phase adder is used, but a phase accumulator is used when a pipelined phase adder is used. Pre-skew latch 31 and de-skew latches 41 to 44 blocks must be added so that the output values arrive in sine ROM in parallel.
또한, 상기 주파수의 위상 조정 워드 발생기(32)에서 클럭 4(클럭 1의 4배 주기에 해당)에 동기된 0*FCW[0], FCW[주파수 조정 2진 입력 데이터 워드], 2*FCW[FCW를 1비트 지연시킨 주파수 조정 워드], 3*FCW[FCW+2*FCW]와 4*FCW[FCW를 2비트 지연시킨 주파수 조정 워드]인 주파수 조정 워드를 각각 발생시켜 디지탈 주파수 합성기의 중간 단인 덧셈기(37 내지 40)와 위상 가산기(34)의 제어 입력으로 사용한다. 여기에서, 0*FCW, FCW, 2*FCW, 3*FCW와 4*FCW은 주파수 조정 워드들로서 각각 0 입력 값, 주파수 조정 2진 입력 데이터 워드, FCW를 1비트 지연시킨 주파수 조정 워드, FCW와 2*FCW을 더한 데이터와 FCW를 2비트 지연시킨 주파수 조정 워드를 의미한다. 따라서, 4단으로 병렬 연결된 사인 롬(45 내지 48) 각각의 출력이 클럭 4를 기준으로 선택적으로 구성할 수 있고, 이들을 다시 4:1 멀티플렉스(Mux)(49)에서 제4도에 나타낸 클럭과 선택 신호들을 이용한 다중화 방법으로 결합, 출력 효율이 4배인 단일 출력으로, 제5a도에 나타낸 바와 같이 재결합되도록 구성 할 수 있어, 고주파 출력이 가능한 구조가 된다.Further, 0 * FCW [0], FCW [Frequency-binding binary input data word], 2 * FCW [synchronized to clock 4 (corresponding to four times the period of clock 1) in the phase-adjusting word generator 32 of the frequency. Frequency adjustment word of 1 bit delayed FCW, 3 * FCW [FCW + 2 * FCW] and 4 * FCW [frequency adjustment word 2 delayed FCW] It is used as a control input of the adders 37 to 40 and the phase adder 34. Here, 0 * FCW, FCW, 2 * FCW, 3 * FCW and 4 * FCW are frequency adjusting words, respectively, 0 input value, frequency adjusting binary input data word, frequency adjusting word with 1 bit delay of FCW, FCW and It means the data of 2 * FCW plus the frequency adjustment word which delayed FCW by 2 bits. Thus, the output of each of the four sequential sinusoids 45 to 48 connected in parallel can be selectively configured based on clock 4, which in turn is shown in FIG. 4 in 4: 1 multiplex (49). By multiplexing using multiple selection and selection signals, a single output with four times the output efficiency can be configured to be recombined as shown in FIG. 5A, resulting in a structure capable of high frequency output.
즉, 주파수 조정 워드(FCW)인 2진 데이터 값이 입력되면 프리-스큐 래치(31)를 거쳐 주파수 조정 워드 발생기(32)에 전달되고, FCW를 2비트 지연시킨 4*FCW인 주파수 조정 워드가 발생하여 파이프라인드(Pipelined) NCO형 위상 누산기(33)에 전달되어 상기 위상 누산기(33)에서는 입력된 데이터가 클럭 주파수에 따라 가산되며, 가산된 출력 값이 다시 돌아와(Feedback) 원래의 값과 다시 가산되어 출력 신호의 위상 값을 계수한 후 상위 m개의 출력을 잡음 정형기(36)로 보낸다. 상기한 잡음 정형기(36)에서는 필요로 하는 비트 수 이외의 하위 비트가 잡음 정형기(36)의 입력으로 궤환(Feedback)되어 다시 계수 되며, 잡음 정형기 내부의 위상 가산기(34)에서는 캐리 비트(Carry Bit)를 발생시켜 각 사인 롬(45 내지 48)에 입력되는 잡음 정형기의 가산기 출력 값을 보정한다. 즉, 잡음 정형기내의 가산기는 사인 롬에서 요구되는 갯수만큼의 상위 비트 출력 값을 사인 롬에 입력시키고, 나머지 하위 비트 출력 값은 필터링 역할을 하는 잡음 정형기에 다시 입력시켜 출력 값을 궤환시킨다. 사인 롬에서는 입력된 비트 수만큼 샘플링하여 결정된 일련의 파형 정보 데이터 비트를 4:1 멀티플렉스(49)에 출력 시킨다.That is, when a binary data value, which is the frequency adjustment word FCW, is input, it is transferred to the frequency adjustment word generator 32 via the pre-skew latch 31, and the frequency adjustment word of 4 * FCW having delayed the FCW by two bits is Is generated and delivered to the pipelined NCO type phase accumulator 33. In the phase accumulator 33, the input data is added according to the clock frequency, and the added output value is fed back to the original value. It is added again to count the phase value of the output signal and then sends the top m outputs to the noise shaper 36. In the noise shaper 36, the lower bits other than the required number of bits are fed back to the input of the noise shaper 36 and counted again. In the phase adder 34 inside the noise shaper, the carry bit is carried. ) Is corrected to the adder output value of the noise shaper input to each sinem (45 to 48). That is, the adder in the noise shaper inputs the number of higher bit output values required in the sine ROM into the sine ROM, and the remaining lower bit output values are inputted back into the noise shaper serving as a filtering function to feed back the output values. In the sine ROM, a series of waveform information data bits determined by sampling the number of input bits is output to the 4: 1 multiplex 49.
상기한 기능 동작이 한단만 구성된 위상 가산기(Phase Accumulators)에서 수행되지만, 이 출력이 위상 지연 값들인 주파수 조정 워드 발생기(32)에서 생성된 0*FCW, FCW, 2*FCW와 3*FCW 신호들과 각각 더한 값들이 병렬로 4단 연결된 사인 롬(45 내지 48)들의 어드레스로 사용된다. 따라서, 병렬로 4단 연결된 사인 롬(45 내지 48)의 출력들이 상기한 멀티플렉스(49)에 서로 다른 값으로 병렬로 전달 되는데 제3a도에서와 같이 이 출력들을 클럭 주기가 1/4로 줄어든 일련의 단일 파형 정보 데이터 비트로 재구성하여 한개의 완전한 양자화된 사인 파형 값으로 출력시킨다. 이 출력 비트가 디지탈-아날로그 변환기제1도, (5)와 저 역 통과 여파기제1도, (6)를 통과하여 정현파 출력을 발생시키게 된다.Although the above functional operation is performed in phase accumulators with only one stage, the 0 * FCW, FCW, 2 * FCW and 3 * FCW signals generated by the frequency adjust word generator 32 whose output is phase delay values. And the respective values are used as the addresses of the four sym- bols 45 to 48 connected in parallel. Therefore, the outputs of four stages of sinusoids 45 to 48 connected in parallel are delivered to the multiplex 49 in parallel with different values. These outputs are reduced to one-quarter clock period as shown in FIG. Reconstructs a series of single waveform information data bits and outputs one complete quantized sine wave value. This output bit passes through the digital-to-analog converters 1, 5 and the low pass filter 1, 6 to generate a sinusoidal output.
또한, 본 발명에서와 같이 잡음 정형기를 개재하여 사용하게 되면, 위에 언급한 잡음 정형기에서는 전단인 파이프라인드(Pipelined) 구조의 NCO형 위상 누산기에서 발생한 그리치(Glitch)를 효과적으로 제거하여 잡음 전달을 차단시킴과 동시에, 사인 롬에 입력되는 비트 수가 줄어들게 되고, 이에 따라 사인 롬 내부에 저장된 샘플링 데이터 양이 감소하게 되어 사인 룩업 테이블인 사인 롬 크기가 감소하여 디바이스 칩(Chip) 크기가 줄어들고, 동작 속도는 빨라진다. 그리고, 사인 롬의 샘플링 데이터의 출력 간격이 길어지면서 진폭 양자화(Amplitude Quantization)로 인한 위상 잘림을 보상함으로 출력 스펙트럼의 스피리어스 잡음이 감소하게 된다.In addition, when used through the noise shaper as in the present invention, the noise shaper mentioned above effectively removes the glitches generated in the NCO type phase accumulator of the pipelined structure, which is shearing, to reduce noise transmission. At the same time, the number of bits input to the sine rom is reduced, thereby reducing the amount of sampling data stored in the sine rom, thereby reducing the size of the sine rom, which is a sine lookup table, thereby reducing the device chip size and operating speed. Becomes faster. In addition, as the output interval of the sine-rom sampling data becomes longer, the spurious noise of the output spectrum is reduced by compensating for phase truncation due to amplitude quantization.
제3b도는 제3a도의 4:1 멀티플렉스(Mux)의 상세한 블럭도이다. 제1 내지 제4 레지스터(51 내지 54)는 각각의 사인 롬의 출력 데이터를 입력으로하여 클럭 신호(클럭 4)에 따라 데이터를 각각 출력하도록 한다. 제1 및 제2 멀티플렉스 회로(55 및 56)는 선택 신호(선택 4)에 따라 제1 및 제2 레지스터(51 및 52)의 출력 데이터와 상기 제3 및 제4 레지스터(53 및 54)의 출력 데이터를 각각 합성하여 출력하도록 한다. 제5 및 제6 레지스터(57 및 58)는 상기 제1 및 제2 멀티플렉스 회로(55 및 56)의 출력 데이터를 각각 입력으로 하며 클럭 신호(클럭 2)에 따라 데이터를 출력하도록 한다. 제3 멀티플렉스 회로(59)는 선택 신호(선택 2)에 따라 상기 제5 및 제6 레지스터(57 및 58)의 출력 데이터를 합성하여 출력하게 된다. 제7 레지스터(60)는 상기 제3 멀티플렉스 회로(59)의 출력 데이터를 입력으로 하며 클럭 신호(클럭 1)에 따라 데이터를 출력하게 된다.FIG. 3B is a detailed block diagram of the 4: 1 multiplex (Mux) of FIG. 3A. The first to fourth registers 51 to 54 input output data of each sine ROM to output data according to a clock signal (clock 4). The first and second multiplex circuits 55 and 56 are configured to output the output data of the first and second registers 51 and 52 and the third and fourth registers 53 and 54 according to the selection signal (selection 4). Combine the output data and output them. The fifth and sixth registers 57 and 58 input the output data of the first and second multiplex circuits 55 and 56, respectively, and output the data according to a clock signal (clock 2). The third multiplex circuit 59 synthesizes and outputs the output data of the fifth and sixth registers 57 and 58 according to the selection signal (selection 2). The seventh register 60 receives output data of the third multiplex circuit 59 and outputs data according to a clock signal (clock 1).
제5a도에는 본 발명에 따른 디지탈 주파수 합성기의 출력 파형도는 나타내었고, 제5b도에서는 전술한 방법으로 회로를 구성하여 시뮬레이션한 결과로서, 병렬 구조의 제1단인 사인 롬 1제3a도, (45)의 출력과 4:1 멀티플렉스제3a도, (49)를 거친 출력을 보여 주고 있으며, 상기한 멀티플렉스(Mux) 출력 결과의 주기가 4배 빨라짐을 나타내고 있다.FIG. 5A shows an output waveform diagram of the digital frequency synthesizer according to the present invention. FIG. 5B shows a simulation result of constructing a circuit by the above-described method. As shown in FIG. The output of 45) and the 4: 1 multiplex third 3a also show the output passing through (49), indicating that the period of the aforementioned multiplex output result is four times faster.
제6도는 본 발명의 또 다른 실시예이다. 도면 부호 70은 직렬 입력·병렬 출력 레지서터, 71은 D/A 컨버터, 72는 오피-앰프를 각각 나타내며, 61은 위상 검출기, 62는 저역 통과 필터, 63은 결합기, 64는 VCO, 65는 1/N 분주기 프리스케일러, 66 및 67은 믹서, 68은 직접 디지탈 주파수 합성기, 69는 국부 발진기를 각각 나타낸다.6 is another embodiment of the present invention. Reference numeral 70 denotes a serial input / parallel output register, 71 denotes a D / A converter, 72 denotes an op-amp, 61 denotes a phase detector, 62 denotes a low pass filter, 63 denotes a combiner, 64 denotes a VCO, and 65 denotes 1 / N divider prescaler, 66 and 67 are mixers, 68 are direct digital frequency synthesizers, and 69 are local oscillators, respectively.
위상 동기 루프(PLL)형 주파수 합성기를 사용하여 원하는 높은 주파수(약 800Hz 이상)인 케리어 신호를 얻고, 이 주파수 대역에서 넓은 가변 대역폭이 주파수를 얻기 위해 제3도의 직접 디지탈 주파수 합성기의 출력을 상향변환시키도록 출력 대역폭만큼이 미세조정이 가능한 또 다른 합성기의 출력을 궤환 회로에 주입되도록 구성하였다. 따라서, 제6도와 같이 국부 발진기(69)와 제3도의 직접 디지탈 주파수 합성기의 출력을 혼합, 필터시키고 난 후, 궤환 회로에 주입시켜, 상기한 위상 동기 루프(PLL)형 주파수 합성기 출력의 케이어 신호와 다시 혼합되어 원하는 주파수 출력으로 상향변환 시킬 수 있도록 구성된다.A phase-locked loop (PLL) -type frequency synthesizer is used to obtain a carrier signal at the desired high frequency (above 800 Hz), and upconverts the output of the direct digital frequency synthesizer of FIG. 3 to obtain a wider variable bandwidth in this frequency band. The output of another synthesizer that can be fine tuned by the output bandwidth is configured to be injected into the feedback circuit. Therefore, as shown in FIG. 6, the output of the local oscillator 69 and the direct digital frequency synthesizer of FIG. 3 are mixed and filtered, and then injected into a feedback circuit, so that the phase of the output of the phase-locked loop (PLL) type frequency synthesizer is described. It is configured to mix back with the signal and upconvert to the desired frequency output.
출력 주파수의 상향변환시 위상 동기 루프(PLL)형 주파수 합성기 출력 파형이 스프리어스 잡음을 제거하기 위해 제6도의 직접 디지탈 주파수 합성기 출력을 위상 동기 루프(PLL)형 주파수 합성기 궤환 루프에 직접 연결하여 사용하지 않고, 국부 발진기와 직접 디지탈 주파수 합성기 출력을 먼저 혼합, 필터한 후, 위상 동기 루프(PLL)형 주파수 합성기 궤환 루프에 주입하게 된다.When the output frequency is upconverted, the PLL-type frequency synthesizer output waveform does not use the direct digital frequency synthesizer output of FIG. 6 directly connected to the PLL-type frequency synthesizer feedback loop to eliminate spurious noise. Instead, the local oscillator and the direct digital frequency synthesizer output are first mixed and filtered and then injected into a phase locked loop (PLL) type frequency synthesizer feedback loop.
위상 동기 루프(PLL)형 주파수 합성기의 주파수 튜닝시 세팅 시간(Setting Time)을 단축하기 위해 제6도에서와 같이 디지털 프리튜닝(pre-tuning) 회로를 직렬 입력 병렬 출력 레지스터(70), DAC(Digatal to Analog Convertor)(71)와 오피맴프(72)를 병렬로 구성하여 결합기(63)를 통해 연결하게 된다.In order to reduce the setting time during frequency tuning of a phase locked loop (PLL) type frequency synthesizer, as shown in FIG. 6, a digital pre-tuning circuit is provided with a serial input parallel output register 70, a DAC ( Digatal to Analog Converter (71) and the opamp (72) are configured in parallel to connect through the combiner (63).
상술한 바와 같이 본 발명에 의하면 다음과 같은 효과를 얻을 수 있다.As described above, according to the present invention, the following effects can be obtained.
첫째, NCO형 위상 누산기를 파이프라인드(Pipelined) 구조로 구성하여 클럭 속도에 제한됨이 없이 가산할 수 있도록 하여 동작 속도를 크게 증가시킬 수 있다.First, the NCO-type phase accumulator can be added in a pipelined structure so that the NCO phase accumulator can be added without being limited to the clock speed, thereby greatly increasing the operation speed.
둘째, 본 발명에 따른 구성으로 이루어진 직접 디지탈 주파수 합성기의 위상 누산기와 사인 롬 사이에 잡음 정형기를 개제하여 사용함으로서, 사인 롬 어드레스 비트 수를 줄여 롬 크기를 줄이고 동작 속도를 증가시킬 수 있다.Secondly, by using a noise shaper between the phase accumulator and the sine ROM of the direct digital frequency synthesizer having the configuration according to the present invention, the number of sine ROM address bits can be reduced to reduce the ROM size and increase the operation speed.
셋째, 본 발명에 따른 구성으로 이루어진 직접 디지탈 주파수 합성기에 사인 룩업 테이블인 사인 롬을 병렬 구조로 4단 혹은 그 이상을 연결하고, 그 출력을 다중화 방법으로 합하여 디지탈 주파수 합성기(DDS) 한단의 출력 주파수보다도 4배 혹은 그 이상의 합성된 출력 주파수를 얻을 수 있도록 구성하였다. 상기 병렬 구조의 디지탈 주파수 합성기를 저 전력형 CMOS 기술로 집적회로(IC; Integrated Circuit)화 할 경우, 동작 속도 면에서는 기존의 CMOS 디지탈 주파수 합성기보다 4배 이상 빠르며, 디바이스(Device)의 칩(Chip) 크기를 줄일 수 있어 고속화 및 소형화가 가능하다. 한편, CMOS 기술로 제작된 소자들의 전력 소모는 동작 주파수에 비례하여 증가하기 때문에 디지탈 주파수 합성기에서 출력 단인 4:1 멀티플렉스(Mux) 부분을 제외한 소자 수가 많은 위상 누산기부와 사인 롬 블럭에서는 낮은 클럭 주파수에서 동작시킬 수 있음으로 고주파 동작에서 전력 소모를 줄일 수 있다.Third, the output frequency of one stage of the digital frequency synthesizer (DDS) is connected by connecting four or more stages in a parallel structure to a direct digital frequency synthesizer having a configuration according to the present invention in a sine lookup table in parallel. 4 times or more synthesized output frequency is obtained. When the digital frequency synthesizer of the parallel structure is integrated into a low power type CMOS technology, the operation speed is four times faster than the conventional CMOS digital frequency synthesizer in terms of operation speed, and the chip of the device ) It is possible to reduce the size and speed up and downsizing. On the other hand, since the power consumption of devices fabricated by CMOS technology increases in proportion to the operating frequency, low clocks are used in the phase accumulator section and the sine ROM block, which have a large number of devices except the 4: 1 multiplex part, which is an output stage in a digital frequency synthesizer. Operation at frequency can reduce power consumption in high frequency operation.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064130A KR0175535B1 (en) | 1996-12-11 | 1996-12-11 | Direct Digital Frequency Synthesizer with Parallel Structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064130A KR0175535B1 (en) | 1996-12-11 | 1996-12-11 | Direct Digital Frequency Synthesizer with Parallel Structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980045885A KR19980045885A (en) | 1998-09-15 |
| KR0175535B1 true KR0175535B1 (en) | 1999-04-01 |
Family
ID=19487110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960064130A KR0175535B1 (en) | 1996-12-11 | 1996-12-11 | Direct Digital Frequency Synthesizer with Parallel Structure |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0175535B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010083790A (en) * | 2001-06-26 | 2001-09-03 | 유흥균 | Design Technique of PLL Frequency Synthesizer with High Spectral Purity and Ultra-Fast Switching Speed |
| KR101240107B1 (en) * | 2011-05-17 | 2013-03-06 | 중앙대학교 산학협력단 | Digital frequency synthesizer capable of saving power and method of controlling the same |
-
1996
- 1996-12-11 KR KR1019960064130A patent/KR0175535B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980045885A (en) | 1998-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0988691B1 (en) | Frequency synthesis circuit tuned by digital words | |
| US6463112B1 (en) | Phase locked-loop using sub-sampling | |
| JP2526847B2 (en) | Digital wireless telephone | |
| US20120169387A1 (en) | Oscillator with external voltage control and interpolative divider in the output path | |
| JP2004054632A (en) | Multi-phase clock generating circuit | |
| Calbaza et al. | A direct digital period synthesis circuit | |
| US5499280A (en) | Clock signal generation | |
| JP4900753B2 (en) | Frequency synthesizer and low noise frequency synthesis method | |
| Yang et al. | A $\Delta {-}\Sigma $ PLL-Based Spread-Spectrum Clock Generator With a Ditherless Fractional Topology | |
| JPH0923158A (en) | Frequency synthesizer | |
| KR100795173B1 (en) | Frequency synthesizer | |
| KR0175535B1 (en) | Direct Digital Frequency Synthesizer with Parallel Structure | |
| US5673007A (en) | Frequency synthesizer having PLL receiving filtered output of DDS | |
| KR100707221B1 (en) | Broad Band Frequency Synthesizer | |
| KR0149126B1 (en) | Mixed type frequency synthesizer | |
| CN117318709A (en) | Dynamic phase adjustment for high-speed clock signals | |
| JP2003209539A (en) | System for generating multiple clocks | |
| EP0780976B1 (en) | Digital frequency divider phase shifter | |
| US20090243668A1 (en) | Frequency divider speed booster | |
| WO2005062736A2 (en) | Wideband dds synthesizer | |
| WO2014109974A2 (en) | Method and apparatus for synthesis of wideband low phase noise radio frequency signals | |
| US5838755A (en) | Frequency forming circuit with pulse swallower | |
| KR100218667B1 (en) | Rf digital frequency synthesizer | |
| KR0141285B1 (en) | Direct digital frequency synthesizer | |
| KR970005394B1 (en) | Hybrid frequency synthesizer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20071024 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |