KR19980015743A - 폴리사이드 게이트 형성방법 - Google Patents

Abstract

저 저항의 폴리사이드 게이트 패턴을 형성하는 방법이 개시된다. 본 발명은 폴리실리콘 박막이 형성된 반도체 기판 상에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴의 양측벽에 스페이서를 형성하는 단계와, 상기 감광막 패턴과 스페이서를 마스크로 이용하여 상기 폴리실리콘 박막을 소정 깊이로 이방성 식각하는 단계와, 상기 결과물 상에 실리사이드 금속을 증착하는 단계, 및 고온산화막 패턴을 이용하여 상기 실리사이드 금속과 폴리실리콘 박막을 패터닝하는 단계를 구비하여 피팅없이 단면적이 증가된 게이트 패턴을 형성한다.

Description

폴리사이드 게이트 형성방법

본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 폴리사이드 구조의 게이트 패턴을 형성하는 방법에 관한 것이다.

반도체 장치의 집적도가 증가함에 따라, 반도체기판 상에 형성되는 개개의 소자의 크기가 점점 축소됨으로써, 저 저항의 게이트 배선이 요구되고 있다.

이러한 실정에 부응하여, 저 저항의 게이트 배선물질로서, 실리사이드 금속과 폴리실리콘이 적층된 폴리사이드 구조의 게이트에 대한 연구가 최근 심화되고 있다.

종래 기술에 의한 폴리사이드 구조의 게이트 형성방법을 도 1a 및 도 1b의 공정 단면도를 참조하여 설명하면 다음과 같다.

도 1a를 참조하여, 반도체 기판(11) 상에 폴리실리콘(13)과 WSi 박막(15)을 차례로 증착한 후, 고온산화막 패턴(17)을 형성한다.

이어, 상기 고온산화막 패턴(17)을 마스크로 이용하여 WSi 박막(15)과 폴리실리콘층(13)을 차례로 식각하면, 도 2b에 도시한 바와 같이 WSi(15a)/poly-Si(13a)이 적층된 폴리사이드 게이트 패턴을 형성한다.

상술한 폴리사이드 구조의 게이트 형성시, 소자의 전체 판 저항(Sheet Resistance; RS)은 실리사이드 금속(15)의 판 저항에 의해 좌우된다. 이때, 저항은 단면적에 반비례하므로, 게이트 저항은 실리사이드 금속(15)의 단면적이 클수록 낮은 값을 갖게된다.

결국, 폴리사이드 구조의 게이트 패턴 형성 시, 소자의 특성 향상을 위해 가장 비중있게 고려되어야 할 사항은 실리사이드 금속(15)의 단면적을 크게하는 것이다. 이러한 관점에서, WSi/poly-Si 의 두께가 두꺼울수록 좋지만, 단차 문제를 야기할 수 있다.

또한, 폴리사이드 게이트에서 폴리실리콘의 판 저항이 실리사이드 금속의 판 저항보다 훨씬 크기 때문에 상기 폴리실리콘(13)의 두께를 낮게 할 수록 좋지만 하기와 같은 문제로 인해 폴리실리콘 박막(13)의 두께는 한계를 갖는다.

그 이유는, 실리사이드와 폴리실리콘의 식각 선택비가 나쁘기 때문에 제1B도의 게이트 패터닝 시 상기 폴리실리콘 패턴(13a)이 과 식각(over etch) 되어 피팅 현상(active pitting)을 야기할 수 있기 때문이다. 따라서, 버퍼용 폴리실리콘층(13)의 두께를 줄이는 데에도 역시 한계가 있다.

따라서, 본 발명은 상술한 기술적 배경에서 안출된 것으로서, 본 발명이 이루고자 하는 기술적 과제는 상술한 단차 문제나 피팅 현상을 일으킴 없이 실리사이드 금속의 단면적을 크게하여 저 저항의 폴리사이드 게이트를 형성하는 방법을 제공하는데 있다.

도 1a 및 도 1b은 종래 기술에 의한 폴리사이드 구조의 게이트 형성방법을 도시한 공정단면도.

도 2a 내지 도 2c는 본 발명에 의한 폴리사이드 구조의 게이트 형성방법을 순차적으로 도시한 공정단면도.

상술한 기술적 과제를 달성하기 위한 본 발명은 폴리사이드(polycide) 게이트를 형성하는 방법에 있어서, 폴리실리콘 박막이 형성된 반도체 기판 상에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴의 양측벽에 스페이서를 형성하는 단계와, 상기 감광막 패턴과 스페이서를 마스크로 이용하여 상기 폴리실리콘 박막을 소정 깊이로 이방성 식각하는 단계와, 상기 결과물 상에 실리사이드 금속을 증착하는 단계, 및 고온산화막 패턴을 이용하여 상기 실리사이드 금속과 폴리실리콘 박막을 패터닝하는 단계를 구비하여 피팅없이 단면적이 증가된 게이트 패턴을 형성하는 것을 특징으로 한다.

바람직하게, 상기 측벽 스페이서는 TEOS와 같은 저온산화막 물질로 이루어진 것을 특징으로 한다.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명한다.

도 2a 내지 도 2c는 본 발명에 의한 폴리사이드 구조의 게이트 형성방법을 순차적으로 설명하기 위한 공정 단면도이다.

도 2a는 게이트 패턴이 형성될 폴리실리콘 부위의 일부를 식각하기 위한 포토공정을 나타낸다.

구체적으로, 반도체 기판(21) 상에 폴리실리콘층(23)을 증착한다. 이어, 소정 패턴의 포토레지스트(24)를 형성한 후, 저온산화막 물질 예를들면, TEOS를 도포한 다음 에치-백 공정을 수행하여 상기 포토레지스트 패턴(24)의 양측벽에 스페이서(25)를 형성한다. 연이어, 상기 포토레지스트 패턴(24)과 스페이서(25)를 마스크로 이용하여 폴리실리콘층(23)을 시간 제어방법으로 필요한 두께로 식각한다.

도 2b는 게이트 패터닝을 위한 고온산화막(High Temperature Oxide) 패턴(29)을 형성하는 단계를 나타낸다.

구체적으로, 상기 포토레지스트 패턴(24)을 제거하기 위하여 에슁(ashing) 공정을 수행한 후, SBOE와 같은 에쳔트로 상기 스페이서(25)를 습식 식각하여 제거한다. 이어, 실리사이드 물질 예컨데, 텅스텐 실리사이드(27)를 증착한 후, 마스크용 고온산화막 패턴(29)을 형성한다.

도 2c를 참조하면, 상기 고온산화막 패턴(29)을 마스크로 사용한 사진식각 공정을 수행하여 증가된 단면적을 갖는 실리사이드 패턴(27a)과 폴리실리콘 패턴(23a)으로 이루어진 저 저항의 폴리사이드 게이트를 형성한다.

이와 같이, 본 발명은 폴리사이드 구조의 전체 두께를 증가시키지 않으면서 실리사이드 금속의 단면적을 증가시킬 수 있으며, 폴리실리콘 식각시의 피팅 현상을 방지할 수 있다.

본 발명은 이에 한정되지 않으며 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 다양한 변형이 가능함은 물론이다.

이상 설명한 바와 같이 본 발명에 의한 폴리사이드 게이트 형성방법에 의하면, 단차 문제를 야기시키는 실리사이드 두께 증가나 피팅 현상을 야기시키는 폴리실리콘층의 두께 감소없이 실리사이드 금속의 단면적을 크게 함으로써, 게이트 전극의 저항을 감소시키는 효과를 발휘한다.

Claims (2)

1. 폴리사이드(polycide) 게이트를 형성하는 방법에 있어서,

   폴리실리콘 박막이 형성된 반도체 기판 상에 감광막 패턴을 형성하는 단계;

   상기 감광막 패턴의 양측벽에 스페이서를 형성하는 단계;

   상기 감광막 패턴과 스페이서를 마스크로 이용하여 상기 폴리실리콘 박막을 소정 깊이로 이방성 식각하는 단계;

   상기 결과물 상에 실리사이드 금속을 증착하는 단계; 및

   고온산화막 패턴을 이용하여 상기 실리사이드 금속과 폴리실리콘 박막을 패터닝하는 단계를 구비하여 피팅없이 단면적이 증가된 게이트 패턴을 형성하는 방법.
2. 제 1 항에 있어서, 상기 측벽 스페이서는 TEOS와 같은 저온산화막 물질로 이루어진 것을 특징으로 하는 폴리사이드 게이트 형성방법.