KR19980014009A

KR19980014009A - Self reset circuit

Info

Publication number: KR19980014009A
Application number: KR1019960032768A
Authority: KR
Inventors: 정우영
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-08-06
Filing date: 1996-08-06
Publication date: 1998-05-15

Abstract

본 발명은 셀프 리세트(Self Reset) 회로에 관한 것으로서, 특히 클럭 동기식으로 시스템 리세트신호와 제어신호에 응답하여 출력신호의 선단이 결정된 신호를 출력하는 신호 발생부와, 클럭 동기식으로 상기 시스템 리세트신호와 제어신호에 응답하여 상기 신호 발생부에서 출력된 출력신호의 후단을 결정하는 리세트신호를 발생하고, 상기 리세트신호에 의해 셀프 리세트되는 셀프 리세트부로 구성된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a self reset circuit and, more particularly, to a self reset circuit which includes a signal generator for outputting a signal whose leading end is determined in response to a system reset signal and a control signal in a clock synchronous manner, And a self resetting unit for generating a reset signal for determining the subsequent stage of the output signal outputted from the signal generating unit in response to the set signal and the control signal, and self-resetting by the reset signal.

따라서, 본 발명에서는 셀프 리세트(Self Reset) 회로에 의해 출력신호의 선단을 결정하는 제어신호와 출력신호의 후단을 결정하는 리세트신호에 의해서 출력신호의 펄스 폭을 조정하기 쉽고, 또한 출력신호가 출력되고 난 후 스스로 리세트 동작이 수행되므로 전력 소비가 감소되는 효과가 있다.Therefore, in the present invention, it is easy to adjust the pulse width of the output signal by the control signal for determining the leading end of the output signal and the reset signal for determining the trailing end of the output signal by the self reset circuit, The power consumption is reduced because the reset operation is performed by itself.

Description

셀프 리세트(Self Reset) 회로.Self reset circuit.

본 발명은 셀프 리세트(Self Reset) 회로에 관한 것으로서, 특히 임의의 원하는 특정신호를 발생하고, 원하는 구간만큼 특정신호가 발생하고 난 후 외부에서 제어신호가 인가되지 않아도 스스로 리세트되어 초기 상태로 바뀌는 셀프 리세트(Self Reset) 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a self reset circuit and, more particularly, to a self reset circuit that generates a desired specific signal, resets itself after a specific signal is generated by a desired interval, (Self reset) circuit.

종래는 어떤 특정신호를 발생한 후, 그 특정신호에 의한 회로 동작이 수행되고 나면 다음 회로 동작 수행을 준비하기 위하여 시스템 리세트신호로 제어시키거나 또 다른 제어신호가 입력되어 그 특정신호를 초기화시킨다.Conventionally, after a specific signal is generated, a circuit operation by the specific signal is performed. Then, the system reset signal is controlled to prepare for the next circuit operation, or another control signal is input to initialize the specific signal.

그러므로, 버스 라인을 통한 전력 소모와 특정신호의 펄스 폭이 조정되지 못하는 문제점이 있었다.Therefore, power consumption through a bus line and a pulse width of a specific signal can not be adjusted.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 특정신호가 발생하고 나면 스스로 리세트 회로 동작을 수행하여 초기화되어 펄스 폭 제어가 가능한 셀프 리세트(Self Reset) 회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a self reset circuit capable of controlling a pulse width by performing a self reset circuit operation after a specific signal is generated in order to solve the problems of the related art as described above.

상기 목적을 달성하기 위하여 본 발명의 장치는 특히 클럭 동기식으로 시스템 리세트신호와 제어신호에 응답하여 출력신호의 선단이 결정된 출력신호를 출력하는 신호 발생부와, 클럭 동기식으로 상기 시스템 리세트신호와 제어신호에 응답하여 상기 신호 발생부에서 출력된 출력신호의 후단을 결정하는 리세트신호를 발생하고, 상기 리세트신호에 의해 셀프 리세트되는 셀프 리세트부로 구성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided an apparatus comprising a signal generator for outputting an output signal whose output signal is determined in response to a system reset signal and a control signal in a clock synchronous manner, And a self resetting unit which generates a reset signal for determining a subsequent stage of the output signal outputted from the signal generating unit in response to the control signal and is self-reset by the reset signal.

도 1 은 본 발명에 따른 셀프 리세트(Self Reset) 회로를 설명하기 위한 블럭도.1 is a block diagram for explaining a self reset circuit according to the present invention;

도 2 는 본 발명에 따른 셀프 리세트(Self Reset) 회로의 동작 설명을 위한 타이밍도.2 is a timing chart for explaining an operation of a self reset circuit according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Description of the Related Art [0002]

10: 신호 발생부. 22: 카운터.10: Signal generator. 22: Counter.

24: 리세트신호 발생부. 20: 신호 발생부.24: Reset signal generator. 20: Signal generator.

이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.BRIEF DESCRIPTION OF THE DRAWINGS FIG.

도 1 은 본 발명에 따른 셀프 리세트(Self Reset) 회로의 블럭도를 나타낸 일 실시예로서, 도 1 을 참조하여 셀프 리세트(Self Reset) 회로 동작을 설명하면 다음과 같다.FIG. 1 is a block diagram of a self reset circuit according to the present invention. Referring to FIG. 1, a self reset circuit operation will be described below.

클럭신호에 동기하고, 시스템 리세트신호와 제어신호에 응답하여 출력신호의 선단이 결정되고, 입력되는 리세트신호에 제어되어 출력신호의 후단이 결정되어 신호를 출력하는 신호 발생부(10)와, 상기 신호 발생부(10)를 통해 출력된 신호의 후단을 제어하기 위해 클럭신호에 동기되어 상기 시스템 리세트신호와 제어신호에 응답하여 상기 신호 발생부(10)를 제어시키는 리세트신호를 발생하는 셀프 리세트부(20)로 구성된다.A signal generator 10 for synchronizing with the clock signal, determining the leading end of the output signal in response to the system reset signal and the control signal, controlling the input reset signal to determine the output stage, A reset signal for controlling the signal generator 10 in response to the system reset signal and the control signal in synchronization with the clock signal to control the output of the signal generated by the signal generator 10 And a self resetting unit 20 for resetting the self resetting unit.

그리고, 상기 셀프 리세트부(20)는 상기 시스템 리세트신호와 제어신호와 엔드 카운터값(END-Value)을 입력받아 클럭신호가 입력될 때마다 값이 증가하여 다시 초기값으로 돌아가는 상태에 도달하였을 때 오버플로우신호(OVF)를 출력하고, 리세트신호를 입력받아 초기화되는 카운터(22)와, 상기 카운터(22)에서 출력된 신호(OVF)를 입력받아서 상기 리세트신호를 출력하여 상기 신호 발생부(10)로 전송하고, 리세트신호를 상기 카운터(22)로 피이드백시키는 리세트신호 발생부(14)로 구성된다.The self resetting unit 20 receives the system reset signal, the control signal, and the end counter value (END-Value), and whenever a clock signal is inputted, the self resetting unit 20 returns to its initial value (OVF) output from the counter 22 and outputs the reset signal to output the overflow signal OVF when the signal OVF is output, And a reset signal generating unit 14 for transmitting the reset signal to the generating unit 10 and for feeding back the reset signal to the counter 22.

그러므로 이와 같은 구성으로 된 본 발명에 따른 셀프 리세트(Self Reset) 회로의 동작은 다음과 같다.Therefore, the operation of the self reset circuit according to the present invention having such a configuration is as follows.

상기 신호 발생부(10)는 클럭신호에 동기하고, 시스템 리세트신호와 제어신호를 입력받아서 원하는 특정신호를 출력한다. 그리고, 상기 셀프 리세트부(20)의 카운터(22)로 엔드 카운터값(END-value)을 프로그램으로 가변할 수 있도록 한다.The signal generator 10 synchronizes with the clock signal and receives a system reset signal and a control signal to output a desired specific signal. The counter 22 of the self-resetting unit 20 can change the end counter value (END-value) by a program.

클럭신호에 동기하여 상기 시스템 리세트신호와 제어신호 및 엔드 카운터값(END-value)을 입력하면 결정된 카운터값만큼 클럭신호에 맞추어 값을 증가시켜 카운팅하고, 카운트값이 더이상 증가되지 않고 초기값으로 돌아가는 상태인 오버플로우신호(OVF)를 출력시켜 리세트신호의 펄스 폭을 결정한다.When the system reset signal, the control signal, and the end counter value (END-value) are input in synchronization with the clock signal, the counter value is incremented in accordance with the clock signal by the determined counter value and counted. And outputs the overflow signal OVF in a returning state to determine the pulse width of the reset signal.

상기 카운터(22)에서 출력된 오버플로우신호(OVF)를 클럭신호에 동기하여 리세트신호 발생부(24)로 입력받아서 출력신호의 펄스 폭을 제어할 수 있는 리세트신호를 출력한다.The overflow signal OVF output from the counter 22 is input to the reset signal generator 24 in synchronization with the clock signal to output a reset signal capable of controlling the pulse width of the output signal.

그 다음 상기 리세트신호 발생부(24)에서 출력된 리세트신호는 상기 카운터(22)로 피이드백되어 상기 카운터(22)를 초기화시키고, 상기 신호발생부(10)로 전송된다.The reset signal output from the reset signal generator 24 is then fed back to the counter 22 to initialize the counter 22 and is transmitted to the signal generator 10.

상기 리세트신호 발생부(24)로부터 전송된 리세트신호를 상기 신호발생부(10)에서 입력받아 출력신호의 후단이 제어되어 출력신호가 출력된 후 스스로 리세트되어 초기화된다.The reset signal transmitted from the reset signal generator 24 is input to the signal generator 10, and the output signal is reset after the output signal is output after the output signal is controlled.

도 2 는 본 발명에 따른 셀프 리세트(Self Reset) 회로의 동작을 설명하기 위한 타이밍도로서, 도 2 를 참조하면 다음과 같다.2 is a timing chart for explaining the operation of the self reset circuit according to the present invention. Referring to FIG.

클럭신호(a)의 하강에지에 동기하여 시스템 리세트신호(b)가 하이레벨에서 로우레벨로 바뀌므로 상기 신호 발생부(10)와 상기 카운터(22)를 초기화시킨다.The system reset signal b is changed from the high level to the low level in synchronization with the falling edge of the clock signal a so that the signal generator 10 and the counter 22 are initialized.

클럭신호(a)의 상승에지에 동기하여 제어신호(c)가 클럭 한 주기동안 하이레벨이 되므로 상기 신호 발생부(10)에서 출력되는 출력신호(f)의 선단은 상기 제어신호(c)에 의해 결정되어 하이레벨을 유지한다.The control signal c becomes a high level during a period in which the control signal c is synchronized with the rising edge of the clock signal a so that the leading end of the output signal f output from the signal generation unit 10 is shifted to the control signal c And maintains the high level.

그리고, 상기 카운터(22)로 입력되는 상기 시스템 리세트신호(b)는 로우레벨이고, 상기 제어신호(c)는 클럭 한 주기동안 하이레벨이므로 출력신호(f)의 주기를 카운팅하여 카운트값이 더이상 증가되지 않고 초기값으로 돌아가는 상태인 엔드 카운터값(END-value)에 도달하면 클럭신호(a)의 상승에지에 동기한 오버플로우신호(OVF, d)를 하이레벨로 출력한다.Since the system reset signal b input to the counter 22 is at a low level and the control signal c is at a high level during a clock period, the count of the output signal f is counted, (OVF, d) synchronized with the rising edge of the clock signal (a) is output to the high level when the end counter value (END-value) which is not increased any more and returns to the initial value is reached.

그 다음 상기 카운터(22)를 통해 출력된 오버플로우신호(OVF, d)가 하이레벨이므로 상기 리세트신호 발생부(24)에서 출력된 리세트신호(e)도 오버플로우신호(OVF, d)와 동일한 클럭주기로 하이레벨이 된다.Since the overflow signal OVF, d output through the counter 22 is at a high level, the reset signal e output from the reset signal generator 24 is also supplied to the overflow signal OVF, And becomes a high level at the same clock cycle as that of FIG.

그리고, 상기 신호 발생부(10)에서 출력되는 출력신호(f)의 후단은 상기 리세트신호 발생부(24)에서 출력된 리세트신호(e)의 하이레벨에 의해 제어되어 하이레벨에서 로우레벨로 바뀌므로 스스로 리세트되어 초기화된다.The subsequent stage of the output signal f output from the signal generator 10 is controlled by the high level of the reset signal e output from the reset signal generator 24, It is reset by itself and initialized.

결국, 셀프 리세트(Self Reset) 회로에서 출력되는 출력신호(f)는 클럭신호(a)에 동기하여 상기 제어신호(c)에 의해 로우레벨에서 하이레벨로 바뀌고, 상기 리세트신호(e)에 의해 제어되어 하이레벨에서 로우레벨로 바뀌어 출력된다.As a result, the output signal f outputted from the self reset circuit is changed from the low level to the high level by the control signal c in synchronization with the clock signal a, And is changed from a high level to a low level and outputted.

본 발명은 출력신호의 선단을 결정하는 제어신호와 임의의 특정신호의 후단을 결정하는 리세트신호에 의해서 상기 신호의 펄스 폭을 조정하기 쉽고, 또한 신호가 출력되고 난 후 스스로 리세트 동작이 수행되므로 전력 소비가 감소되는 효과가 있다.It is easy to adjust the pulse width of the signal by the control signal for determining the leading end of the output signal and the reset signal for determining the trailing end of any specific signal and also the reset operation is performed by itself after the signal is outputted The power consumption is reduced.

Claims

클럭 동기식으로 시스템 리세트신호와 제어신호에 응답하여 출력신호의 선단이 결정된 출력신호를 출력하는 신호 발생부와, 클럭 동기식으로 상기 시스템 리세트신호와 제어신호에 응답하여 상기 신호 발생부에서 출력된 출력신호의 후단을 결정하는 리세트신호를 발생하고, 상기 리세트신호에 의해 셀프 리세트되는 셀프 리세트부로 구비되는 것을 특징으로 하는 셀프 리세트 회로.A signal generator for generating an output signal in which the output signal is determined in response to a system reset signal and a control signal in a clock synchronous manner, and a clock generator for generating an output signal in synchronization with the system reset signal and the control signal, And a self resetting unit which generates a reset signal for determining a subsequent stage of the output signal and is self-reset by the reset signal.

제 1 항에 있어서, 상기 셀프 리세트부는 엔드 카운터값을 하드웨어적으로 고정하거나 프로그램을 사용하여 입력받아 카운팅되고, 리세트신호에 응답하여 초기화되는 카운터와, 클럭 동기식으로 카운터에서 출력된 오버플로우된 카운터값에 응답하여 출력되는 신호를 상기 카운터로 피이드백시켜 리세트되도록 하는 리세트신호 발생부로 구비되는 것을 특징으로 하는 셀프 리세트 회로.The self-resetting unit of claim 1, wherein the self resetting unit includes: a counter that is input and counted using a hardware fixed end counter value or a program, initialized in response to a reset signal, and a counter that is overflowed And a reset signal generator for resetting the signal output in response to the counter value to the counter.