KR102682610B1 - Decimation filter using partly serial structure and device having the same - Google Patents
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Abstract
본 발명은 부분 직렬 구조를 이용한 데시메이션 필터 및 그를 포함하는 장치에 관한 것이다. 상기 데시메이션 필터는 완전 병렬(fully paralled) 구조를 가지는 CIC(cascaded integrator-comb) 필터; 상기 CIC 필터와 직렬 연결되고, 부분 직렬 구조를 가지는 보상 필터; 및 상기 보상 필터와 직렬 연결되고, 부분 직렬 구조를 가지는 하프밴드 필터를 포함할 수 있다.The present invention relates to a decimation filter using a partial series structure and a device including the same. The decimation filter includes a CIC (cascaded integrator-comb) filter having a fully parallel structure; a compensation filter connected in series with the CIC filter and having a partial series structure; and a half-band filter connected in series with the compensation filter and having a partial series structure.
Description
본 발명은 부분 직렬 구조를 이용한 데시메이션 필터 및 그를 포함하는 장치에 관한 것이다.The present invention relates to a decimation filter using a partial series structure and a device including the same.
고해상도 아날로그 디지털 변환기(analog-to-digital convertor: ADC)는 오버 샘플링(oversampling) 및 노이즈 쉐이핑(noise shaping) 기반의 델타 시그마(Δ-Σ) ADC가 주로 이용되고 있다. 이러한 델타 시그마 ADC는, 일반적으로, 변조기 및 데시메이션(decimation) 회로를 포함한다.As a high-resolution analog-to-digital convertor (ADC), delta sigma (Δ-Σ) ADC based on oversampling and noise shaping is mainly used. These delta sigma ADCs typically include a modulator and decimation circuitry.
데시메이션 회로는 디지털 필터링을 거쳐 고주파 노이즈를 걸러 내고 데이터 속도를 사용 가능한 양으로 줄이기 위해 사용된다. 즉, 데시메이션 회로는 디지털 신호처리에서 변조기로부터 출력된 신호의 샘플링 비율(sampling rate)을 감소시키기 위해 사용된다. 다시 말해, 데시메이션 회로는 다운 샘플링 기법을 사용하여 샘플링 주파수(sampling frequency)를 낮추어 엘리어싱(aliasing) 왜곡을 완화시키는데 사용된다.Decimation circuitry is used to digitally filter out high-frequency noise and reduce the data rate to a usable amount. That is, a decimation circuit is used in digital signal processing to reduce the sampling rate of a signal output from a modulator. In other words, the decimation circuit is used to alleviate aliasing distortion by lowering the sampling frequency using a down-sampling technique.
고해상도 ADC는 고차의 적분기를 사용하거나, 오버샘플링율(oversampling ratio: OSR)이 높아야 한다. 하지만, 이러한 경우 디지털 필터의 크기가 커지기 때문에 면적이 크게 증가한다. 예를 들어, 델타 시그마 ADC는 비 신호대역의 양자화 노이즈를 제거하고, 데시메이션 회로의 입력 샘플링 주파수를 OSR만큼 낮추어 최종 나이퀘스트 주파수(Nyquist frequency)로 낮추기 위해 디지털 데시메이터를 포함해야 한다. 하지만, 디지털 데시메이터는 몇 단계의 선형 위상을 가지는 필터의 연속으로 구성된다. 이때, 연속으로 구성된 필터들은 메인 주파수에 비하여 높은 OSR 때문에 변이 주파수 대역이 매우 좁아 높은 차수가 요구된다. 이로 인해 상기 디지털 데시메이터는 면적과 파워 소모가 커지는 문제가 있다.A high-resolution ADC must use a high-order integrator or have a high oversampling ratio (OSR). However, in this case, the area increases significantly because the size of the digital filter increases. For example, a delta sigma ADC must include a digital decimator to remove quantization noise in the non-signal band and lower the input sampling frequency of the decimation circuit by the OSR to the final Nyquist frequency. However, a digital decimator consists of a series of filters with several levels of linear phase. At this time, filters configured in series have a very narrow transition frequency band due to a higher OSR compared to the main frequency, so a high order is required. Because of this, the digital decimator has a problem of increasing area and power consumption.
한편, 면적을 줄이기 위하여 무한 임펄스 응답(infinite impulse response: IIR) 필터를 사용할 수 있으나, IIR 필터의 경우 출력의 발진 문제가 발생할 가능성이 높기 때문에, 안정적인 선형 위상 특성을 구현하기 위하여 유한 임펄스 응답(finite impulse response: FIR) 필터가 주로 사용되고 있다. 상기 FIR 필터는 곱셈기와 덧셈기로 구성되는데 일반적으로 많이 사용하고 있는 다이렉트 폼(Direct form) 구조의 Normal FIR 필터는 차수가 높을수록 필터의 탭 수만큼 곱셈기와 덧셈기의 수가 늘어나기 때문에 고해상도 구현을 위해 큰 면적이 요구되는 문제가 있다.Meanwhile, an infinite impulse response (IIR) filter can be used to reduce the area. However, in the case of an IIR filter, there is a high possibility of output oscillation problems, so a finite impulse response (IIR) filter is used to implement stable linear phase characteristics. Impulse response (FIR) filters are mainly used. The FIR filter consists of a multiplier and an adder. The commonly used Normal FIR filter with a direct form structure requires a large filter for high-resolution implementation because the higher the order, the more the number of multipliers and adders increases by the number of taps of the filter. There is a problem that requires area.
본 발명의 목적은, 상술한 문제점을 해결하기 위한 것으로, 다수의 탭을 가지는 FIR 필터에 폴딩(folding) 구조를 이용한 부분 직렬 구조를 적용하여 면적을 줄일 수 있는 부분 직렬 구조를 이용한 데시메이션 필터 및 그를 포함하는 장치를 제공하는 것이다.The purpose of the present invention is to solve the above-mentioned problems, and a decimation filter using a partial series structure that can reduce the area by applying a partial series structure using a folding structure to an FIR filter having a plurality of tabs; and The aim is to provide a device including it.
이와 같은 목적을 달성하기 위한, 본 발명의 일 실시 예에 따른 부분 직렬 구조(partly serial structure)를 이용한 데시메이션 필터는 완전 병렬(fully paralled) 구조를 가지는 CIC(cascaded integrator-comb) 필터; 상기 CIC 필터와 직렬 연결되고, 부분 직렬 구조를 가지는 보상 필터; 및 상기 보상 필터와 직렬 연결되고, 부분 직렬 구조를 가지는 하프밴드 필터를 포함할 수 있다.To achieve this purpose, a decimation filter using a partially serial structure according to an embodiment of the present invention includes a CIC (cascaded integrator-comb) filter having a fully parallel structure; a compensation filter connected in series with the CIC filter and having a partial series structure; and a half-band filter connected in series with the compensation filter and having a partial series structure.
상기 부분 직렬 구조는 폴딩 팩터(folding factor)가 적용될 수 있다.A folding factor may be applied to the partial serial structure.
상기 보상 필터 및 상기 하프밴드 필터는 FIR 필터이며, 상기 보상 필터 및 상기 하프밴드 필터는 상기 폴딩 팩터와 동일한 수의 클럭, 전체 탭수를 상기 폴딩팩터로 나눈 수보다 큰 정수 개의 곱셈기, 및 상기 곱셈기보다 하나 많은 수의 덧셈기를 포함할 수 있다.The compensation filter and the half-band filter are FIR filters, and the compensation filter and the half-band filter include a number of clocks equal to the folding factor, an integer number of multipliers greater than the number of total taps divided by the folding factor, and a number greater than the multiplier. However, it can contain a large number of adders.
상기 보상 필터의 클럭 및 상기 하프밴드 필터의 클럭은 상기 CIC 필터의 클럭의 상승 엣지에 동기화되어 동작할 수 있다.The clock of the compensation filter and the clock of the half-band filter may operate in synchronization with the rising edge of the clock of the CIC filter.
본 발명의 일 실시 예에 따른 부분 직렬 구조 (partly serial structure)를 가지는 데시메이션 필터를 포함하는 장치는 입력되는 데이터를 오버샘플링하여 출력하는 변조기; 및 상기 변조기에 의해 오버샘플링된 데이터를 다운샘플링하는 데시메이션 필터를 포함하고, 상기 데시메이션 필터는 완전 병렬(fully paralled) 구조를 가지는 CIC(cascaded integrator-comb) 필터; 상기 CIC 필터와 직렬 연결되고, 부분 직렬 구조를 가지는 보상 필터; 및 상기 보상 필터와 직렬 연결되고, 부분 직렬 구조를 가지는 하프밴드 필터를 포함할 수 있다. A device including a decimation filter with a partially serial structure according to an embodiment of the present invention includes a modulator that oversamples input data and outputs it; and a decimation filter for downsampling data oversampled by the modulator, wherein the decimation filter includes a cascaded integrator-comb (CIC) filter having a fully parallel structure; a compensation filter connected in series with the CIC filter and having a partial series structure; and a half-band filter connected in series with the compensation filter and having a partial series structure.
본 발명의 일 실시 예는 필요한 소자의 수를 감소하여 데시메이션 필터의 실장 면적을 줄일 수 있다. 또한, 본 발명의 일 실시 예는 완전 직렬 구조에 비하여 클럭 속도를 빠르게 하지 않고 데이터 처리가 가능하여 시스템의 부하를 줄일 수 있다. 또한, 본 발명의 일 실시 예는 데시메이션 필터를 구현하기 위해 필요한 소자의 수가 감소하여 소모 전력이 감소될 수 있다.One embodiment of the present invention can reduce the mounting area of the decimation filter by reducing the number of required elements. Additionally, an embodiment of the present invention can process data without increasing the clock speed compared to a fully serial structure, thereby reducing the system load. Additionally, in one embodiment of the present invention, the number of elements required to implement a decimation filter is reduced, thereby reducing power consumption.
도 1은 본 발명의 일 실시 예에 따른 데시메이션 필터의 구성을 도시한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 부분 직렬 구조를 가지는 FIR 필터를 도시한 도면이다.
도 3a는 종래의 완전 병렬 구조를 가지는 FIR 필터의 데이터 처리를 위한 클럭 파형을 도시한 도면이다.
도 3b는 본 발명의 일 실시 예에 따른 부분 직렬 구조를 가지는 FIR 필터의 데이터 처리를 위한 클럭 파형을 도시한 도면이다.1 is a diagram illustrating the configuration of a decimation filter according to an embodiment of the present invention.
Figure 2 is a diagram illustrating an FIR filter having a partial series structure according to an embodiment of the present invention.
Figure 3a is a diagram showing a clock waveform for data processing of a conventional FIR filter with a fully parallel structure.
FIG. 3B is a diagram illustrating a clock waveform for data processing of an FIR filter with a partial series structure according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 이하에서 동일한 참조 부호는 동일 구성 요소를 지칭한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings. The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various different forms. The present embodiments only serve to ensure that the disclosure of the present invention is complete and that common knowledge in the technical field to which the present invention pertains is not limited. It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims. Hereinafter, like reference numerals refer to like components.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.Although first, second, etc. are used to describe various elements, elements and/or sections, it is understood that these elements, elements and/or sections are not limited by these terms. These terms are merely used to distinguish one element, component or section from other elements, elements or sections. Accordingly, it goes without saying that the first element, first element, or first section mentioned below may also be a second element, second element, or second section within the technical spirit of the present invention.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. The terminology used herein is for describing embodiments and is not intended to limit the invention. As used herein, singular forms also include plural forms, unless specifically stated otherwise in the context. As used in the specification, “comprises” and/or “made of” refers to a referenced component, step, operation and/or element of one or more other components, steps, operations and/or elements. Does not exclude presence or addition.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in this specification may be used with meanings that can be commonly understood by those skilled in the art to which the present invention pertains. Additionally, terms defined in commonly used dictionaries are not to be interpreted ideally or excessively unless clearly specifically defined.
상세한 설명에 앞서, 본 발명은 디지털 신호처리에서 신호의 엘리어싱(aliasing) 왜곡을 완화시키기 위한 데시메이션 필터 및 이를 포함하는 장치(예: 데시메이터)에 관한 것이다. 상세하게는, 본 발명은 완전 직렬 구조 및 완전 병렬 구조를 조합한 부분 직렬(partly serial)(또는 부분 병렬(partly parallel)) 구조를 이용하여, 필요한 소자(예: 곱셈기, 덧셈기)의 수를 감소하여 설계 면적과 파워 소모를 줄이며, 완전 직렬 구조와 비교하여 빠른 클럭 속도가 요구되지 않아 시스템의 부하를 줄일 수 있는 데시메이션 필터 및 이를 포함하는 장치에 관한 것이다.Prior to a detailed description, the present invention relates to a decimation filter and a device (eg, decimator) including the same for mitigating aliasing distortion of a signal in digital signal processing. In detail, the present invention reduces the number of required elements (e.g., multipliers, adders) by using a partially serial (or partially parallel) structure that combines a fully serial structure and a fully parallel structure. This relates to a decimation filter and a device including the same that can reduce the design area and power consumption and reduce the system load by not requiring a fast clock speed compared to a fully serial structure.
도 1은 본 발명의 일 실시 예에 따른 데시메이션 필터의 구성을 도시한 도면이고, 도 2는 본 발명의 일 실시 예에 따른 부분 직렬 구조를 가지는 FIR 필터를 도시한 도면이고, 도 3a는 종래의 완전 병렬 구조를 가지는 FIR 필터의 데이터 처리를 위한 클럭 파형을 도시한 도면이고, 도 3b는 본 발명의 일 실시 예에 따른 부분 직렬 구조를 가지는 FIR 필터의 데이터 처리를 위한 클럭 파형을 도시한 도면이다.FIG. 1 is a diagram showing the configuration of a decimation filter according to an embodiment of the present invention, FIG. 2 is a diagram showing an FIR filter having a partial series structure according to an embodiment of the present invention, and FIG. 3A is a conventional A diagram showing a clock waveform for data processing of an FIR filter having a fully parallel structure, and FIG. 3B is a diagram showing a clock waveform for data processing of an FIR filter having a partially serial structure according to an embodiment of the present invention. am.
도 1 내지 도 3b를 참조하면, 본 발명의 일 실시 예에 따른 데시메이션 필터(100)는 CIC(cascaded integrator-comb) 필터(110), 보상 필터(120), 및 2단의 하프밴드(half band) 필터(130)를 포함할 수 있다.Referring to FIGS. 1 to 3B, the decimation filter 100 according to an embodiment of the present invention includes a cascaded integrator-comb (CIC) filter 110, a compensation filter 120, and a two-stage half band. band) filter 130.
CIC 필터(110)는 적분기(미도시), 다운 샘플러(미도시), 및 미분기(미도시)로 구성된 일반적인 구조의 필터이다. CIC 필터(110)는 오버샘플링 기능을 가지는 변조기(modulator)(예: 고해상도 ADC)의 출력 신호의 샘플링 주파수(fs)를 데시메이션 인수(R)로 다운 샘플링(= fs/R)할 수 있다. 상기 CIC 필터(110)는, 예를 들어, 완전 병렬(fully parallel) 방식의 Direct form 구조를 가지는 FIR 필터일 수 있다. CIC 필터(110)는, 이에 한정되지는 않지만, 4 단(stage)으로 구성될 수 있다. 즉, CIC 필터(110)는 4개의 적분기와 4개의 미분기를 포함할 수 있다.The CIC filter 110 is a filter with a general structure consisting of an integrator (not shown), a down sampler (not shown), and a differentiator (not shown). The CIC filter 110 may down-sample (=fs/R) the sampling frequency (fs) of the output signal of a modulator (e.g., high-resolution ADC) with an oversampling function by a decimation factor (R). For example, the CIC filter 110 may be an FIR filter having a fully parallel direct form structure. The CIC filter 110 is not limited to this, but may be composed of four stages. That is, the CIC filter 110 may include four integrators and four differentiators.
보상 필터(120)는 CIC 필터(110)의 천이대역(Pass-band)이 좁은 주파수 응답 특성(예: 감쇠 특성)을 보상할 수 있다. 예를 들어, 보상 필터(120)는 CIC 필터(110)의 역 크기 응답을 갖는 FIR 필터일 수 있다. 보상 필터(120)는 CIC 필터(110)로부터 입력된 신호를 1/2로 다운 샘플링(= fs/2R)할 수 있다.The compensation filter 120 may compensate for frequency response characteristics (eg, attenuation characteristics) with a narrow transition band (Pass-band) of the CIC filter 110. For example, compensation filter 120 may be an FIR filter with an inverse magnitude response of CIC filter 110. The compensation filter 120 may down-sample the signal input from the CIC filter 110 by 1/2 (=fs/2R).
2단의 하프밴드(half band) 필터(130)는 보상 필터(120)로부터 출력되는 신호에 대한 선형 위상 특성을 보정할 수 있다. 2단의 하프밴드(half band) 필터(130)는 제1 하프밴드 필터(131) 및 제2 하프밴드 필터(133)를 포함할 수 있다. 제1 하프밴드 필터(131)는 보상 필터(120)로부터 입력되는 신호를 1/2로 다운 샘플링(= fs/4R)할 수 있다. 제2 하프밴드 필터(133)는 제1 하프밴드 필터(131)로부터 입력되는 신호를 1/2로 다운 샘플링(= fs/8R)할 수 있다.The two-stage half band filter 130 can correct the linear phase characteristics of the signal output from the compensation filter 120. The second stage half band filter 130 may include a first half band filter 131 and a second half band filter 133. The first half-band filter 131 can down-sample the signal input from the compensation filter 120 by 1/2 (=fs/4R). The second half-band filter 133 may down-sample the signal input from the first half-band filter 131 by 1/2 (=fs/8R).
일 실시 예에 따르면, 상기 보상 필터(120) 및/또는 2단의 하프밴드(half band) 필터(130)는, 도 2에 도시된 바와 같이, 다수의 가산기(201) 및 다수의 덧셈기(202)를 포함하며, 폴딩 팩터를 이용한 부분 직렬 구조를 가지는 FIR 필터일 수 있다. 예를 들어, 상기 부분 직렬 구조는, 폴딩 팩터에 기초하여, 전체 탭 수(N)를 몇 개의 직렬단(L) 및 병렬단(M)으로 나누어 데이터를 처리하고, 최종적으로 출력을 합산할 수 있다. 이때, 직렬단(L)은 각각 폴딩팩터(F) 만큼 직렬 처리를 수행한다. 여기서, 종래의 완전 병렬 구조 및 완전 직렬 구조와 본 발명의 부분 직렬 구조의 곱셈기, 덧셈기, 및 필요한 클럭수를 비교하면, 아래의 <표 1>과 같다.According to one embodiment, the compensation filter 120 and/or the two-stage half band filter 130 includes a plurality of adders 201 and a plurality of adders 202, as shown in FIG. 2. ) and may be an FIR filter with a partial serial structure using a folding factor. For example, the partial serial structure can process data by dividing the total number of tabs (N) into several serial stages (L) and parallel stages (M), based on the folding factor, and finally sum up the output. there is. At this time, each serial stage (L) performs serial processing equal to the folding factor (F). Here, the multipliers, adders, and required clock numbers of the conventional fully parallel structure and fully serial structure and the partially serial structure of the present invention are compared as shown in <Table 1> below.
한편, 하프 밴드 FIR 필터를 적용하면 유효한 필터의 계수가 절반으로 줄어들게 되어, 본 발명의 데시메이션 필터(100)는 결과적으로 곱셈기의 개수도 절반으로 줄어든다. 이와 같이, 본 발명은 완전 병렬 구조에 비하여, 곱셈기 및 덧셈기의 수를 줄일 수 있어 설계 면적 및 소모 전력을 감소할 수 있다.Meanwhile, when a half-band FIR filter is applied, the coefficients of the effective filter are reduced by half, and as a result, the number of multipliers in the decimation filter 100 of the present invention is reduced by half. In this way, compared to a fully parallel structure, the present invention can reduce the number of multipliers and adders, thereby reducing design area and power consumption.
상기 부분 직렬 구조는 폴딩 팩터 만큼의 클럭이 소요되기 때문에 폴딩 팩터를 조절하여 클럭의 부담을 줄일 수 있다. 상세하게는, 종래의 완전 병렬 구조의 경우, 도 3a에 도시된 바와 같이, CIC 필터를 제외하고, 보상필터(301)와 2단의 하프밴드 필터(302, 303)는 하나의 클록으로 데이터를 처리한다. 이때, 보상필터(301)와 2단의 하프밴드 필터(302, 303)는 하나의 클럭에 많은 곱셈기와 덧셈기가 한꺼번에(동시에) 동작하기 때문에 소모전력 측면에서 순간적인 피크(peak) 전력이 매우 높아 시스템에 영향을 미칠 수 있다.Since the partial serial structure requires a clock equal to the folding factor, the clock burden can be reduced by adjusting the folding factor. In detail, in the case of the conventional fully parallel structure, as shown in FIG. 3A, except for the CIC filter, the
한편, 본 발명에 따른 부분 직렬 구조의 데시메이션 필터(100)의 경우, 도 3b에 도시된 바와 같이, 보상필터(120)와 2단의 하프밴드 필터(130)는 다수의 클록(예: 폴딩 팩터에 대응)으로 1개의 데이터를 처리한다. 이때, 1개의 데이터를 처리하는데 가장 긴 시간이 필요한 필터는 CIC 필터(110)이고, 보상필터(120) 및 2단의 하프밴드 필터(130)는 CIC 필터(110)가 데이터 처리를 완료할 때까지만 데이터를 처리하면 되기 때문에, 보상필터(120) 및 2단의 하프밴드 필터(130)는, 완전 직렬 구조와 비교하여, 빠른 클럭을 사용할 필요가 없다. 따라서, 본 발명에 따른 데시메이션 필터(100)의 보상필터(120) 및 2단의 하프밴드 필터(130는 CIC 필터(110)의 클럭의 상승 에지에 맞추어 동작하는 만큼의 클럭을 사용하며 클럭 수는 폴딩 팩터와 같다. Meanwhile, in the case of the decimation filter 100 having a partial series structure according to the present invention, as shown in FIG. 3b, the compensation filter 120 and the two-stage half-band filter 130 operate on a plurality of clocks (e.g., folding Processes one piece of data (corresponding to a factor). At this time , the filter that requires the longest time to process one piece of data is the CIC filter 110, and the compensation filter 120 and the second-stage half-band filter 130 are used when the CIC filter 110 completes data processing. Since data only needs to be processed up to 100%, the compensation filter 120 and the second-stage half-band filter 130 do not need to use a fast clock compared to the fully serial structure. Therefore, the compensation filter 120 and the second-stage half-band filter 130 of the decimation filter 100 according to the present invention use a clock corresponding to the rising edge of the clock of the CIC filter 110, and the number of clocks is is equal to the folding factor.
본 발명의 데시메이션 필터(100)는 보상필터(120) 및 2 단의 하프밴드 필터(130)의 처리 속도 측면에서 보았을 때 일반적인 완전 직렬 구조의 클럭보다 속도가 늦지만 시스템 측면에서 보았을 때 잉여 시간을 사용하기 때문에 전체적인 처리 속도에는 영향을 미치지 않는다. 상세하게는, 종래의 완전 병렬 구조의 경우, 도 3a에 도시된 바와 같이, 보상필터(301) 및 2단의 하프밴드 필터(302, 303)의 각 병렬단은 데이터를 처리하기 위하여 각각 1개의 클럭을 필요로 한다. 따라서, 완전 병렬 구조는 다음 입력 데이터가 들어올 때까지 5117(= 5120 - 3)개의 잉여 클럭이 존재한다. 이에 반하여, 보상 필터(120) 및 2단의 하프밴드 필터(130)의 폴딩 팩터가 13인 것으로 가정하면, 본 발명의 부분 직렬 구조의 경우, 도 3b에 도시된 바와 같이, 보상필터(120) 및 2단의 하프밴드 필터(130)의 각 병렬단은 데이터를 처리하기 위하여 각각 13개의 클럭을 필요로 한다. 이때, 클럭 속도는 CIC 필터(110)의 클럭 속도의 2배이다. 따라서, 본 발명의 부분 직렬 구조는 두번째 FIR 필터를 기준으로 다음 입력 데이터가 들어올 때까지 5107(= 5120 - 13)개의 잉여 클럭이 존재한다. 즉, 본 발명과 같이 부분 직렬 구조를 이용하더라도 보상필터(120) 및/또는 2단의 하프밴드 필터(130)는 시스템의 전체 속도에 영향을 미치지 않는다.The decimation filter 100 of the present invention is slower than a typical fully serial clock in terms of processing speed of the compensation filter 120 and the two-stage half-band filter 130, but has surplus time from the system perspective. Because it uses , it does not affect the overall processing speed. In detail, in the case of the conventional fully parallel structure, as shown in FIG. 3A, each parallel stage of the
상술한 바와 같이, 본 발명에 따른 데시메이션 필터(100)는 비록 완전 병렬 구조에 비하여 클럭 개수가 늘어나지만, 완전 직렬 구조에 비하여 빠른 속도의 클럭이 필요하지 않고, 여러 개의 클럭을 사용하기 때문에 순간 피크(peak) 전력을 분산시켜 시스템에 부하를 줄일 수 있고, 전력을 안정화할 수 있다는 효과를 가진다. OSR이 큰 데시메이터에 적용될수록, 상술한 본 발명의 효과는 더 증대할 수 있다. As described above, although the decimation filter 100 according to the present invention increases the number of clocks compared to a fully parallel structure, it does not require a faster clock speed than a fully serial structure, and uses multiple clocks, so By dispersing peak power, it has the effect of reducing the load on the system and stabilizing power. The larger the OSR is applied to the decimator, the more the effect of the present invention can be increased.
한편, 이상에서는 본 발명의 일 실시 예에 따른 데시메이션 필터(100)가 2단의 하프밴드 필터(130)를 포함하는 것으로 설명하였지만, 데시메이션 필터(100)는 하나 또는 3개 이상의 다단 하프밴드 필터를 포함할 수 있다.Meanwhile, in the above, the decimation filter 100 according to an embodiment of the present invention has been described as including a two-stage half-band filter 130, but the decimation filter 100 includes one or three or more multi-stage half-band filters. Can contain filters.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.As described above, the present invention is described with reference to the illustrated embodiments, but these are merely illustrative examples, and those of ordinary skill in the art to which the present invention pertains can make various modifications without departing from the gist and scope of the present invention. It will be apparent that variations, modifications, and equivalent other embodiments are possible. Therefore, the true scope of technical protection of the present invention should be determined by the technical spirit of the attached claims.
100: 데시메이션 필터
110: CIC 필터 120: 보상 필터
130: 2단 하프밴드 필터 131: 제1 하프밴드 필터
132: 제2 하프밴드 필터100: Decimation filter
110: CIC filter 120: Compensation filter
130: Two-stage half-band filter 131: First half-band filter
132: second half-band filter
Claims (8)
완전 병렬(fully paralled) 구조를 가지는 CIC(cascaded integrator-comb) 필터;
상기 CIC 필터와 직렬 연결되고, 부분 직렬 구조를 가지는 보상 필터; 및
상기 보상 필터와 직렬 연결되고, 부분 직렬 구조를 가지는 하프밴드 필터를 포함하고,
상기 부분 직렬 구조는 폴딩 팩터(folding factor)가 적용되고,
상기 보상 필터 및 상기 하프밴드 필터는 FIR 필터이며,
상기 보상 필터 및 상기 하프밴드 필터는 상기 폴딩 팩터와 동일한 수의 클럭, 전체 탭수를 상기 폴딩팩터로 나눈 수보다 큰 정수 개의 곱셈기, 및 상기 곱셈기보다 하나 많은 수의 덧셈기를 포함하는 것을 특징으로 하는 데시메이션 필터.
In the decimation filter using a partially serial structure,
CIC (cascaded integrator-comb) filter with a fully parallel structure;
a compensation filter connected in series with the CIC filter and having a partial series structure; and
A half-band filter connected in series with the compensation filter and having a partial series structure,
A folding factor is applied to the partial serial structure,
The compensation filter and the half-band filter are FIR filters,
The compensation filter and the half-band filter include a number of clocks equal to the folding factor, an integer number of multipliers greater than the total number of taps divided by the folding factor, and a number of adders one more than the multipliers. mation filter.
상기 보상 필터의 클럭 및 상기 하프밴드 필터의 클럭은
상기 CIC 필터의 클럭의 상승 엣지에 동기화되어 동작하는 것을 특징으로 하는 데시메이션 필터.
According to claim 1,
The clock of the compensation filter and the clock of the half-band filter are
A decimation filter characterized in that it operates in synchronization with the rising edge of the clock of the CIC filter.
입력되는 데이터를 오버샘플링하여 출력하는 변조기; 및
상기 변조기에 의해 오버샘플링된 데이터를 다운샘플링하는 데시메이션 필터를 포함하고,
상기 데시메이션 필터는
완전 병렬(fully paralled) 구조를 가지는 CIC(cascaded integrator-comb) 필터;
상기 CIC 필터와 직렬 연결되고, 부분 직렬 구조를 가지는 보상 필터; 및
상기 보상 필터와 직렬 연결되고, 부분 직렬 구조를 가지는 하프밴드 필터를 포함하고,
상기 부분 직렬 구조는 폴딩 팩터(folding factor)가 적용되고,
상기 보상 필터 및 상기 하프밴드 필터는 FIR 필터이며,
상기 보상 필터 및 상기 하프밴드 필터는 상기 폴딩 팩터와 동일한 수의 클럭, 전체 탭수를 상기 폴딩팩터로 나눈 수보다 큰 정수 개의 곱셈기, 및 상기 곱셈기보다 하나 작은 수의 덧셈기를 포함하는 것을 특징으로 하는 장치.
In a device including a decimation filter having a partially serial structure,
A modulator that oversamples input data and outputs it; and
A decimation filter for downsampling data oversampled by the modulator,
The decimation filter is
CIC (cascaded integrator-comb) filter with a fully parallel structure;
a compensation filter connected in series with the CIC filter and having a partial series structure; and
A half-band filter connected in series with the compensation filter and having a partial series structure,
A folding factor is applied to the partial serial structure,
The compensation filter and the half-band filter are FIR filters,
The compensation filter and the half-band filter include a clock equal to the folding factor, an integer number of multipliers greater than the total number of taps divided by the folding factor, and an adder one less than the multiplier. .
상기 보상 필터의 클럭 및 상기 하프밴드 필터의 클럭은
상기 CIC 필터의 클럭의 상승 엣지에 동기화되어 동작하는 것을 특징으로 하는 장치.According to claim 5,
The clock of the compensation filter and the clock of the half-band filter are
A device characterized in that it operates in synchronization with the rising edge of the clock of the CIC filter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220105581A KR102682610B1 (en) | 2022-08-23 | 2022-08-23 | Decimation filter using partly serial structure and device having the same |
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|---|---|---|---|
| KR1020220105581A KR102682610B1 (en) | 2022-08-23 | 2022-08-23 | Decimation filter using partly serial structure and device having the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20240027406A KR20240027406A (en) | 2024-03-04 |
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| KR (1) | KR102682610B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299139B1 (en) * | 1997-12-31 | 2001-11-14 | 윤종용 | Decimation filter and method for the same |
| US20060087466A1 (en) * | 2004-09-10 | 2006-04-27 | Domingo Pablo V | Digital signal processor optimized for interpolation and decimation |
-
2022
- 2022-08-23 KR KR1020220105581A patent/KR102682610B1/en active IP Right Grant
Patent Citations (2)
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| KR100299139B1 (en) * | 1997-12-31 | 2001-11-14 | 윤종용 | Decimation filter and method for the same |
| US20060087466A1 (en) * | 2004-09-10 | 2006-04-27 | Domingo Pablo V | Digital signal processor optimized for interpolation and decimation |
Non-Patent Citations (2)
| Title |
|---|
| D.Babic 외 2명, ‘Decimation by Irrational Factor Using CIC Filter and Linear Interpolation’, ICASSP 2001, 2001년 5월. 1부.* |
| P.Bougas 외 3명, ‘Pipelined Array-Based FIR Filter Folding’, IEEE Transactions on Circuit and Systems, vol.52, No.1, 2005년 1월. 1부.* |
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| Publication number | Publication date |
|---|---|
| KR20240027406A (en) | 2024-03-04 |
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