KR102678655B1

KR102678655B1 - 메모리 인터페이스, 이를 포함하는 데이터 저장 장치 및 그 동작 방법

Info

Publication number: KR102678655B1
Application number: KR1020190081290A
Authority: KR
Inventors: 윤호중
Original assignee: 에스케이하이닉스 주식회사
Filing date: 2019-07-05
Publication date: 2024-06-27

Abstract

본 발명의 실시 예에 따른 메모리 인터페이스는 복수의 다이들과 신호를 송신 및 수신하도록 구성된 송수신 모듈; 및 상기 복수의 다이들 각각으로 송신 및 수신되는 신호들을 모니터링하여 신호 구간 별 비율을 연산하고, 연산된 신호 구간 별 비율을 이용하여 상기 복수의 다이들 중 상대적으로 동작 시간이 느린 제1 다이와 상대적으로 동작 시간이 빠른 제2 다이를 선택하고, 상기 제1 다이와 상기 제2 다이에 대한 데이터 전송 속도 비율을 조절하기 위한 정보를 상기 송수신 모듈로 제공하는 입출력 속도 제어기를 포함한다.

Description

메모리 인터페이스, 이를 포함하는 데이터 저장 장치 및 그 동작 방법{Memory interface, data storage device including the same and operating method thereof}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 인터페이스, 이를 포함하는 데이터 저장 장치 및 그 동작 방법에 관한 것이다.

최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.

메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.

본 발명의 실시 예는 동작 시간이 서로 다른 다이들 간의 성능의 균형을 맞출 수 있는 메모리 인터페이스, 이를 포함하는 데이터 저장 장치 및 그 동작 방법을 제공한다.

또한, 본 발명의 실시 예는 전력 부족에 따른 성능 저하를 방지할 수 있는 메모리 인터페이스, 이를 포함하는 데이터 저장 장치 및 그 동작 방법을 제공한다.

본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 메모리 칩들을 포함하는 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치의 동작을 제어하는 컨트롤러를 포함하고, 상기 컨트롤러는, 상기 복수의 메모리 칩들 각각으로 송신 및 수신되는 신호들을 모니터링하여 신호 구간 별 비율을 연산하고, 연산된 신호 구간 별 비율을 이용하여 상기 복수의 메모리 칩들 중 동작 시간이 가장 느린 제1 메모리 칩과 동작 시간이 가장 빠른 제2 메모리 칩을 선택하고, 상기 제1 메모리 칩과 상기 제2 메모리 칩에 대한 데이터 전송 속도 비율을 조절한다.

본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 복수의 메모리 칩들 각각으로 송신 및 수신되는 신호들을 모니터링하여 신호 구간 별 비율을 연산하는 단계; 상기 연산된 신호 구간 별 비율을 이용하여 상기 복수의 메모리 칩들 중 동작 시간이 가장 느린 제1 메모리 칩과 동작 시간이 가장 빠른 제2 메모리 칩을 선택하는 단계; 및 상기 제1 메모리 칩과 상기 제2 메모리 칩에 대한 데이터 전송 속도 비율을 조절하는 단계를 포함한다.

본 실시 예에 따르면, 동작 시간이 서로 다른 다이에 대한 데이터 전송 속도 비율을 조절할 수 있으므로, 다이들 간의 성능의 균형을 맞춰 데이터 저장 장치의 성능을 향상시킬 수 있다.

또한, 본 실시 예에 따르면, 동작 시간이 빠른 다이에 대한 데이터 전송 속도를 낮춤으로써 여유 전력을 확보할 수 있으므로, 전력 부족에 따른 성능 저하를 방지할 수 있다.

도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 나타낸 도면이다.
도 2는 도 1의 불휘발성 메모리 장치의 구성을 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 인터페이스의 구성을 나타낸 도면이다.
도 4는 메모리 인터페이스와 불휘발성 메모리 장치 간의 연결 관계를 나타낸 도면이다.
도 5는 본 발명의 실시 예에 따른 입출력 속도 제어기의 구성을 나타낸 도면이다.
도 6은 본 발명의 실시 예에 따른 플래시 변환 계층(flash translation layer, FTL)을 개념적으로 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 입출력 모니터링 설정 레지스터를 나타낸 도면이다.
도 8은 본 발명의 실시 예에 따른 전송 신호 구간 별 카운팅 및 전송 신호 구간 별 비율을 예시적으로 나타낸 도면이다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 나타낸 순서도이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 나타낸 순서도이다.
도 11은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 12는 도 11의 컨트롤러의 구성을 예시적으로 나타낸 도면이다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 나타낸 도면이다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 나타낸 블록도이다.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.

도 1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 구성을 예시적으로 나타낸 도면이다.

도 1을 참조하면, 본 실시 예에 따른 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템으로 불릴 수 있다.

데이터 저장 장치(10)는 호스트와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-e(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.

데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.

데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.

불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, ReRAM) 등과 같은 다양한 형태의 불휘발성 메모리들 중 어느 하나로 구성될 수 있다.

불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다. 예를 들어, 메모리 셀 어레이의 각 메모리 셀은 하나의 비트를 저장하는 싱글 레벨 셀(single level cell, SLC), 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi-level cell, MLC), 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드러플 레벨 셀(quadruple level cell, QLC)일 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드러플 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.

컨트롤러(200)는 메모리(230)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 데이터 저장 장치(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.

컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 메모리(230) 및 메모리 인터페이스(240)를 포함할 수 있다. 메모리 인터페이스(240)는 입출력 속도 제어기(250)를 포함할 수 있다. 도 1에 도시하지는 않았으나, 컨트롤러(200)는 호스트로부터 제공된 라이트 데이터를 ECC(error correction code) 인코딩하여 패리티(parity)를 생성하고, 불휘발성 메모리 장치(100)로부터 독출된 리드 데이터를 패리티(parity)를 이용하여 ECC(error correction code) 디코딩하는 ECC 엔진을 더 포함할 수도 있다. ECC 엔진은 메모리 인터페이스(240) 내부 또는 외부에 구비될 수 있다.

호스트 인터페이스(210)는 호스트의 프로토콜에 대응하여 호스트와 데이터 저장 장치(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-e(PCI express) 프로토콜 중 어느 하나를 통해 호스트와 통신할 수 있다.

프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트로부터 전송된 요청을 처리할 수 있다. 호스트로부터 전송된 요청을 처리하기 위해서, 프로세서(220)는 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스(210), 메모리(230) 및 메모리 인터페이스(240) 등과 같은 내부 장치들 및 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.

프로세서(220)는 호스트로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어하기 위한 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스(240)를 통해 불휘발성 메모리 장치(100)로 제공할 수 있다.

메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)를 포함할 수 있다. 메모리(230)는 프로세서(220)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 메모리(230)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다. 도 1에 도시되지는 않았으나, 컨트롤러(200)는 프로세서(220)에 인접하게 배치되는 프로세서 전용 메모리를 더 포함할 수 있으며, 메모리(230)에 저장된 펌웨어 및 메타 데이터는 프로세서 전용 메모리에 로드될 수도 있다.

메모리(230)는 호스트로부터 불휘발성 메모리 장치(100)로 전송될 라이트 데이터 또는 불휘발성 메모리 장치(100)로부터 독출되어 호스트로 전송될 리드 데이터를 임시 저장하기 위한 데이터 버퍼를 포함하도록 구성될 수 있다. 즉, 메모리(230)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.

도 1에서는 메모리(230)가 컨트롤러(200)의 내부에 구비된 것을 예를 들어 도시하였으나, 메모리(230)는 컨트롤러(200)의 외부에 구비될 수도 있다.

메모리 인터페이스(240)는 프로세서(220)의 제어에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 불휘발성 메모리 장치(100)가 낸드 플래시 메모리로 구성되는 경우, 메모리 인터페이스(240)는 플래시 컨트롤 탑(flash control top, FCT)으로도 불릴 수 있다. 메모리 인터페이스(240)는 프로세서(220)에 의해 생성된 제어 신호들을 불휘발성 메모리 장치(100)로 전송할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)의 동작을 제어하기 위한 커맨드, 어드레스, 동작 제어 신호 등을 포함할 수 있다. 여기에서, 동작 제어 신호는 예를 들어, 칩 인에이블 신호, 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호, 라이트 인에이블 신호, 리드 인에이블 신호, 데이터 스트로브 신호 등을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 또한, 메모리 인터페이스(240)는 라이트 데이터를 불휘발성 메모리 장치(100)로 전송하거나, 불휘발성 메모리 장치(100)로부터 리드 데이터를 수신할 수 있다.

메모리 인터페이스(240)와 불휘발성 메모리 장치(100)는 복수의 채널들(CH1~CHn))을 통해 연결될 수 있다. 메모리 인터페이스(240)는 복수의 채널들(CH1~CHn)을 통해 불휘발성 메모리 장치(100)로 커맨드, 어드레스, 동작 제어 신호 및 데이터(즉, 라이트 데이터) 등과 같은 신호들을 전송할 수 있다. 또한, 메모리 인터페이스(240)는 복수의 채널들(CH1~CHn)을 통해 불휘발성 메모리 장치(100)로부터 상태 신호(예컨대, 레디/비지(ready/busy)) 및 데이터(즉, 리드 데이터) 등을 수신할 수 있다.

도 2는 도 1의 불휘발성 메모리 장치(100)의 구성을 개념적으로 나타낸 도면이다.

도 2를 참조하면, 불휘발성 메모리 장치(100)는 복수의 다이들(D1~Dm)로 구성된 복수의 다이 그룹들(DG1~DGn)을 포함할 수 있다. 도 2에는 도시하지 않았으나, 복수의 다이들(D1~Dm)은 각각 하나 또는 그 이상의 플레인들을 포함할 수 있다. 또한, 하나 또는 그 이상의 플레인들은 각각 복수의 블록(또는 메모리 블록)들을 포함하고, 각 블록은 복수의 페이지들로 구성될 수 있다.

메모리 인터페이스(240)와 불휘발성 메모리 장치(100) 사이를 상호 연결하는 채널들의 개수는 불휘발성 메모리 장치(100)에 포함된 다이 그룹들의 개수와 동일할 수 있다. 예를 들어, 도 2에 도시한 바와 같이, 불휘발성 메모리 장치(100)에 포함된 다이 그룹들(DG1~DGn)의 개수가 n개이면, n개의 다이 그룹들(DG1~DGn)을 각각 메모리 인터페이스(240)와 연결하기 위한 n개의 채널들(CH1~CHn)이 구비될 수 있다.

또한, 도 2에는 도시하지 않았으나, 다이 그룹들(DG1~DGn) 각각에 연결된 채널들(CH1~CHn)은 각각, 대응하는 다이 그룹(DG1~DGn)에 포함된 복수의 다이들(D1~Dm)에 의해 공유될 수 있다. 즉, 하나의 다이 그룹(DGx)에 포함된 복수의 다이들(Dx)은 하나의 채널을 통해 메모리 인터페이스(240)와 연결될 수 있다.

도 3은 본 발명의 실시 예에 따른 메모리 인터페이스(240)의 구성을 나타낸 도면이다.

도 3을 참조하면, 메모리 인터페이스(240)는 복수의 물리 계층(physical layer, PHY)들(PHY1~PHYn)로 구성된 물리 계층 어레이(241), 물리 계층 컨트롤러(PHY controller)(243), 및 입출력 속도 제어기(250)를 포함할 수 있다. 물리 계층 어레이(241)와 물리 계층 컨트롤러(243)를 포함하여 송수신 모듈로 불릴 수 있다.

복수의 물리 계층들(PHY1~PHYn)은 각각 대응하는 다이 그룹(DG1~DGn, 도 2 참조)으로 커맨드, 어드레스, 동작 제어 신호 및 데이터 등과 같은 신호들을 전송할 수 있다. 또한, 복수의 물리 계층들(PHY1~PHYn)은 각각 대응하는 다이 그룹(DG1~DGn)으로부터 전송되는 상태 신호 및 데이터 등과 같은 신호들을 수신할 수 있다.

물리 계층 컨트롤러(243)는 복수의 물리 계층들(PHY1~PHYn) 각각의 동작 속도를 제어하기 위한 제어 신호를 복수의 물리 계층들(PHY1~PHYn)로 제공할 수 있다. 복수의 물리 계층들(PHY1~PHYn)은 각각 물리 계층 컨트롤러(243)로부터 제공된 제어 신호에 따라 동작할 수 있다. 예를 들어, 복수의 물리 계층들(PHY1~PHYn)은 각각 물리 계층 컨트롤러(243)로부터 제공된 제어 신호에 따라, 대응하는 다이 그룹(DG1~DGn)으로 신호를 송신하거나 또는 대응하는 다이 그룹(DG1~DGn)으로부터 신호를 수신할 수 있다. 또한, 복수의 물리 계층들(PHY1~PHYn)과 대응하는 다이 그룹들(DG1~DGn) 사이에서 신호들이 전송되는 속도 즉, 클럭 주파수(또는 클럭 속도)는 물리 계층 컨트롤러(243)의 제어 신호에 의해 조절될 수 있다.

입출력 속도 제어기(250)는 입출력 모니터(251) 및 입출력 밸런서(255)를 포함할 수 있다.

입출력 모니터(251)는 복수의 물리 계층들(PHY1~PHYn)과 대응하는 다이 그룹들(DG1~DGn) 사이에서 전송되는 신호 구간 별 클럭 수를 모니터링하도록 구성될 수 있다.

본 실시 예에서, 신호 구간은 같은 타입의 신호가 전송되는 시작과 끝의 사이를 의미할 수 있다. 예를 들어, 신호 구간은 물리 계층으로부터 대응하는 다이 그룹으로 커맨드가 전송되는 커맨드 전송 구간, 물리 계층으로부터 대응하는 다이 그룹으로 어드레스가 전송되는 어드레스 전송 구간, 물리 계층으로부터 대응하는 다이 그룹으로 데이터를 전송하는 데이터 입력 구간, 다이 그룹으로부터 대응하는 물리 계층으로 상태 신호를 전송하는 레디/비지 구간 및 다이 그룹으로부터 대응하는 물리 계층으로 데이터를 전송하는 데이터 출력 구간 등을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 또한, 본 실시 예에서, 신호 구간은 물리 계층과 다이 그룹 사이에 어떤 신호도 전송되지 않는 유휴(idle) 구간을 더 포함할 수 있다. 또한, 본 실시 예에서, 신호 구간 별 클럭 수는 같은 타입의 신호가 전송되는 시간을 의미할 수 있다.

본 실시 예에서, 입출력 모니터(251)는 입출력 모니터링을 위해 제공되는 클럭(예컨대, 모니터링용 클럭)을 기준으로 신호 구간 별 클럭 수를 모니터링할 수 있다. 일 실시 예에서, 입출력 모니터(251)는 미리 결정된 카운팅 단위에 따라 신호 구간 별 시간(또는 길이)을 모니터링할 수 있다. 카운팅 단위는 하나 또는 그 이상의 클럭을 포함할 수 있다.

또한, 입출력 모니터(251)는 전체 모니터링 시간(또는, 전체 모니터링용 클럭 수)과 신호 구간 별 시간(또는, 신호 구간 별 클럭 수)을 이용하여 신호 구간 별 비율을 연산하고, 연산된 신호 구간 별 비율을 입출력 밸런서(255)로 제공할 수 있다.

입출력 밸런서(255)는 입출력 모니터(251)로부터 제공된 신호 구간 별 비율에 근거하여 동작 시간이 가장 느린 다이(예컨대, 제1 다이)와 동작 시간이 가장 빠른 다이(예컨대, 제2 다이)를 선택하고, 선택된 제1 및 제2 다이들이 연결된 물리 계층들에 대한 정보를 물리 계층 컨트롤러(243)로 제공할 수 있다. 이때, 동작 시간이 가장 느린 다이는 복수의 신호 구간들 중 비지(busy) 구간의 비율이 가장 높은 다이일 수 있다. 반대로, 동작 시간이 가장 빠른 다이는 비지 구간의 비율이 가장 낮은 다이일 수 있다.

물리 계층 컨트롤러(243)는 입출력 밸런서(255)로부터 제공된 정보에 근거하여 제1 다이에 연결된 물리 계층의 클럭 주파수와 제2 다이에 연결된 물리 계층의 클럭 주파수를 변경하는 제어 신호를 생성하고, 생성된 제어 신호를 대응하는 물리 계층으로 제공할 수 있다. 예를 들어, 물리 계층 컨트롤러(243)는 제1 다이에 대한 데이터 전송 속도를 높이기 위해 제1 다이에 연결된 물리 계층으로 클럭 주파수를 증가시키는 제어 신호를 제공할 수 있다. 또한, 물리 계층 컨트롤러(243)는 제2 다이에 대한 데이터 전송 속도를 낮추기 위해 제2 다이에 연결된 물리 계층으로 클럭 주파수를 감소시키는 제어 신호를 제공할 수 있다.

도 4는 메모리 인터페이스(240)와 불휘발성 메모리 장치(100) 간의 연결 관계를 나타낸 도면이다.

도 4를 참조하면, 복수의 물리 계층들(PHY1~PHYn)은 각각 대응하는 복수의 채널들(CH1~CHn)을 통해 불휘발성 메모리 장치(100)의 대응하는 다이 그룹들(DG1~DGn)에 연결될 수 있다. 입출력 속도 제어기(250)의 입출력 모니터(251)와 각 채널(CH1~CHn)은 별도의 모니터링 라인들(260)을 통해 물리적으로 연결되고, 입출력 모니터(251)는 모니터링 라인들(260)을 통해 각 채널(CH1~CHn) 상으로 입출력되는 신호들을 모니터링할 수 있다.

도 5는 본 발명의 실시 예에 따른 입출력 속도 제어기(250)의 구성을 나타낸 도면이다.

도 5를 참조하면, 입출력 모니터(251)는 신호 수신기(252) 및 신호 구간 별 비율 연산기(253)를 포함할 수 있다. 신호 수신기(252)는 도 4에 도시한 모니터링 라인들(260)을 통해 각 채널(CH1~CHn) 상으로 전송되는 신호들을 스누핑(snooping) 방식을 이용하여 수신할 수 있다. 또한, 신호 수신기(252)는 수신된 신호들을 신호 구간 별 비율 연산기(253)로 제공할 수 있다.

신호 구간 별 비율 연산기(253)는 신호 수신기(252)로부터 제공된 신호들을 복수의 신호 구간들로 구분하고, 전체 모니터링 시간(또는, 전체 모니터링 클럭 수)과 신호 구간 별 전송 시간(또는, 신호 구간 별 클럭 수)을 이용하여 신호 구간 별 비율을 연산할 수 있다. 본 실시 예에서, 복수의 신호 구간들은 유휴(idle) 구간, 어드레스 전송 구간을 포함하는 커맨드 전송 구간, 데이터 전송(입력/출력) 구간, 및 비지 구간 등을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니며, 설계 및 필요에 따라 더 많은 구간들 또는 더 적은 구간들을 포함할 수 있다. 여기에서, 비지 구간은 다이 내에서 커맨드에 대응하는 동작이 수행되는 구간을 의미할 수 있다.

신호 구간 별 비율 연산기(253)는 복수의 신호 구간들 각각의 전송 시간을 전체 모니터링 시간으로 나눔으로써 신호 구간 별 비율을 연산할 수 있다. 또한, 신호 구간 별 비율 연산기(253)는 연산된 신호 구간 별 비율을 입출력 밸런서(255)의 정렬기(257)로 제공할 수 있다. 이때, 신호 구간 별 비율 연산기(253)로부터 정렬기(257)로 제공되는 신호 구간 별 비율은 불휘발성 메모리 장치(100)의 다이 그룹들(DG1~DGn) 내에 포함된 복수의 다이들(D1~Dm)의 전체 또는 일부에 대한 것일 수 있다.

입출력 밸런서(255)의 정렬기(257)는 입출력 모니터(251)의 신호 구간 별 비율 연산기(253)로부터 제공된 신호 구간 별 비율들 중 비지 구간의 비율에 따라 복수의 다이들(D1~Dm)을 오름차순 또는 내림차순으로 정렬할 수 있다. 또한, 입출력 밸런서(255)는 오름차순 또는 내림차순으로 정렬된 복수의 다이들(D1~Dm) 중 비지 구간이 가장 긴 제1 다이와 비지 구간이 가장 짧은 제2 다이를 선택하고, 선택된 제1 다이 및 제2 다이에 각각 연결된 물리 계층들의 정보를 전송 속도 변경 신호 생성기(256)로 제공할 수 있다.

전송 속도 변경 신호 생성기(256)는 정렬기(257)로부터 제공된 정보에 따라 전송 속도를 변경할 물리 계층들에 대한 정보를 포함하는 전송 속도 변경 신호를 생성하여 물리 계층 컨트롤러(243)로 제공할 수 있다. 물리 계층 컨트롤러(243)는 입출력 밸런서(255)의 전송 속도 변경 신호 생성기(256)로부터 제공된 전송 속도 변경 신호에 따라 제1 다이가 연결된 채널에 대응하는 물리 계층 및 제2 다이가 연결된 채널에 대응하는 물리 계층 각각의 클럭 주파수를 변경할 수 있다. 본 실시 예에서, 전송 속도 변경 신호는 데이터 전송(입력/출력) 속도를 변경하기 위한 신호일 수 있다. 즉, 제1 다이에 대한 데이터 전송(입력/출력) 속도를 증가시키도록 대응하는 물리 계층의 클럭 주파수를 증가시키고, 제2 다이에 대한 데이터 전송(입력/출력) 속도를 감소시키도록 대응하는 물리 계층의 클럭 주파수를 감소시킨다. 이에 따라, 제1 다이의 동작 성능과 제2 다이의 동작 성능의 균형을 맞출 수 있다.

한편, 본 실시 예에서는, 복수의 다이들 중 동작 시간이 가장 느린 다이(제1 다이)와 동작 시간이 가장 빠른 다이(제2 다이)의 데이터 전송 속도 비율을 조절하여 동작 성능의 균형을 맞추는 것만을 예를 들어 설명하였으나, 본 발명이 특별히 이에 한정되는 것은 아니며, 복수의 다이들 각각에 대한 데이터 전송 속도를 전부 조절하여 모든 다이들의 동작 성능의 균형을 맞추는 것 역시 가능하다. 예를 들어, 복수의 다이들에 연결된 모든 물리 계층들의 클럭 주파수를 대응하는 다이의 비지(busy) 구간의 비율에 맞게 조절함으로써, 복수의 다이들의 동작 성능의 균형을 맞출 수 있다.

불휘발성 메모리 장치(100)에 포함된 복수의 다이들(D1~Dm)은 제조 단계에서의 웨이퍼(wafer) 특성에 따라 동작 시간이 서로 다를 수 있다. 또한, 사용 시간이 경과하여 메모리 셀들이 손상됨에 따라 각 다이(D1~Dm)의 동작 시간의 분산(variance)은 증가한다. 불휘발성 메모리 장치(100)의 동작을 제어하는 컨트롤러(200)는 이러한 각 다이(D1~Dm)의 변화를 실시간으로 감지할 수 없고, 모든 다이들(D1~Dm)에 동일한 동작 조건을 적용한다. 이에 따라, 데이터 저장 장치(10)의 성능은 복수의 다이들(D1~Dm) 중 가장 성능이 낮은 즉, 동작 속도가 느린 다이에 맞춰지고, 그 결과, 데이터 저장 장치(10)의 성능이 전체적으로 낮아지는 문제가 있다. 데이터 저장 장치(10)의 성능이 동작 속도가 가장 느린 다이에 맞춰진다는 것은, 데이터 저장 장치(10)는 호스트로 제공할 데이터가 저장된 모든 다이들로부터 컨트롤러(200)로 데이터가 수신된 후 호스트로 데이터를 제공하기 때문에 호스트 측에서는 데이터를 가장 늦게 전송하는 다이의 성능을 데이터 저장 장치(10)의 성능으로 판단한다는 것을 의미할 수 있다.

따라서, 본 실시 예에서는, 복수의 물리 계층들과 대응하는 다이 그룹 사이에서 전송되는 신호들을 모니터링하여 신호 구간 별 비율을 획득하고, 획득된 신호 구간 별 비율에 근거하여 찾은 동작 시간이 가장 느린 다이와 동작 시간이 가장 빠른 다이 각각에 대한 데이터 전송(입력/출력) 속도 비율을 조절하여 성능의 균형을 맞춤으로써, 데이터 저장 장치(10)의 성능을 전체적으로 향상시킬 수 있다.

도 6은 플래시 변환 계층(flash translation layer, FTL)을 개념적으로 나타낸 도면이다.

플래시 변환 계층(FTL)은 메모리(230)에 저장될 수 있다. 플래시 변환 계층(FTL)은 프로세서(220)에 의해 구동되는 소프트웨어일 수 있다. 프로세서(220)는 플래시 변환 계층(FTL)을 구동시켜 불휘발성 메모리 장치(100)의 고유 동작을 제어하고, 호스트에 장치 호환성을 제공할 수 있다. 플래시 변환 계층(FTL)의 구동을 통해서, 호스트는 데이터 저장 장치(10)를 하드 디스크와 같은 일반적인 저장 장치로 인식하고 사용할 수 있다. 플래시 변환 계층(FTL)은 여러 기능을 수행하기 위한 모듈들을 포함할 수 있다.

플래시 변환 계층(FTL)은 불휘발성 메모리 장치(100)의 시스템 영역(도시되지 않음)에 저장될 수 있고, 데이터 저장 장치(10)가 부트-업되는 동안 불휘발성 메모리 장치(100)의 시스템 영역으로부터 독출되어 메모리(230)에 저장될 수 있다. 또한, 메모리(230)에는 플래시 변환 계층(FTL)에 포함된 다양한 모듈들의 구동에 필요한 메타 데이터가 저장될 수 있다.

도 6을 참조하면, 플래시 변환 계층(FTL)은 웨어-레벨링 모듈(wear-leveling module, WLM), 배드 블록 관리 모듈(bad block management module, BBM), 입출력 모니터링 모듈(input/output monitoring module, IOM) 및 전력 관리 모듈(power management module, PMM) 등을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니며, 플래시 변환 계층(FTL)은 이외에 다양한 기능 모듈들을 포함할 수 있다. 예를 들어, 플래시 변환 계층(FTL)은 리드 모듈, 라이트 모듈, 가비지 컬렉션 모듈, 어드레스 맵 등을 더 포함할 수 있음은 당업자에게 자명할 것이다. 플래시 변환 계층(FTL)에 포함된 기능 모듈들은 프로세서(220)의 제어에 의해 실행될 수 있다.

입출력 모니터링 모듈(IOM)은 도 1에 도시된 입출력 속도 제어기(250)의 동작을 제어할 수 있다. 예를 들어, 입출력 모니터링 모듈(IOM)은 모니터링의 시작을 지시하는 모니터링 시작 신호와 카운팅 단위를 입출력 속도 제어기(250)로 제공할 수 있다. 입출력 속도 제어기(250)의 입출력 모니터(251)는 입출력 모니터링 모듈(IOM)로부터 제공된 모니터링 시작 신호에 따라 물리 계층들(241)과 불휘발성 메모리 장치(100) 사이에서 전송되는 신호들의 모니터링을 시작할 수 있다. 또한, 입출력 모니터(251)는 물리 계층들(241)과 불휘발성 메모리 장치(100) 사이에서 전송되는 신호들을 복수의 신호 구간들로 구분하고, 입출력 모니터링 모듈(IOM)로부터 제공된 카운팅 단위에 따라 신호 구간 별 전송 시간을 획득할 수 있다.

또한, 입출력 모니터링 모듈(IOM)은 모니터링의 종료를 지시하는 모니터링 종료 신호를 입출력 속도 제어기(250)로 제공할 수 있다. 입출력 모니터(251)는 입출력 모니터링 모듈(IOM)로부터 제공된 모니터링 종료 신호에 따라 물리 계층들(241)과 불휘발성 메모리 장치(100) 사이에서 전송되는 신호들의 모니터링을 종료하고, 신호 구간 별 비율을 연산한 후, 연산된 신호 구간 별 비율을 입출력 밸런서(255)로 제공할 수 있다.

또한, 입출력 모니터링 모듈(IOM)은 입출력 속도 제어기(250)로 재시작 신호를 제공할 수 있다. 입출력 모니터(251)는 입출력 모니터링 모듈(IOM)로부터 재시작 신호가 제공되면, 해당 시점까지 획득된 신호 구간 별 전송 시간은 모두 리셋하고, 해당 시점부터 다시 물리 계층들(241)과 불휘발성 메모리 장치(100) 사이에서 전송되는 신호들을 모니터링하여 신호 구간 별 전송 시간을 획득할 수 있다.

또한, 입출력 모니터링 모듈(IOM)은 입출력 속도 제어기(250)로 신호 구간 별 전송 시간을 요청하여 수신할 수 있다. 입출력 모니터링 모듈(IOM)은 입출력 속도 제어기(250)로부터 수신된 신호 구간 별 전송 시간에 근거하여 불휘발성 메모리 장치(100)에 포함된 메모리 블록들 각각의 노화(aging) 상태를 판단할 수 있다. 예를 들어, 입출력 모니터링 모듈(IOM)은 비지 구간이 임계 값을 초과한 메모리 블록을 노화된 메모리 블록으로 판단하고, 해당 메모리 블록을 배드 블록으로 처리하도록 하는 정보를 배드 블록 관리 모듈(BBM)로 제공할 수 있다. 배드 블록 관리 모듈(BBM)은 입출력 모니터링 모듈(IOM)로부터 제공된 정보에 따라 해당 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시킨 후, 해당 메모리 블록을 배드 블록으로 등록 및 관리할 수 있다.

전력 관리 모듈(PMM)은 데이터 저장 장치(10)에서 현재 사용 중인(또는 소모 중인) 총 전력량과 미리 결정된 전력 버짓(power budget)을 비교하여 여유 전력을 확인할 수 있다. 다음 동작을 수행하는데 요구되는 전력량이 여유 전력량보다 큰 경우, 전력 관리 모듈(PMM)은 소모 중인 전력량을 감소시키기 위해 입출력 모니터링 모듈(IOM)로 데이터 전송(입력/출력) 속도 감소 요청 신호를 제공할 수 있다.

입출력 모니터링 모듈(IOM)은 전력 관리 모듈(PMM)로부터 제공된 데이터 전송 속도 감소 요청 신호에 따라 입출력 속도 제어기(250)로부터 신호 구간 별 전송 시간을 수신하고, 수신된 신호 구간 별 전송 시간에 근거하여 동작 시간이 가장 빠른 다이를 찾을 수 있다. 또한, 입출력 모니터링 모듈(IOM)은 해당 다이(즉, 동작 시간이 가장 빠른 다이)와 대응하는 물리 계층 간의 데이터 전송 속도를 낮추기 위한 제어 신호를 생성하여 물리 계층 컨트롤러(243)로 제공하도록 입출력 속도 제어기(250)를 제어할 수 있다.

물리 계층 컨트롤러(243)는 입출력 속도 제어기(250)로부터 제공된 제어 신호에 따라 동작 시간이 가장 빠른 다이에 연결된 물리 계층으로 클럭 주파수를 낮추기 위한 제어 신호를 제공할 수 있다. 이와 같이, 동작 시간이 가장 빠른 다이와 이에 대응하는 물리 계층 간의 데이터 전송 속도를 감소시킴으로써, 데이터 전송에 소모되는 전력량이 감소하여 여유 전력량을 증가시킬 수 있다. 도 7은 본 발명의 실시 예에 따른 입출력 모니터링 설정 레지스터(I/O monitoring setting register)를 나타낸 도면이다.

도 7에 도시된 입출력 모니터링 설정 레지스터는 메모리(230)(도 1 참조)에 포함될 수 있으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 입출력 모니터링 설정 레지스터는 시작(Start) 필드, 종료(End) 필드, 재시작(Re-Start) 필드, 및 카운팅 단위(Counting Unit) 필드 등을 포함할 수 있으나, 이는 일 실시 예에 불과하며, 입출력 모니터링 설정 레지스터에 포함되는 필드들의 수 및 종류가 특별히 이에 한정되는 것은 아니다.

시작(Start) 필드는 입출력 모니터링의 시작 여부를 나타내는 값으로 설정될 수 있다. 종료(End) 필드는 입출력 모니터링의 종료 여부를 나타내는 값으로 설정될 수 있다. 재시작(Re-Start) 필드는 입출력 모니터링의 재시작 여부를 나타내는 값으로 설정될 수 있다. 카운팅 단위(Counting Unit) 필드는 카운팅 단위 즉, 카운트를 증가시키기 위한 최소 클럭 수를 나타내는 값으로 설정될 수 있다. 입출력 모니터링 설정 레지스터의 각 필드의 값은 입출력 모니터링 모듈(IOM)(도 6 참조)에 의해 설정될 수 있다.

예를 들어, 입출력 모니터링 모듈(IOM)은 입출력 모니터링 설정 레지스터의 시작 필드와 카운팅 단위 필드를 각각 ‘set’ 상태를 나타내는 값과 최소 클럭 수를 나타내는 값으로 설정함으로써, 입출력 속도 제어기(250)로 모니터링 시작 신호와 카운팅 단위를 제공할 수 있다. 또한, 입출력 모니터링 모듈(IOM)은 입출력 모니터링 설정 레지스터의 종료 필드를 ‘set’ 상태를 나타내는 값으로 설정함으로써, 입출력 속도 제어기(250)로 모니터링 종료 신호를 제공할 수 있다. 또한, 입출력 모니터링 모듈(IOM)은 입출력 모니터링 설정 레지스터의 재시작 필드를 ‘set’ 상태를 나타내는 값으로 설정함으로써, 입출력 속도 제어기(250)로 현재 수행 중인 모니터링을 종료하고 해당 시점부터 다시 모니터링을 시작하기 위한 모니터링 재시작 신호를 제공할 수 있다.

도 8은 본 발명의 실시 예에 따른 전송 신호 구간 별 카운팅 및 전송 신호 구간 별 비율을 예시적으로 나타낸 도면이다. 설명의 편의를 위해, 카운팅 단위는 ‘1 클럭’으로 설정된 것으로 가정한다. 또한, 불휘발성 메모리 장치(100)에 포함된 복수의 다이들 중 특정 다이(이하, ‘모니터링 대상 다이’라 함)에 대한 라이트 동작이 수행되는 경우를 예를 들어 설명한다.

도 8에서, ‘i_sclk’는 모니터링 대상 다이와 대응하는 물리 계층 사이에 전송되는 신호를 모니터링하기 위해 제공되는 모니터링 전용 클럭일 수 있다. 또한, ‘Ceb’, ‘CLE’, ‘ALE’, ‘Web’, ‘Reb’, ‘DQ’, ‘DQS’ 및 ‘RBb’는 각각 칩 인에이블 신호, 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호, 라이트 인에이블 신호, 리드 인에이블 신호, 데이터 신호, 데이터 스트로브 신호 및 레디/비지 신호를 나타낸다.

모니터링 대상 다이에 대한 전송 신호 구간 별 카운팅은 모니터링 전용 클럭을 기준으로 수행될 수 있다. 전송 신호 구간은 크게 유휴 구간(IDLE), 커맨드 구간(CMD), 데이터 구간(DIN/DOUT) 및 비지 구간(BUSY)을 포함할 수 있다. 커맨드 구간(CMD)은 시작 커맨드, 어드레스 및 컨펌 커맨드가 전송되는 구간을 포함할 수 있다. 또한, 각 구간은 오버랩(overlap)되지 않을 수 있다.

도 8을 참조하면, 모니터링이 시작되는 시점부터 종료되는 시점까지의 총 클럭 수는 ‘17’이다. 제1 클럭(clk1)에 해당하는 시간 동안 전송되는 신호는 없으므로, 유휴 구간(IDLE)의 클럭 수가 ‘1’로 카운트되며, 나머지 구간들의 클럭 수는 ‘0’으로 카운트될 수 있다. 제2 클럭 내지 제5 클럭(clk2 ~ clk5)에 해당하는 시간 동안 시작 커맨드(ST CMD) 및 어드레스들(ADDR0~ADDR2)이 전송되므로, 유휴 구간(IDLE)의 클럭 수는 ‘1’을 유지하고, 커맨드 구간(CMD)의 클럭 수는 ‘4’로 카운트되며, 이외의 나머지 구간들(데이터 구간 및 비지 구간)의 클럭 수는 ‘0’을 유지할 수 있다.

이후, 제6 클럭 내지 제7 클럭(clk6 ~ clk7)에 해당하는 시간 동안 전송되는 신호는 없으므로, 유휴 구간(IDLE)의 클럭 수는 ‘3’으로 증가하고, 커맨드 구간(CMD)의 클럭 수는 ‘4’를 유지하고, 이외 나머지 구간들(데이터 구간 및 비지 구간)의 클럭 수는 ‘0’을 유지할 수 있다.

이후, 제8 클럭 내지 제9 클럭(clk8 ~ clk9)에 해당하는 시간 동안 데이터(DATA0~DATA1)가 전송됨에 따라, 데이터 구간(DIN)의 클럭 수는 ‘2’로 카운트되고, 유휴 구간(IDLE)의 클럭 수와 커맨드 구간(CMD)의 클럭 수는 각각, ‘3’과 ‘4’를 유지하고, 나머지 비지 구간의 클럭 수는 ‘0’을 유지할 수 있다.

이후, 제10 클럭(clk10)에 해당하는 시간 동안 컨펌 커맨드(CFM CMD)가 전송됨에 따라, 커맨드 구간(CMD)의 클럭 수는 ‘5’로 증가하고, 유휴 구간(IDLE)의 클럭 수와 데이터 구간(DIN)의 클럭 수는 각각, ‘3’과 ‘2’를 유지하고, 비지 구간의 클럭 수는 ‘0’을 유지할 수 있다.

이후, 제11 클럭 내지 제14 클럭(clk11 ~ clk14)에 해당하는 시간 동안 모니터링 대상 다이에서 해당 커맨드에 대한 동작을 수행함에 따라, 비지 구간(BUSY)의 클럭 수는 ‘4’로 카운트되고, 유휴 구간(IDLE)의 클럭 수, 커맨드 구간(CMD)의 클럭 수 및 데이터 구간(DIN)의 클럭 수는 각각, ‘3’, ‘5’ 및 ‘2’를 유지할 수 있다.

모니터링 대상 다이에서 해당 커맨드에 대한 동작이 완료되어 모니터링 대상 다이가 ‘비지 상태’에서 ‘레디 상태’가 되는 제15 클럭부터 모니터링 종료 시점인 제17 클럭까지(clk15 ~ clk17)에 해당하는 시간 동안 유휴 구간(IDLE)의 클럭 수는 ‘6’으로 증가되고, 커맨드 구간(CMD)의 클럭 수, 데이터 구간(DIN)의 클럭 수 및 비지 구간(BUSY)의 클럭 수는 각각, ‘5’, ‘2’ 및 ‘4’를 유지할 수 있다.

이에 따라, 모니터링을 통해 획득된 모니터링 대상 다이에 대한 유휴 구간 시간은 ‘6’, 커맨드 구간 시간은 ‘5’, 데이터 구간 시간은 ‘2’ 및 비지 구간 시간은 ‘4’이다. 이렇게 획득된 각 신호 구간 별 시간과 전체 모니터링 시간을 이용하여 연산된 각 신호 구간 별 비율을 도 8에 도시하였다.

전술한 바와 같이, 도 8은 하나의 다이에 대한 모니터링을 예를 들어 도시한 것이며, 복수의 다이들 각각에 대하여 동일한 방법으로 모니터링을 수행하여 각 신호 구간 별 비율을 얻을 수 있다. 복수의 다이들 각각에 대한 각 신호 구간 별 비율이 획득되면, 비지 구간(BUSY)의 비율에 근거하여 동작 시간이 가장 느린 다이와 동작 시간이 가장 빠른 다이를 찾을 수 있다.

도 9는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 나타낸 순서도이다. 도 9를 참조하여, 본 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명함에 있어서, 도 1 내지 도 8 중 적어도 하나의 도면이 참조될 수 있다.

S910 단계에서, 컨트롤러(200)는 불휘발성 메모리 장치(100)에 포함된 복수의 메모리 칩들(또는 다이들)에 대한 신호 전송 상태를 모니터링할 수 있다. 예를 들어, 복수의 메모리 칩들(또는 다이들)에 대한 신호 전송 상태를 모니터링하는 것은 컨트롤러(200)의 메모리 인터페이스(240)에 포함된 입출력 속도 제어기(250)에서 수행될 수 있다.

입출력 속도 제어기(250)는 복수의 메모리 칩들 각각에 연결된 복수의 채널들을 통해 각 메모리 칩에 대한 신호 전송 상태를 모니터링할 수 있다. 예를 들어, 입출력 속도 제어기(250)는 각 메모리 칩에 연결된 채널에 물리적으로 연결된 모니터링 라인을 사용하는 스누핑 방식을 통해 각 메모리 칩에 대한 신호 전송 상태를 모니터링할 수 있다.

S920 단계에서, 입출력 속도 제어기(250)는 복수의 메모리 칩들에 대하여 모니터링한 신호 전송 상태에 근거하여 각 메모리 칩에 대한 신호 구간 별 비율을 연산할 수 있다. 예를 들어, 신호 구간은 유휴 구간, 커맨드 구간, 데이터 구간 및 비지 구간을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 커맨드 구간은 시작 커맨드, 어드레스, 및 컨펌 커맨드가 전송되는 구간들을 모두 포함할 수 있다. 또한, 데이터 구간은 메모리 칩으로 데이터를 전송하는 데이터 입력 구간과 메모리 칩으로부터 데이터가 수신되는 데이터 출력 구간을 모두 포함할 수 있다. 또한, 비지 구간은 메모리 칩에서 수신된 커맨드에 대응하는 동작을 수행하는 구간으로, 동작 구간으로도 불릴 수 있다.

각 메모리 칩에 대한 신호 구간 별 비율은, 전체 모니터링 시간과 신호 구간 별 시간을 이용하여 연산될 수 있다. 이에 대해서는 앞에서 상세히 설명하였으므로, 여기에서는 생략한다.

S930 단계에서, 입출력 속도 제어기(250)는 복수의 메모리 칩들을 비지 구간(또는 동작 구간)의 비율에 따라 정렬할 수 있다. 예를 들어, 입출력 속도 제어기(250)는 복수의 메모리 칩들을 비지 구간의 비율이 높은 순서에서 낮은 순서로 정렬하거나 또는, 비지 구간의 비율이 낮은 순서에서 높은 순서로 정렬할 수 있다.

S940 단계에서, 입출력 속도 제어기(250)는 상대적으로 비지 구간(또는 동작 구간)의 비율이 높은 제1 메모리 칩과 상대적으로 비지 구간의 비율이 낮은 제2 메모리 칩을 선택하고, 선택된 제1 메모리 칩 및 제2 메모리 칩 각각에 대한 데이터 전송 속도의 비율을 조절할 수 있다. 상대적으로 비지 구간의 비율이 높은 제1 메모리 칩은 복수의 메모리 칩들 중 비지 구간의 비율이 가장 높은 메모리 칩일 수 있으나, 특별히 이에 한정되는 것은 아니다. 마찬가지로, 상대적으로 비지 구간의 비율이 낮은 제2 메모리 칩은 복수의 메모리 칩들 중 비지 구간의 비율이 가장 낮은 메모리 칩일 수 있으나, 특별히 이에 한정되는 것은 아니다.

비지 구간의 비율이 높은 것은 동작 시간이 길다는 것을 나타내므로, 비지 구간의 비율이 높은 제1 메모리 칩은 동작 시간이 느린 메모리 칩일 수 있다. 또한, 비지 구간의 비율이 낮은 것은 동작 시간이 짧다는 것을 나타내므로, 비지 구간의 비율이 낮은 제2 메모리 칩은 동작 시간이 빠른 메모리 칩일 수 있다. 입출력 속도 제어기(250)는 제1 메모리 칩의 성능과 제2 메모리 칩의 성능의 밸런싱을 위해, 제1 메모리 칩에 대한 데이터 전송 속도 비율은 높이고, 제2 메모리 칩에 대한 데이터 전송 속도 비율은 낮추도록 제어할 수 있다.

도 9에 도시한 동작들은 입출력 속도 제어를 수행하도록 구성된 펌웨어 즉, 입출력 모니터링 모듈(IOM)의 관여 없이 데이터 저장 장치(10)가 파워-온 된 후, 자동으로 수행될 수 있다. 즉, 데이터 저장 장치(10)가 파워-온 되면, 컨트롤러(200)의 입출력 속도 제어기(250)는 불휘발성 메모리 장치(100)의 각 메모리 칩에 대한 신호 전송 상태를 실시간으로 모니터링하여 동작 시간이 느린 메모리 칩과 동작 시간이 빠른 메모리 칩 각각의 데이터 전송 속도 비율을 조절할 수 있다.

한편, 컨트롤러(200)의 입출력 속도 제어기(250)는 입출력 모니터링 모듈(IOM)의 제어 하에 동작할 수도 있다. 이에 대해서는 도 10을 참조하여 설명한다.

도 10은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 나타낸 순서도이다. 도 10을 참조하여, 본 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명함에 있어서, 도 1 내지 도 8 중 적어도 하나의 도면이 참조될 수 있다. 또한, 도 10을 참조하여, 본 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명함에 있어서 도 9에 도시된 동작과 중복되는 동작에 대한 상세한 설명은 생략한다.

S1010 단계에서, 컨트롤러(200)의 프로세서(220)는 입출력 모니터링 모듈(IOM)을 실행시킬 수 있다. 프로세서(200)에 의해 실행된 입출력 모니터링 모듈(IOM)은 입출력 모니터링 설정 레지스터의 시작 필드를 ‘set’상태로 설정할 수 있고, 이에 따라, 입출력 속도 제어기(250)는 모니터링 시작 신호를 수신할 수 있다. 입출력 속도 제어기(250)는 모니터링 시작 신호와 함께 카운팅 단위를 수신할 수 있다.

S1020 단계에서, 입출력 속도 제어기(250)는 모니터링 시작 신호에 따라 복수의 메모리 칩들 각각에 대한 신호 전송 상태를 모니터링할 수 있다.

S1030 단계에서, 입출력 속도 제어기(250)는 입출력 모니터링 모듈(IOM)로부터 모니터링 재시작 신호가 수신되는지 여부를 판단할 수 있다. 모니터링 재시작 신호가 수신되면, 프로세스는 S1040 단계로 진행될 수 있다. 모니터링 재시작 신호가 수신되지 않으면, 프로세스는 S1050 단계로 진행될 수 있다.

S1040 단계에서, 입출력 속도 제어기(250)는 모니터링 재시작 신호가 수신된 시점까지 모니터링된 메모리 칩들 각각에 대한 신호 전송 상태를 리셋할 수 있다. 이후, S1020 단계로 돌아가 해당 시점부터 다시 복수의 메모리 칩들 각각에 대한 신호 전송 상태를 모니터링할 수 있다.

S1050 단계에서, 입출력 속도 제어기(250)는 입출력 모니터링 모듈(IOM)로부터 모니터링 종료 신호가 수신되는지 여부를 판단할 수 있다. 모니터링 종료 신호가 수신되면, 프로세스는 S1060 단계로 진행될 수 있다. 모니터링 종료 신호가 수신되지 않으면, 프로세스는 S1020 단계로 진행될 수 있다.

S1060 단계에서, 입출력 속도 제어기(250)는 복수의 메모리 칩들에 대하여 모니터링한 신호 전송 상태에 근거하여 각 메모리 칩에 대한 신호 구간 별 비율을 연산할 수 있다.

S1070 단계에서, 입출력 속도 제어기(250)는 복수의 메모리 칩들을 비지 구간(또는 동작 구간)의 비율에 따라 정렬할 수 있다.

S1080 단계에서, 입출력 속도 제어기(250)는 상대적으로 비지 구간(또는 동작 구간)의 비율이 높은 제1 메모리 칩과 상대적으로 비지 구간의 비율이 낮은 제2 메모리 칩을 선택하고, 선택된 제1 메모리 칩 및 제2 메모리 칩 각각에 대한 데이터 전송 속도의 비율을 조절할 수 있다.

도 11은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 11을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.

SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.

컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.

버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.

불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.

전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.

컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.

도 12는 도 11의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 12를 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.

호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.

컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.

에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.

메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.

도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 13을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.

호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.

호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.

데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.

컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 12에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.

버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.

불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.

PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.

접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.

도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 14를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.

호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.

데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.

컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 12에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.

버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.

불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.

도 15는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 나타낸 도면이다. 도 15를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.

서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.

서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(10), 도 11의 데이터 저장 장치(2200), 도 13의 데이터 저장 장치(3200) 및 도 14의 데이터 저장 장치(4200)로 구성될 수 있다.

도 16은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 16을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.

메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.

행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.

데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.

열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.

전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.

제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.

본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

10: 데이터 저장 장치 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 메모리
240: 메모리 인터페이스 250: 입출력 속도 제어기
260: 모니터링 라인

Claims

복수의 다이들을 포함하는 메모리 장치와 컨트롤러를 인터페이싱하는 메모리 인터페이스로서,
상기 복수의 다이들과 신호를 송신 및 수신하도록 구성된 송수신 모듈; 및
상기 복수의 다이들 각각으로 송신 및 수신되는 신호들을 모니터링하여 신호 구간 별 비율을 연산하고, 연산된 신호 구간 별 비율을 이용하여 상기 복수의 다이들 중 제1 다이와 상기 제1 다이의 동작 시간보다 빠른 동작 시간을 가지는 제2 다이를 선택하고, 상기 제1 다이에 대한 데이터 전송 속도와 상기 제2 다이에 대한 데이터 전송 속도 중 적어도 하나를 조절하기 위한 정보를 상기 송수신 모듈로 제공하는 입출력 속도 제어기
를 포함하는 메모리 인터페이스.
제1항에 있어서,
상기 송수신 모듈은, 상기 복수의 다이들에 각각 대응하는 채널들을 통해 상기 복수의 다이들과 상기 신호를 송신 및 수신하는 메모리 인터페이스.
제2항에 있어서,
상기 입출력 속도 제어기는, 상기 채널들 각각에 물리적으로 연결된 모니터링 라인을 통해 상기 복수의 다이들 각각으로 송신 및 수신되는 신호들을 모니터링하는 메모리 인터페이스.
제1항에 있어서,
상기 신호 구간은, 신호가 송신 및 수신되지 않는 유휴(idle) 구간, 커맨드 및 어드레스가 송신되는 커맨드 구간, 데이터가 송신 및 수신되는 데이터 구간 및 상기 커맨드에 대응하는 동작이 수행되는 비지(busy) 구간을 포함하는 메모리 인터페이스.
제1항에 있어서,
상기 입출력 속도 제어기는, 상기 복수의 다이들 각각에 대한 전체 모니터링 시간 및 신호 구간 별 시간을 이용하여 상기 신호 구간 별 비율을 연산하는 메모리 인터페이스.
제1항에 있어서,
상기 입출력 속도 제어기는, 상기 제1 다이에 대한 상기 데이터 전송 속도는 증가시키고, 상기 제2 다이에 대한 상기 데이터 전송 속도는 감소시키기 위한 정보를 상기 송수신 모듈로 제공하는 메모리 인터페이스.
제1항에 있어서,
상기 입출력 속도 제어기는, 외부로부터 수신되는 모니터링 시작 신호에 따라 상기 복수의 다이들 각각으로 송신 및 수신되는 신호들의 모니터링을 시작하고, 상기 외부로부터 수신되는 모니터링 종료 신호에 따라 모니터링된 신호들을 이용하여 상기 신호 구간 별 비율을 연산하는 메모리 인터페이스.
제1항에 있어서,
상기 송수신 모듈은, 상기 복수의 다이들로 신호를 송신하고 상기 복수의 다이들로부터 신호를 수신하는 복수의 물리 계층들, 및 상기 복수의 물리 계층들 각각의 동작을 제어하는 물리 계층 컨트롤러를 포함하고,
상기 물리 계층 컨트롤러는, 상기 입출력 속도 제어기로부터 제공된 상기 정보에 따라 상기 복수의 물리 계층들 중 상기 제1 다이 및 상기 제2 다이에 각각 대응하는 물리 계층들로 클럭 주파수를 조절하기 위한 제어 신호를 전송하는 메모리 인터페이스.
복수의 메모리 칩들을 포함하는 불휘발성 메모리 장치; 및
상기 불휘발성 메모리 장치의 동작을 제어하는 컨트롤러를 포함하고,
상기 컨트롤러는,
상기 복수의 메모리 칩들 각각으로 송신 및 수신되는 신호들을 모니터링하여 신호 구간 별 비율을 연산하고, 연산된 신호 구간 별 비율을 이용하여 상기 복수의 메모리 칩들 중 제1 메모리 칩과 상기 제1 메모리 칩의 동작 시간보다 빠른 동작 시간을 가지는 제2 메모리 칩을 선택하고, 상기 제1 메모리 칩에 대한 데이터 전송 속도와 상기 제2 메모리 칩에 대한 데이터 전송 속도 중 적어도 하나를 조절하는 데이터 저장 장치.
제9항에 있어서,
상기 컨트롤러는, 상기 제1 메모리 칩에 대한 상기 데이터 전송 속도는 증가시키고, 상기 제2 메모리 칩에 대한 상기 데이터 전송 속도는 감소시키는 데이터 저장 장치.
제9항에 있어서,
상기 컨트롤러는,
상기 불휘발성 메모리 장치와 인터페이싱하도록 구성된 메모리 인터페이스; 및
상기 컨트롤러의 제반 동작을 제어하는 프로세서
를 포함하는 데이터 저장 장치.
제11항에 있어서,
상기 메모리 인터페이스는,
상기 복수의 메모리 칩들과 신호를 송신 및 수신하도록 구성된 복수의 물리 계층들;
상기 복수의 물리 계층들 각각의 동작을 제어하는 물리 계층 컨트롤러; 및
상기 복수의 메모리 칩들 각각으로 송신 및 수신되는 상기 신호들을 모니터링하여 상기 신호 구간 별 비율을 연산하고, 상기 신호 구간 별 비율을 이용하여 상기 제1 메모리 칩과 상기 제2 메모리 칩을 선택하고, 상기 제1 메모리 칩에 대한 상기 데이터 전송 속도와 상기 제2 메모리 칩에 대한 상기 데이터 전송 속도 중 상기 적어도 하나를 조절하기 위한 정보를 상기 물리 계층 컨트롤러로 제공하는 입출력 속도 제어기
를 포함하는 데이터 저장 장치.
제12항에 있어서,
상기 컨트롤러는, 상기 입출력 속도 제어기를 동작시키기 위한 소스 코드들의 집합인 입출력 모니터링 모듈이 저장된 메모리를 더 포함하는 데이터 저장 장치.
제13항에 있어서,
상기 입출력 모니터링 모듈은, 상기 프로세서에 의해 실행되고, 상기 입출력 속도 제어기로 모니터링 시작 신호, 모니터링 종료 신호, 모니터링 재시작 신호 및 카운팅 단위를 제공하는 데이터 저장 장치.
제14항에 있어서,
상기 입출력 속도 제어기는, 상기 입출력 모니터링 모듈로부터 상기 모니터링 시작 신호 및 상기 카운팅 단위가 제공되면, 상기 복수의 메모리 칩들 각각으로 송신 및 수신되는 신호들에 대한 모니터링을 시작하고, 및 상기 카운팅 단위에 따라 신호 구간 별 카운트를 증가시키는 데이터 저장 장치.
제15항에 있어서,
상기 카운팅 단위는, 상기 신호 구간 별 카운트를 증가시키는 기준이 되는 클럭 수인 데이터 저장 장치.
제15항에 있어서,
상기 입출력 속도 제어기는, 상기 입출력 모니터링 모듈로부터 상기 모니터링 종료 신호가 제공되면, 상기 복수의 메모리 칩들에 대하여 모니터링된 신호들을 이용하여 상기 복수의 메모리 칩들 각각의 상기 신호 구간 별 비율을 연산하여 상기 제1 메모리 칩 및 상기 제2 메모리 칩을 선택하고, 상기 정보를 상기 물리 계층 컨트롤러로 제공하는 데이터 저장 장치.
제15항에 있어서,
상기 입출력 속도 제어기는, 상기 입출력 모니터링 모듈로부터 상기 모니터링 재시작 신호가 제공되면, 상기 복수의 메모리 칩들에 대하여 모니터링된 신호들을 리셋하고, 상기 복수의 메모리 칩들 각각으로 송신 및 수신되는 신호들에 대한 모니터링을 다시 시작하는 데이터 저장 장치.
제13항에 있어서,
상기 메모리는, 상기 데이터 저장 장치에서 사용되는 전력을 관리하도록 구성된 전력 관리 모듈을 더 포함하고,
상기 전력 관리 모듈은, 여유 전력이 부족한 경우 상기 입출력 모니터링 모듈로 소모 중인 전력량을 감소시키기 위한 데이터 전송 속도 감소 요청 신호를 제공하는 데이터 저장 장치.
제19항에 있어서,
상기 입출력 모니터링 모듈은, 상기 전력 관리 모듈로부터 제공된 상기 데이터 전송 속도 감소 요청 신호에 응답하여 상기 복수의 메모리 칩들 중 동작 속도가 가장 빠른 메모리 칩에 대한 데이터 전송 속도를 낮추도록 상기 입출력 속도 제어기를 제어하는 데이터 저장 장치.
복수의 메모리 칩들을 포함하는 불휘발성 메모리 장치 및 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
상기 복수의 메모리 칩들 각각으로 송신 및 수신되는 신호들을 모니터링하는 단계;
모니터링된 신호들을 이용하여 상기 복수의 메모리 칩들 각각에 대한 신호 구간 별 비율을 연산하는 단계;
상기 연산된 신호 구간 별 비율을 이용하여 상기 복수의 메모리 칩들 중 제1 메모리 칩과 상기 제1 메모리 칩의 동작 시간보다 빠른 동작 시간을 가지는 제2 메모리 칩을 선택하는 단계; 및
상기 제1 메모리 칩에 대한 데이터 전송 속도와 상기 제2 메모리 칩에 대한 데이터 전송 속도 중 적어도 하나를 조절하는 단계
를 포함하는 데이터 저장 장치의 동작 방법.
제21항에 있어서,
상기 적어도 하나를 조절하는 단계는, 상기 제1 메모리 칩에 대한 상기 데이터 전송 속도는 증가시키고 상기 제2 메모리 칩에 대한 상기 데이터 전송 속도는 감소시킴으로써 수행되는 데이터 저장 장치의 동작 방법.
제21항에 있어서,
상기 복수의 메모리 칩들 각각으로 송신 및 수신되는 신호들을 모니터링하기 위한 모니터링 시작 신호가 수신되는 단계를 더 포함하고,
상기 모니터링하는 단계는, 상기 모니터링 시작 신호가 수신될 때 수행되는 데이터 저장 장치의 동작 방법.
제21항에 있어서,
상기 복수의 메모리 칩들 각각으로 송신 및 수신되는 신호들의 모니터링을 종료하기 위한 모니터링 종료 신호가 수신되는지 여부를 판단하는 단계를 더 포함하고,
상기 신호 구간 별 비율을 연산하는 단계는, 상기 모니터링 종료 신호가 수신될 때 수행되는 데이터 저장 장치의 동작 방법.
제21항에 있어서,
상기 복수의 메모리 칩들 각각으로 송신 및 수신되는 신호들의 모니터링을 재시작하기 위한 모니터링 재시작 신호가 수신되는지 여부를 판단하는 단계;
상기 모니터링 재시작 신호가 수신되면, 상기 복수의 메모리 칩들 각각에 대하여 모니터링된 신호들을 리셋하는 단계; 및
상기 복수의 메모리 칩들 각각으로 송신 및 수신되는 신호들을 다시 모니터링하는 단계;
를 더 포함하는 데이터 저장 장치의 동작 방법.