KR102671289B1 - 수직형 반도체 장치 및 그 제조 방법 - Google Patents

수직형 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 신뢰성을 향상시킬 수 있는 수직형 반도체장치에 관한 것으로, 본 기술에 따른 수직형 반도체장치는 하부 구조물 상에 형성된 소스층 및 상기 소스층 상의 게이트전극들을 포함하는 다층 스택구조물; 상기 다층 스택구조물을 관통하되 상기 소스층과 절연된 채널층을 포함하는 수직구조물; 상기 수직구조물로부터 이격되어 상기 다층 스택구조물을 관통하되, 상기 소스층에 접촉된 수직형 소스라인; 및 상기 소스층과 채널층을 연결시키되, 서로 다른 도펀트를 함유하는 제1도전층과 제2도전층을 포함하는 수평형 소스채널콘택을 포함할 수 있다.

Description

수직형 반도체 장치 및 그 제조 방법{VERTICAL SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 수직형 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치 등의 전자 장치 제조에서는 3차원 구조(Three dimensional structure) 또는 고종횡비 구조(high aspect ratio structure)를 위한 갭필(gapfill)이 필요하다. 고종횡비 구조의 갭필은, 예를 들면, 수직형 반도체장치의 제조에서 수행되고 있다.
본 발명의 실시예들은 고종횡비 구조를 보이드없이 갭필할 수 있는 갭필 방법을 제공한다.
본 발명의 실시예들은 신뢰성을 향상시킬 수 있는 수직형 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 수직형 반도체장치는 하부 구조물 상에 형성된 소스층 및 상기 소스층 상의 게이트전극들을 포함하는 다층 스택구조물; 상기 다층 스택구조물을 관통하되 상기 소스층과 절연된 채널층을 포함하는 수직구조물; 상기 수직구조물로부터 이격되어 상기 다층 스택구조물을 관통하되, 상기 소스층에 접촉된 수직형 소스라인; 및 상기 소스층과 채널층을 연결시키되, 서로 다른 도펀트를 함유하는 제1도전층과 제2도전층을 포함하는 수평형 소스채널콘택을 포함할 수 있다.
본 발명의 실시예에 따른 수직형 반도체장치 제조 방법은 하부 구조물 상에 소스층 상에 희생소스층이 위치하는 제1다층스택을 형성하는 단계; 상기 제1다층스택 상에 절연층들 및 희생층들이 교번하여 적층된 제2다층스택을 형성하는 단계; 상기 제2층다층스택과 제1다층스택을 관통하되 상기 소스층과 절연된 채널층을 포함하는 수직구조물을 형성하는 단계; 상기 제2다층스택 및 제1다층스택을 관통하되, 상기 희생소스층을 노출시키는 수직형 리세스를 형성하는 단계; 상기 희생소스층을 제거하여 상기 수직형 리세스로부터 연장되는 수평형 리세스를 형성하는 단계; 상기 수평형 리세스를 확장시켜 상기 수직구조물의 채널층 측면을 노출시키는 단계; 및 상기 수평형 리세스를 채우되, 상기 채널층과 접촉되는 제1도프드층과 상기 제1도프드층과 다른 도펀트가 도핑된 제2도프드층을 포함하는 소스채널콘택을 형성하는 단계를 포함할 수 있다.
본 기술은 서로 다른 도펀트가 함유된 폴리실리콘을 이용하여 고종횡비의 수평형 리세스를 보이드없이 채울 수 있다.
본 기술은 습식식각률 차이를 갖는 폴리실리콘들을 형성하므로, 식각면의 언더컷을 방지할 수 있다.
본 기술은 수직형 반도체장치의 신뢰성을 향상시킬 수 있다.
도 1은 일 실시예에 따른 수직형 반도체장치를 설명하기 위한 도면이다.
도 2a 내지 도 2i는 일 실시예에 따른 수직형 반도체장치를 제조하는 방법을 설명하기 위한 도면이다.
도 3a 내지 도 3j를 참조하여 갭필타겟구조물(M10)을 형성하는 방법을 설명하기로 한다.
도 4a 내지 도 4d는 비교예에 따른 수직형 반도체장치의 제조 방법을 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 실시예들에서 고종횡비 구조(High aspect ratio structure)는 3차원 구조(Three-dimensional structure)를 포함할 수 있다. 고종횡비 구조는 수직형 구조(vertical structure), 수평형 구조(horizontal structure) 또는 이들의 조합을 포함할 수 있다. 고종횡비 구조는 콘택홀(contact hole), 트렌치(trench), 리세스(recess) 또는 오프닝(opening)을 지칭할 수 있다. 고종횡비 구조는 높이 대 폭의 비율이 적어도 5:1 이상일 수 있다.
이하에서 기술될 실시예들은, 수직형 NAND와 같은 수직형 반도체장치의 수평형 고종횡비 구조를 갭필하는데 이용될 수 있다.
도 1은 일 실시예에 따른 수직형 반도체장치를 설명하기 위한 도면이다.
도 1을 참조하면, 수직형 반도체장치(100)는 하부 구조물(101) 및 하부 구조물(101) 상에 형성된 다층스택구조물(100M)을 포함할 수 있다. 다층스택구조물(100M)은 하부 구조물(101) 상에 형성된 하부 스택(102M) 및 하부 스택(102M) 상에 형성된 상부 스택(105M)을 포함할 수 있다. 다층스택구조물(100M)은 상부 스택(105M) 상에 형성된 층간절연층(114)을 더 포함할 수 있다.
하부 스택(102M)은 소스층들(102S, 102S') 및 소스채널콘택(121P)을 포함할 수 있다. 소스층들(102S, 102S')은 하부 소스층(102S)과 상부 소스층(102S')을 포함할 수 있다. 소스채널콘택(121P)은 하부 소스층(102S)과 상부 소스층(102S') 사이에 형성될 수 있다. 하부 소스층(102S) 및 상부 소스층(102S')은 동일 물질일 수 있고, 폴리실리콘과 같은 반도체물질을 포함할 수 있다. 소스채널콘택(121P)은 폴리실리콘과 같은 반도체물질을 포함할 수 있다. 소스채널콘택(121P)은 수평형 콘택리세스(119)를 채울 수 있다. 소스채널콘택(121P)은 수평형 소스채널콘택(121P)이라고 지칭될 수 있다.
소스채널콘택(121P)은 제1도전층(122)과 제2도전층(123)을 포함할 수 있다. 제1도전층(122)과 제2도전층(123)은 서로 다른 습식식각률을 가질 수 있다. 제1도전층(122)과 제2도전층(123)은 서로 다른 도펀트를 포함할 수 있다. 서로 다른 도펀트에 의해 제1도전층(122)과 제2도전층(123)은 습식식각률 차이를 가질 수 있다. 제1도전층(122)은 제1도펀트를 포함할 수 있고, 제2도전층(123)은 제2도펀트를 포함할 수 있다. 제1도펀트는 인을 포함할 수 있고, 제2도펀트는 카본을 포함할 수 있다. 제1도전층(122)은 인-도프드 폴리실리콘을 포함할 수 있다. 제2도전층(123)은 카본-도프드 폴리실리콘을 포함할 수 있다.
상부 스택(105M)은 절연층들(103)과 게이트전극들(127)이 교번하여 적층된 교번스택을 포함할 수 있다. 절연층들(103)은 실리콘산화물을 포함할 수 있고, 게이트전극들(127)은 금속-베이스 물질을 포함할 수 있다. 게이트전극들(127)은 텅스텐 또는 티타늄질화물과 텅스텐의 스택을 포함할 수 있다. 게이트전극들(127)의 일측 끝단에 계단구조(113)가 형성될 수 있다. 계단구조(113)는 복수의 계단을 포함할 수 있고, 각각의 계단은 한 쌍의 게이트전극(127)과 절연층(103)을 포함할 수 있다.
다층 스택구조물(100M)을 관통하는 수직구조물(112)이 형성될 수 있다. 수직구조물(112)의 저면은 하부 소스층(102S)에 접촉되도록 연장될 수 있다. 수직구조물(112)은 블록킹층(107), 전하저장층(108), 터널절연층(109) 및 채널층(110)을 포함할 수 있다. 블록킹층(107)은 게이트전극들(127)에 직접 접촉할 수 있다. 수직구조물(112)은 채널층(110) 상에 형성된 코어절연층(111)을 더 포함할 수 있다.
수직구조물(112)의 하부에서 채널층(110)은 소스채널콘택(121P)에 직접 접촉될 수 있다. 이를 위해, 수직구조물(112)의 하부에서 블록킹층(107), 전하저장층(108) 및 터널절연층(109)이 선택적으로 제거될 수 있다.
수직구조물(112)로부터 이격되어 다층 스택구조물(100M)을 관통하는 소스라인(130)이 형성될 수 있다. 소스라인(130)과 게이트전극들(127) 사이에 실링스페이서(128)가 형성될 수 있다. 소스라인(130)은 하부 소스층(102S)에 직접 접촉될 수 있다. 소스채널콘택(121P) 및 상부 소스층(102S')은 소스라인(130)과 접촉하지 않을 수 있다. 소스라인(130)은 텅스텐 또는 폴리실리콘과 텅스텐의 스택을 포함할 수 있다. 소스라인(130)은 수직형 콘택리세스(115)를 채울 수 있다. 소스라인(130)은 수직형 소스라인이라고 지칭될 수 있다. 수직형 콘택리세스(115)와 수평형 콘택리세스(119)는 서로 연결될 수 있다. 수직형 콘택리세스(115)의 측벽에 실링스페이서(128)가 형성될 수 있다.
소스채널콘택(121P)의 일측 끝단에 배리어산화물(barrier oxide, 125)이 형성될 수 있다. 배리어산화물(125)은 소스채널콘택(121P)과 실링스페이서(128S) 사이에 형성될 수 있다. 배리어산화물(125)은 소스채널콘택(121P)을 산화시킨 산화물일 수 있다. 배리어산화물(125)은 실리콘산화물을 포함할 수 있다.
소스채널콘택(121P)의 일측 끝단은 오목부와 볼록부를 포함할 수 있다. 소스채널콘택(121P)의 볼록부는 첨점(121V)을 가질 수 있다. 첨점(121V)은 제1도전층(122)과 제2도전층(123)의 습식식각률 차이에 의해 얻어질 수 있다. 첨점(121V)은 제2도전층(123)에 의해 제공될 수 있다.
첨점(121V)이 형성되더라도, 배리어산화물(125)의 표면은 균일할 수 있다. 즉, 소스라인(130)에 대향하는 배리어산화물(125)의 표면 거칠기가 평탄할 수 있다.
도 2a 내지 도 2i는 일 실시예에 따른 수직형 반도체장치를 제조하는 방법을 설명하기 위한 도면이다.
도 2a에 도시된 바와 같이, 하부 구조물(101) 상에 갭필타겟구조물(M10)이 형성될 수 있다. 갭필타겟구조물(M10)은 제1다층스택(102) 및 제1다층스택(102) 상의 제2다층스택(105)을 포함할 수 있다. 갭필타겟구조물(M10)은 제2다층스택(105)과 제1다층스택(102)을 관통하는 소스콘택오프닝(120)을 포함할 수 있다. 소스콘택오프닝(120)은 수직형 콘택리세스(115) 및 수평형 콘택리세스(119)를 포함할 수 있다. 수직형 콘택리세스(115)로부터 수평형 콘택리세스(119)가 연장될 수 있다. 수직형 콘택리세스(115)는 하부 구조물(101)에 대해 수직한 방향으로 연장될 수 있고, 수평형 콘택리세스(119)는 하부 구조물(101)에 대해 수평한 방향으로 연장될 수 있다. 갭필타겟구조물(M10)은 제2다층스택(105)과 제1다층스택(102)을 관통하는 수직구조물(112)을 더 포함할 수 있다.
이하, 도 3a 내지 도 3j를 참조하여 갭필타겟구조물(M10)을 형성하는 방법을 설명하기로 한다.
도 3a에 도시된 바와 같이, 하부 구조물(101) 상에 제1다층스택(102)이 형성될 수 있다. 제1다층스택(102)은 하부 소스층(102S), 상부 소스층(102S'), 라이너층들(102L) 및 소스희생층(102D)을 포함하는 스택구조일 수 있다. 본 실시예에서, 제1다층스택(102)은 하부 소스층(102S)과 상부 소스층(102S') 사이에 소스희생층(102D)이 형성될 수 있고, 소스희생층(102D)과 하부/상부소스층들(102S, 102S') 사이에 라이너층들(102L)이 형성될 수 있다. 하부 소스층(102S), 상부 소스층(102S') 및 소스희생층(102D)은 동일 물질일 수 있고, 라이너층들(102L)은 하부 소스층(102S), 상부 소스층(102S') 및 소스희생층(102D)과 다른 물질일 수 있다. 하부 및 상부 소스층(102S, 102S')은 라이너층들(102L)에 대해 식각선택비를 가질 수 있다. 하부 소스층(102S), 상부 소스층(102S') 및 소스희생층(102D)은 반도체물질을 포함할 수 있고, 라이너층들(102L)은 절연물질을 포함할 수 있다. 하부 소스층(102S), 상부 소스층(102S') 및 소스희생층(102D)은 폴리실리콘을 포함할 수 있고, 라이너층들(102L)은 실리콘산화물을 포함할 수 있다. 라이너층들(102L)은 하부 소스층(102S), 상부 소스층(102S') 및 소스희생층(102D)보다 얇을 수 있다. 예컨대, 하부 소스층(102S) 및 상부 소스층(102S')은 약 150nm의 두께일 수 있고, 라이너층들(102L)은 약 8nm의 두께일 수 있다. 소스희생층(102D)은 하부 소스층(102S) 및 상부 소스층(102S')과 동일한 두께이거나 더 얇을 수 있다.
다음으로, 제1다층스택(102) 상에 제2다층스택(105)이 형성될 수 있다. 제2다층스택(105)은 제1다층스택(102)보다 두꺼울 수 있다. 제2다층스택(105)은 절연층(103)과 희생층(104)을 포함할 수 있다. 제2다층스택(105)은 절연층(103)과 희생층(104)의 교번스택을 포함할 수 있다. 절연층(103)과 희생층(104)은 수회 번갈아 교대로 적층될 수 있다. 절연층(103)과 희생층(104)은 서로 다를 물질일 수 있다. 절연층(103)은 희생층(104)에 대해 식각선택비를 가질 수 있다. 절연층(103)은 실리콘산화물을 포함할 수 있고, 희생층(104)은 실리콘질화물을 포함할 수 있다. 절연층(103)과 희생층(104)은 동일 두께일 수 있다. 절연층(103)과 희생층(104)은 라이너층들(102L)보다 두꺼울 수 있고, 절연층(103)과 희생층(104)은 하부 소스층(102S) 및 상부 소스층(102S')보다 얇을 수 있다.
절연층(103)과 희생층(104)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성될 수 있다. 최상부에 형성되는 희생층(104)은 후속 공정들에 의해 어택을 받아서 손상될 수 있다. 그러므로, 최상부 희생층(104)은 하부의 다른 희생층(104)보다 더 두껍게 형성될 수 있다. 최상부 희생층(104)은 식각배리어로 사용될 수도 있다.
도 3b에 도시된 바와 같이, 수직형 오프닝(106)이 형성될 수 있다. 수직형 오프닝(106)을 형성하기 위해, 제2다층스택(105)과 제1다층스택(102)을 식각할 수 있다.
수직형 오프닝(106)은 하부 구조물(101)의 표면에 대해 수직하게 형성될 수 있다. 수직형 오프닝(106)은 제1다층스택(102) 및 제2다층스택(105)을 관통하는 형상일 수 있다. 도시하지 않았으나, 평면상으로 볼 때, 수직형 오프닝(106)은 복수개가 형성될 수 있고, 홀 어레이(Hole array) 구조일 수 있다. 수직형 오프닝(106) 형성 시, 하부 구조물(101)의 표면이 노출되지 않을 수 있다. 예를 들어, 수직형 오프닝(106)의 저면 아래에 하부 소스층(102S)의 일부가 잔류할 수 있다. 다른 실시예에서, 수직형 오프닝(106)은 '수직형 리세스, 수직홀 또는 채널홀'이라고 지칭할 수 있다.
도 3c에 도시된 바와 같이, 수직형 오프닝(106) 내에 수직구조물(112)이 형성될 수 있다. 수직구조물(112)은 수직형 오프닝(106)을 채울 수 있다. 수직구조물(112)은 '필라구조물(Pillar structure)'이라고 지칭할 수 있다.
수직구조물(112)은, 블록킹층(107), 전하저장층(108), 터널절연층(109) 및 채널층(110)을 포함할 수 있다. 수직구조물(112)은 ONOP 구조를 포함할 수 있다. ONOP 구조는 산화물, 질화물, 산화물 및 폴리실리콘층의 스택을 포함할 수 있다. 블록킹층(107)과 터널절연층(109)은 산화물을 포함할 수 있고, 전하저장층(108)은 질화물을 포함할 수 있으며, 채널층(110)은 폴리실리콘층을 포함할 수 있다. 다른 실시예에서, 블록킹층(107)은 고유전물질을 포함할 수 있고, 고유전물질은 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다.
채널층(110)은 내부공간(inner space)을 갖는 실린더 형상(Cylinder shape)일 수 있다. 채널층(110)의 외벽에 터널절연층(109)이 형성되고, 터널절연층(109)의 외벽에 전하저장층(108)이 형성될 수 있다. 전하저장층(108)의 외벽에 블록킹층(107)이 형성될 수 있다.
수직구조물(112)은 코어절연층(111)을 더 포함할 수 있다. 채널층(110)의 내부 공간은 코어절연층(111)으로 완전히 채워질 수 있다. 코어절연층(111)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다.
도 3d에 도시된 바와 같이, 복수의 계단을 포함하는 계단구조(113)가 형성될 수 있다. 계단구조(113)는 마스크를 이용한 복수의 제2다층스택(105)의 식각 공정과 복수의 마스크 슬리밍 공정을 반복하여 수행할 수 있다. 이와 같은 계단구조(113)는 콘택영역에 형성될 수 있으며, 계단구조(113)는 제2다층스택(105)의 일측 단부에 형성될 수 있다.
다음으로, 제2다층스택(105)의 최상부 희생층(104)을 제거할 수 있다. 이어서, 계단구조(113)를 포함한 전면에 층간절연층(114)이 형성될 수 있다. 후속하여, 층간절연층(114)은 CMP 공정에 의해 평탄화될 수 있으며, 수직구조물(112)의 최상부 표면이 노출될 수 있다.
도시하지 않았으나, 층간절연층(114) 형성 이후에, 슬릿이 형성될 수 있다. 슬릿은 콘택영역에 형성될 수 있다. 슬릿은 콘택영역의 서포터 역할을 할 수 있다.
도 3e에 도시된 바와 같이, 초기 수직형 콘택리세스(115)가 형성될 수 있다. 초기 수직형 콘택리세스(115)는 수직구조물(112)과 계단구조(113) 사이에 형성될 수 있다. 초기 수직형 콘택리세스(115)는 제2다층스택(105)을 식각하여 형성될 수 있고, 초기 수직형 콘택리세스(115)는 제1다층스택(102)의 일부까지 하향 연장될 수 있다. 초기 수직형 콘택리세스(115)의 저면은 상부 소스층(102S)과 최상부 라이너층(102L)을 관통할 수 있다. 초기 수직형 콘택리세스(115)를 형성하기 위한 식각 공정은, 소스희생층(102D) 위에서 정지할 수 있다. 초기 수직형 콘택리세스(115)를 형성하는 동안에 소스희생층(102D)의 상부 표면이 일부 리세스될 수 있다. 초기 수직형 콘택리세스(115)는 슬릿 또는 트렌치라고 지칭될 수도 있다. 탑뷰로 볼 때, 초기 수직형 콘택리세스(115)는 어느 한 방향으로 연장되는 라인 형상일 수 있다.
초기 수평형 콘택리세스(115)는 하부 구조물(11)의 표면에 대해 수직하는 고종횡비를 가질 수 있다.
도 3f에 도시된 바와 같이, 초기 수직형 콘택리세스(115) 상에 희생실링층(116)이 형성될 수 있다. 희생실링층(116)은 제1실링층(116A), 제2실링층(116B) 및 제3실링층(116C)을 포함할 수 있다. 제1실링층(116A)과 제3실링층(116C)은 동일 물질일 수 있고, 제2실링층(116B)은 제1 및 제3실링층(116A, 116C)과 다른 물질일 수 있다. 제2실링층(116B)은 제1 및 제3실링층(116A, 116C)에 대해 식각선택비를 가질 수 있다. 제1실링층(116A)과 제3실링층(1165C)은 산화물을 포함할 수 있고, 제2실링층(116B)은 질화물을 포함할 수 있다. 따라서, 희생실링층(116)은 NON 구조를 포함할 수 있다. NON 구조는 질화물, 산화물 및 질화물의 스택을 지칭할 수 있다. 희생실링층(116)에 의해 초기 수직형 콘택리세스(115)의 저면 및 측벽들이 커버링될 수 있다.
도 3g에 도시된 바와 같이, 희생실링층(116)의 컷 공정(117)을 수행할 수 있다. 희생실링층(116)의 컷 공정(Cutting process, 117)은 식각 공정을 포함할 수 있고, 컷 공정(117)에 의해 소스희생층(102D)의 표면이 노출될 수 있다. 컷 공정(117) 이후에, 희생실링층(116)은 초기 수직형 콘택리세스(115)의 양측벽에 희생스페이서(116S)로 잔류할 수 있다. 희생실링층(116)의 컷 공정(117)은 에치백 공정을 포함할 수 있다.
도 3h에 도시된 바와 같이, 초기 수직형 콘택리세스(115)를 통해 소스희생층(102D)을 선택적으로 제거할 수 있다. 이에 따라, 초기 수평형 콘택리세스(118)가 형성될 수 있다. 초기 수직형 콘택리세스(115)와 초기 수평형 콘택리세스(118)는 서로 연결될 수 있다. 초기 수평형 콘택리세스(118)는 소스희생층(102D)을 딥아웃 공정에 의해 제거하므로써, 라이너층들(102L) 사이에 형성될 수 있다. 초기 수평형 콘택리세스(118)는 하부 구조물(101)의 표면에 대해 평행할 수 있다. 소스희생층(102D)을 제거할 때, 라이너층들(102L)은 식각선택비를 가져 제거되지 않고 잔류할 수 있다. 초기 수평형 콘택리세스(118)는 제1다층스택(102) 내에 형성될 수 있다. 소스희생층(102D)을 제거할 때, 하부 소스층(102S) 및 상부 소스층(102S')은 제거되지 않을 수 있다. 소스희생층(102D)의 제거를 위해 습식식각이 적용될 수 있다. 소스희생층(102D)이 폴리실리콘층을 포함하므로, 습식식각은 폴리실리콘층을 식각할 수 있는 케미컬을 포함할 수 있다.
초기 수평형 콘택리세스(118)의 일부는 수직구조물(112)의 하부 측벽을 노출시킬 수 있다. 수직구조물(112)의 외벽(Outer wall)은 블록킹층(107)일 수 있고, 초기 수평형 콘택리세스(118)에 의해 수직구조물(112)의 블록킹층(107)이 노출될 수 있다. 블록킹층(107)이 산화물을 포함하므로, 소스희생층(102D)을 제거하는 동안에, 수직구조물(112)의 블록킹층(107)은 식각선택비를 가져 식각되지 않을 수 있다. 탑뷰로 볼 때, 초기 수평형 콘택리세스(118)는 수직구조물(112)의 하부 측벽을 에워싸는 형상일 수 있다.
도 3i에 도시된 바와 같이, 라이너층들(102L)을 제거할 수 있다. 이에 따라, 초기 수평형 콘택리세스(118)의 높이가 증가할 수 있다. 높이가 확장된 초기 수평형 콘택리세스는 도면부호 '119'와 같이 형성될 수 있다. 이하, 수평형 콘택리세스(119)라고 약칭하기로 한다.
라이너층들(102L)을 제거하는 동안에, 수직구조물(112)의 블록킹층(107)이 제거될 수 있다. 따라서, 수직구조물(112)의 전하저장층(108)이 노출될 수 있다. 라이너층들(102L)을 제거하기 위해 습식식각이 적용될 수 있다. 습식식각은 실리콘산화물을 선택적으로 제거할 수 있는 케미컬을 포함할 수 있다.
도 3j에 도시된 바와 같이, 초기 수직형 콘택리세스(115) 및 수평형 콘택리세스(119)를 통해 수직구조물(112)의 전하저장층(108)을 제거할 수 있다. 전하저장층(108)을 제거하는 동안에, 희생스페이서(116S)의 제3실링층(116C)이 제거될 수 있다. 전하저장층(108) 및 제3실링층(116C)은 습식식각에 의해 제거될 수 있다. 전하저장층(108) 및 제3실링층(116C)이 질화물을 포함하므로, 습식식각은 질화물을 식각할 수 있는 케미컬을 포함할 수 있다.
전하저장층(108)을 제거하므로써, 수평형 콘택리세스(119)의 수평 방향 길이가 증가할 수 있다. 제3실링층(116C)을 제거하므로써 초기 수직형 콘택리세스(115)의 수평 방향 폭이 증가할 수 있다. 이하, 와이드닝된 초기 수직형 콘택리세스(115)를 수직형 콘택리세스(115)라고 약칭한다.
다음으로, 수직형 콘택리세스(115) 및 수평형 콘택리세스(119)를 통해 수직구조물(112)의 터널절연층(109)이 제거될 수 있다. 터널절연층(109)을 제거하는 동안에, 희생스페이서(116S)의 제2실링층(116B)이 제거될 수 있다. 터널절연층(109) 및 제2실링층(116B)은 습식식각에 의해 제거될 수 있다. 터널절연층(109) 및 제2실링층(116B)이 산화물을 포함하므로, 습식식각은 산화물을 식각할 수 있는 케미컬을 포함할 수 있다.
터널절연층(109)을 제거하므로써, 수평형 콘택리세스(119)의 수평 방향 길이가 증가할 수 있다. 제2실링층(116B)을 제거하므로써 수직형 콘택리세스(115)의 수평 방향 폭이 증가할 수 있다.
도 2a는 터널절연층(109)이 제거된 이후의 결과로서, 수직형 콘택리세스(115)의 측벽에 제1실링층(116A)이 잔류할 수 있다. 수직형 콘택리세스(115)로부터 수평형 콘택리세스(119)가 연장될 수 있다.
상술한 바와 같은 일련의 공정들에 의해, 초기 수직형 콘택리세스(115) 및 초기 수평형 콘택리세스(118)를 각각 와이드닝(widening)시킬 수 있다.
상술한 바와 같이, 도 3a 내지 도 3j에 도시된 일련의 공정들에 의해, 제1다층스택(102) 및 제2다층스택(105)을 관통하는 소스콘택오프닝(120)이 형성될 수 있다. 소스콘택오프닝(120)은 수직형 콘택리세스(115) 및 수평형 콘택리세스(119)를 포함할 수 있다. 수직형 콘택리세스(115)로부터 수평형 콘택리세스(119)가 연장될 수 있다. 수직형 콘택리세스(115)는 하부 구조물(101)에 대해 수직한 방향으로 연장될 수 있고, 수평형 콘택리세스(119)는 하부 구조물(101)에 대해 수평한 방향으로 연장될 수 있다. 수평형 콘택리세스(119)는 하부 구조물(101)의 표면에 대해 평행하는 고종횡비를 가질 수 있다. 수직형 콘택리세스(115)는 하부 구조물(101)에 대해 수직하는 고종횡비를 가질 수 있다.
도 2b에 도시된 바와 같이, 소스콘택오프닝(120)을 포함하는 갭필타겟구조물(M10) 상에 도전층(121)이 형성될 수 있다. 도전층(121)은 제1도전층(122)과 제2도전층(123)을 순차적으로 적층할 수 있다. 제1도전층(122)은 제1도펀트를 포함할 수 있고, 제2도전층(123)은 제2도펀트를 포함할 수 있다. 제1도펀트 및 제2도펀트는 서로 다른 물질일 수 있다. 예컨대, 제1도전층(122)은 인(Phosphorus, P)을 포함할 수 있고, 제2도전층(123)은 카본(Carbon)을 포함할 수 있다. 제1도전층(122)과 제2도전층(123)은 인시튜로 증착될 수 있다. 제1도전층(122)은 인이 도핑된 폴리실리콘(Phosphorus-doped polysilicon, SiP)을 포함할 수 있고, 제2도전층(123)은 카본 도프드 폴리실리콘(Carbon-doped polysilicon, SiC)을 포함할 수 있다.
카본도프드폴리실리콘(SiC)의 경우, 인 도프드 폴리실리콘(SiP) 대비 습식식각률이 낮다. 예를 들어, 카본도프드폴리실리콘(SiC)은 인 도프드 폴리실리콘(SiP)보다 습식식각률이 1/5수준으로 느릴 수 있다. 습식식각률의 차이는 도전층(121)의 식각프로파일을 개선시킬 수 있다. 예컨대, 도전층(121)이 인도프드 폴리실리콘(SiP)만으로 형성된 경우, 도전층(121)의 식각후에 V 형상의 수평컷팅(Lateral-cutting)이 발생될 수 있다. 이에 반해, 도전층(121)으로서 카본도프드폴리실리콘(SiC) 및 인 도프드 폴리실리콘(SiP)의 2층으로 형성하면, 도전층(121)의 식각후에 수평컷팅을 방지할 수 있다. 게다가, 도전층(121)으로서 카본도프드폴리실리콘(SiC) 및 인 도프드 폴리실리콘(SiP)의 2층으로 형성하면, 도전층(121)의 식각후에 돌출 형상이 형성될 수 있다. 돌출 형상에 의해, 산화가 덜 되는 현상(Less oxidation)을 원천적으로 방지할 수 있다.
도 2c에 도시된 바와 같이, 도전층(121)을 선택적으로 제거할 수 있다. 도전층(121)의 선택적 제거 공정은 리세싱 공정을 포함할 수 있고, 리세싱 공정은 습식식각을 포함할 수 있다. 도전층(121)의 습식식각에 의해 수평형 콘택리세스(119) 내에 소스채널콘택(121P)이 형성될 수 있다. 소스채널콘택(121P)은 제1도전층(122) 및 제2도전층(123)의 스택을 포함할 수 있다. 소스채널콘택(121P)의 식각면은 수평컷팅없이 오목부 및 첨점(121V)을 포함할 수 있다. 첨점(121V)은 제2도전층(123)에 의해 제공될 수 있고, 오목부는 제1도전층(122)에 의해 제공될 수 있다. 도전층(121)에 대한 습식식각을 진행할 때, 제2도전층(123)의 식각속도가 제1도전층(122)보다 느리므로, 첨점(121V)이 형성될 수 있다.
도 2d에 도시된 바와 같이, 소스채널콘택(121P)이 산화 공정(124)에 노출될 수 있다. 산화 공정(124)은 건식산화 또는 습식산화를 포함할 수 있다. 산화 공정(24)에 의해 소스채널콘택(121P)의 식각면들이 산화될 수 있다. 이에 따라, 소스채널콘택(121P)의 끝단에 배리어산화물(125)이 형성될 수 있다. 배리어산화물(125)은 실리콘산화물을 포함할 수 있다.
배리어산화물(125)은 안정적인 두께로 형성될 수 있다. 여기서, 안정적인 두께는 연속되는 두께를 지칭할 수 있다. 예컨대, 배리어산화물(125)의 안정적인 두께는 후속 공정을 수행하는 동안에 소스채널콘택(121P)의 어택을 방지할 수 있는 두께일 수 있다.
한편, 소스채널콘택(121P)이 인도프드 폴리실리콘(SiP)만으로 형성된 경우, 배리어산화물(125)은 불연속되는 두께로 형성될 수 있다. 즉, 배리어산화물(125)을 형성하더라도, 소스채널콘택(121P)의 식각면이 부분적으로 노출될 수 있다.
도 2e에 도시된 바와 같이, 제2다층스택(105)의 희생층(104)을 선택적으로 제거할 수 있다. 이에 따라, 절연층들(103) 사이에 수평형 게이트리세스들(126)이 형성될 수 있다. 희생층(104)이 질화물을 포함하므로, 희생층(104)은 인산(H3PO4)을 포함하는 케미컬에 의해 제거될 수 있다. 희생층(104)을 제거할 때, 잔류하는 제1실링층(116A)도 동시에 제거될 수 있다.
희생층(104)을 제거하는 동안에, 소스채널콘택(121P)은 배리어산화물(125)에 의해 충분히 보호될 수 있다. 배리어산화물(125)은 소스채널콘택(121P)의 어택을 방지하기 위한 보호층의 역할을 할 수 있다.
한편, 배리어산화물(125)이 불연속되는 두께로 형성되는 경우, 케미컬이 소스채널콘택(121P)을 손상시킬 수 있다. 소스채널콘택(121P)이 손상되는 경우, 수직구조물(112)의 채널층(110)이 끊어지는 문제가 발생될 수 있다.
도 2f에 도시된 바와 같이, 수평형 게이트리세스들(126)에 게이트전극들(127)을 채울 수 있다. 게이트전극들(127)을 형성하기 위해, 수평형 게이트리세스들(126)을 채우도록 도전물질을 증착한 후 에치백 공정을 수행할 수 있다. 게이트전극들(127)은 저저항물질을 포함할 수 있다. 게이트전극들(127)은 금속-베이스 물질일 수 있다. 게이트전극들(127)은 금속, 금속 실리사이드, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들면, 금속은 니켈, 코발트, 플래티늄, 타타늄, 탄탈륨 또는 텅스텐을 포함할 수 있다, 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 플래티늄 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 또는 텅스텐 실리사이드를 포함할 수 있다. 게이트전극들(127)은 티타늄질화물과 텅스텐의 스택을 포함할 수 있다.
도 2g에 도시된 바와 같이, 실링층(128')이 형성될 수 있다. 게이트전극들(127)의 일측 끝단을 실링할 수 있다. 실링층(128')은 배리어산화물(125)을 커버링할 수 있다. 실링층(128')은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다.
도 2h에 도시된 바와 같이, 하부 소스층(102S)의 표면이 노출되도록(도면부호 '129') 실링층(128')을 선택적으로 제거할 수 있다. 이에 따라, 수직형 콘택리세스(115)의 측벽에 실링스페이서(128)가 형성될 수 있다. 실링스페이서(128)의 바텀부는 배리어산화물(125)의 측벽을 완전히 커버링할 수 있다.
도 2i에 도시된 바와 같이, 소스라인(130)이 형성될 수 있다. 소스라인(130)은 수직형 콘택리세스(115)를 채울 수 있다. 소스라인(130)은 폴리실리콘과 텅스텐의 스택일 수 있다. 다른 실시예에서, 소스라인(130)은 텅스텐으로 형성될 수 있다.
상술한 바와 같이, 하부 구조물(101) 상에 하부 스택(102M)과 상부 스택(105M)이 형성될 수 있다. 하부 스택(102M)은 소스층들(102S)과 소스채널콘택(121P)을 포함할 수 있다. 상부 스택(105M)은 절연층들(103)과 게이트전극들(127)이 교번하여 적층될 수 있다. 수직구조물(112)은 상부 스택(105M)과 하부 스택(102M)을 관통할 수 있다. 수직구조물(112)의 채널층(110) 하부는 소스채널콘택(121P)과 직접 접촉할 수 있다. 소스채널콘택(121P)을 통해 채널층(110), 하부 소스층(102S) 및 소스라인(130)이 전기적으로 연결될 수 있다.
상술한 바에 따르면, 실시예는 습식식각률 차이를 갖는 제1도전층(122)과 제2도전층(123)을 이용하여 소스채널콘택(121P)을 형성하므로써, 산화 부족 현상이 발생되는 취약포인트를 제거할 수 있다. 이에 따라, 배리어산화물(125)을 안정적인 두께로 형성할 수 있고, 후속 공정으로부터 소스채널콘택(121P)의 어택을 방지할 수 있다.
또한, 소스채널콘택(121P)의 심(Seam) 발생포인트가 아닌 다른 포인트에서 어택이 발생하더라도, 채널층(110)과 연결되는 소스채널콘택(121P)의 심(seam)이 보강되므로, 채널층(110)의 끊김으로 발생하는 불량을 방지할 수 있다.
상술한 실시예에서, 제2도전층(123)의 카본 농도를 감소시켜 첨점(121V)의 크기 및 모양을 조절할 수 있다.
도 4a 내지 도 4d는 비교예에 따른 수직형 반도체장치의 제조 방법을 설명하기 위한 도면이다. 비교예에 따른 수직형 반도체장치의 제조 방법은 도 2a 내지 도 2i에 도시된 공정들과 유사할 수 있다. 단, 비교예는 도전층(121) 증착시 서로 다른 도펀트를 갖는 폴리실리콘을 적용하지 않고, 동일 도펀트를 갖는 폴리실리콘을 증착할 수 있다.
도 4a를 참조하면, 수직형 리세스 및 수평형 리세스를 포함하는 갭필타겟구조물(M10) 상에 도전층(121')을 형성할 수 있다. 도전층(121')은 동일 도펀트를 갖는 폴리실리콘으로 증착할 수 있다. 비교예는, 도전층(121') 증착시 폴리실리콘들의 계면에 심(Seam, 121S')이 존재할 수 있다. 동일 도펀트를 갖는 폴리실리콘들은 습식식각률이 동일하다. 도전층(121')은 인이 도핑된 폴리실리콘으로 형성될 수 있다.
후속하여, 도 4b에 도시된 바와 같이, 소스채널콘택(121")을 형성하기 위해, 습식식각에 의해 도전층(121')을 식각할 수 있다. 그러나, 비교예는 심(121S')에 의해 초래되는 언더컷(121S)이 소스채널콘택(121")의 식각면에 발생될 수 있다. 이와 같은 언더컷(121S)은 습식식각속도가 동일한 도전층(121')의 식각에 의해 발생될 수 있다.
도 4c에 도시된 바와 같이, 소스채널콘택(121")의 식각면에 배리어산화물(125')을 형성할 수 있다. 비교예는 배리어산화물(125')이 비연속되는 두께를 갖고 형성된다. 이에 따라, 배리어산화물(125')에 의해 언더컷(121S)을 보호하지 않으므로, 후속 공정시 소스채널콘택(121")이 어택받을 수 있다.
도 4d에 도시된 바와 같이, 희생층들(103)을 제거할 수 있다. 희생층들(103)을 제거하는 동안에, 언더컷(121S)에 의해 소스채널콘택(121")이 손상될 수 있다. 소스채널콘택(121")이 손상되는 경우, 채널층(110)의 끊어짐(110P)이 발생할 수 있다.
위와 같이, 비교예는 도전층(121')을 증착하는 과정에서, 폴리실리콘들의 계면이 존재하게 되고, 후속 습식식각이 진행될 때 폴리실리콘들의 계면에 형성된 심(121S')으로 인해 식각속도가 빨라진다. 습식식각이 빠르게 진행되므로, 심이 발생된 위치의 식각프로파일이 내부로 침투해들어가는 언더컷(121S)이 형성된다. 언더컷(121S)은 배리어산화물(125') 형성을 위한 산화 공정의 불안정을 초래할 수 있다.
결국, 언더컷(121S)은 표면에너지(surface energy)가 증가하여 산화되는 두께가 얇아지게 되고, 후속 공정시 소스채널콘택(121") 및 채널층(110)이 손상된다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100M : 다층스택구조물 101 : 하부 구조물
102S : 하부 소스층 102S' : 상부 소스층
102M : 하부 스택 105M : 상부 스택
112 : 수직구조물 121P : 소스채널콘택
122 : 제1도전층 123 : 제2도전층
125 : 배리어산화물 127 : 게이트전극
128 : 실링스페이서 130 : 소스라인

Claims (19)

  1. 하부 구조물 상에 형성된 소스층 및 상기 소스층 상의 게이트전극들을 포함하는 다층 스택구조물;
    상기 다층 스택구조물을 관통하되 상기 소스층과 절연된 채널층을 포함하는 수직구조물;
    상기 수직구조물로부터 이격되어 상기 다층 스택구조물을 관통하되, 상기 소스층에 접촉된 수직형 소스라인;
    상기 소스층과 채널층을 연결시키되, 서로 다른 도펀트를 함유하는 제1도전층과 제2도전층을 포함하는 수평형 소스채널콘택; 및
    상기 수직형 소스라인과 수평형 소스채널콘택 사이에 형성된 배리어산화물
    을 포함하는 수직형 반도체장치.
  2. 제1항에 있어서,
    상기 채널층과 제2도전층 사이에 상기 제1도전층이 위치하되, 상기 제1도전층은 상기 제2도전층을 에워싸는 형상을 갖는 수직형 반도체장치.
  3. 제1항에 있어서,
    상기 제2도전층은 상기 제1도전층보다 습식식각률이 느린 물질을 포함하는 수직형 반도체장치.
  4. 제1항에 있어서,
    상기 제1도전층은 제1도펀트가 함유된 폴리실리콘을 포함하고, 상기 제2도전층은 제2도펀트가 함유된 폴리실리콘을 포함하되, 상기 제1도펀트와 제2도펀트는 서로 다른 물질인 수직형 반도체장치.
  5. 제1항에 있어서,
    상기 제1도전층은 인이 도핑된 폴리실리콘을 포함하고, 상기 제2도전층은 카본이 도핑된 폴리실리콘을 포함하는 수직형 반도체장치.
  6. 제1항에 있어서,
    상기 제2도전층은 상기 제1도전층보다 더 얇은 두께를 갖는 수직형 반도체장치.
  7. 제1항에 있어서,
    상기 배리어산화물과 수직형 소스라인 사이에 형성된 실링스페이서
    를 더 포함하는 수직형 반도체장치.
  8. 제1항에 있어서,
    상기 수평형 소스채널콘택은 상기 수평형 소스채널콘택과 배리어산화물의 접촉계면에 형성된 첨점을 포함하는 수직형 반도체장치.
  9. 제1항에 있어서,
    상기 배리어산화물은 상기 수평형 소스채널콘택의 산화물을 포함하는 수직형 반도체장치.
  10. 하부 구조물 상에 소스층 상에 희생소스층이 위치하는 제1다층스택을 형성하는 단계;
    상기 제1다층스택 상에 절연층들 및 희생층들이 교번하여 적층된 제2다층스택을 형성하는 단계;
    상기 제2다층스택과 제1다층스택을 관통하되 상기 소스층과 절연된 채널층을 포함하는 수직구조물을 형성하는 단계;
    상기 제2다층스택 및 제1다층스택을 관통하되, 상기 희생소스층을 노출시키는 수직형 리세스를 형성하는 단계;
    상기 희생소스층을 제거하여 상기 수직형 리세스로부터 연장되는 수평형 리세스를 형성하는 단계;
    상기 수평형 리세스를 확장시켜 상기 수직구조물의 채널층 측면을 노출시키는 단계;
    상기 수평형 리세스를 채우되, 상기 채널층과 접촉되는 제1도프드층과 상기 제1도프드층과 다른 도펀트가 도핑된 제2도프드층을 포함하는 소스채널콘택을 형성하는 단계; 및
    상기 소스채널콘택의 노출면을 산화시켜 배리어산화물을 형성하는 단계
    를 포함하는 수직형 반도체장치 제조 방법.
  11. 제10항에 있어서,
    상기 소스채널콘택을 형성하는 단계는,
    상기 수평형 리세스에 상기 채널층과 접촉하는 제1도프드층을 형성하는 단계;
    상기 제1도프드층 상에 상기 수평형 리세스를 보이드없이 채우도록 제2도프드층을 형성하는 단계;
    상기 제2도프드층과 제1도프드층의 식각에 의해 상기 수평형 리세스 내에 상기 소스채널콘택을 형성하는 단계
    를 포함하는 수직형 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 소스채널콘택을 형성하는 단계에서,
    상기 제2도프드층과 제1도프드층의 식각은 습식식각을 포함하는 수직형 반도체장치 제조 방법.
  13. 제12항에 있어서,
    상기 소스채널콘택을 형성하는 단계에서,
    상기 습식식각시 상기 제2도프드층은 상기 제1도프드층보다 느린 식각률을 갖는 수직형 반도체장치 제조 방법.
  14. 제12항에 있어서,
    상기 소스채널콘택을 형성하는 단계에서,
    상기 습식식각 후에 상기 소스채널콘택의 식각면은 상기 제2도프드층에 의해 첨점을 갖는 수직형 반도체장치 제조 방법.
  15. 제10항에 있어서,
    상기 제2도프드층은 상기 제1도프드층보다 습식식각률이 느린 물질을 포함하는 수직형 반도체장치 제조 방법.
  16. 제10항에 있어서,
    상기 제1도프드층은 제1도펀트가 함유된 폴리실리콘을 포함하고, 상기 제2도프드층은 제2도펀트가 함유된 폴리실리콘을 포함하되, 상기 제1도펀트와 제2도펀트는 서로 다른 물질인 수직형 반도체장치 제조 방법.
  17. 제10항에 있어서,
    상기 제1도프드층은 인이 도핑된 폴리실리콘을 포함하고, 상기 제2도프드층은 카본이 도핑된 폴리실리콘을 포함하는 수직형 반도체장치 제조 방법.
  18. 제10항에 있어서,
    상기 제2도프드층은 상기 제1도프드층보다 더 얇은 두께를 갖는 수직형 반도체장치 제조 방법.
  19. 제10항에 있어서,
    상기 배리어산화물을 형성하는 단계 이후에,
    상기 배리어산화물 상에 실링스페이서를 형성하는 단계;
    상기 제2다층스택의 희생층들을 제거하여 게이트 리세스들을 형성하는 단계;
    상기 게이트 리세스들에 게이트전극들을 채우는 단계
    를 더 포함하는 수직형 반도체장치 제조 방법.

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