KR102670708B1 - 쉬프트 레지스터 및 이를 포함하는 터치 표시장치 - Google Patents
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Abstract
본 발명은 쉬프트 레지스터 및 이를 포함하는 터치 표시장치에 관한 것으로, 특히 터치 구간에서 표시 구간으로 전환 시 화상이 비정상적으로 표시되는 것을 방지한 터치 표시장치에 관한 것이다.
이를 위하여 본 발명은, K 개의 스테이지를 각각 구비하는 블록 영역 M 개와; 상기 블록 영역 사이에 배치되는 제 1 및 제 2 브릿지 스테이지를 각각 M-1 개씩 포함하고, 상기 제 1 브릿지 스테이지는 N 개의 서브 브릿지 스테이지를 포함하며, 표시 구간 동안 상기 K 개의 스테이지는 순차적으로 게이트 신호를 출력하고, 터치 구간 동안 상기 N 개의 서브 브릿지 스테이지는 교대로 반복하여 하이(high) 논리값을 가진 서브 브릿지 신호를 출력하여, 상기 제 2 브릿지 스테이지의 Q 노드를 충전하는 쉬프트 레지스터를 제공한다.
이를 위하여 본 발명은, K 개의 스테이지를 각각 구비하는 블록 영역 M 개와; 상기 블록 영역 사이에 배치되는 제 1 및 제 2 브릿지 스테이지를 각각 M-1 개씩 포함하고, 상기 제 1 브릿지 스테이지는 N 개의 서브 브릿지 스테이지를 포함하며, 표시 구간 동안 상기 K 개의 스테이지는 순차적으로 게이트 신호를 출력하고, 터치 구간 동안 상기 N 개의 서브 브릿지 스테이지는 교대로 반복하여 하이(high) 논리값을 가진 서브 브릿지 신호를 출력하여, 상기 제 2 브릿지 스테이지의 Q 노드를 충전하는 쉬프트 레지스터를 제공한다.
Description
본 발명은 쉬프트 레지스터 및 이를 포함하는 터치 표시장치에 관한 것으로, 특히 터치 구간에서 표시 구간으로 전환 시 화상이 비정상적으로 표시되는 것을 방지한 터치 표시장치에 관한 것이다.
최근에 사용자들에게 주류를 이루고 있는 표시장치는, 액정 표시장치 및 유기발광 표시장치와 같은 평판 표시장치이다. 그리고 구부리거나 또는 접거나, 감을 수 있도록 유연성을 가진 플렉서블(flexible) 표시장치가 개발되어 널리 사용되고 있다.
터치패널(touch panel)을 추가한 평판 표시장치와 플렉서블 표시장치는, 그 표시장치의 표면을 터치 함으로써 사용자로부터의 입력을 감지 할 수 있다. 이와 같은 터치패널을 표시장치의 내부에 포함하거나 또는 외부에 부착할 수 있다.
터치패널이 터치 입력이 이루어진 위치 정보를 검출하여 전기 신호로 변환하는 방식은, 감압 방식, 정전용량 방식, 적외선 방식, 초음파 방식 등으로 구분할 수 있다. 표시장치 내부의 프로세서 또는 표시장치와 연결된 호스트 장치는, 터치 입력을 변환한 전기 신호를 처리할 수 있다.
터치패널을 포함하는 표시장치는 화상을 표시하는 표시 구간과, 터치 입력을 감지하는 터치 구간으로 분할하여 구동할 수 있다.
터치 표시장치는 쉬프트 레지스터 안에 스위칭 소자를 포함하여, 터치 구간에서 표시 구간으로 전환 시 화상을 표시할 행 라인에 대하여 게이트 신호의 출력을 제어할 수 있다.
그러나 상기 스위칭 소자가 비정질 실리콘(a-Si)으로 이루어진 박막 트랜지스터인 경우 누설 전류가 발생할 수 있으므로, 상기 스위칭 소자와 연결된 세트 노드(node)인 Q 노드의 전압이 강하될 수 있다.
Q 노드의 전압이 강하되면 상기 스위칭 소자가 턴-온(turn on) 되지 않아, 터치 구간에서 표시 구간으로 전환 시 화상을 표시할 행 라인으로 게이트 신호의 출력이 원활히 이루어지지 않을 수 있다.
이에 따라 화상을 표시할 행 라인에 위치한 다수의 스위칭 박막 트랜지스터를 턴-온 시킬 수 없어, 화상을 정상적으로 표시할 수 없는 문제점이 발생할 수 있다.
본 발명의 목적은 터치 표시장치에 있어서, 쉬프트 레지스터의 스위칭 소자에 연결된 Q 노드의 전압 강하를 방지하는 구조를 제공함으로써, 터치 구간에서 표시 구간으로 전환 시 화상을 정상적으로 표시하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, K 개의 스테이지를 각각 구비하는 블록 영역 M 개와; 상기 블록 영역 사이에 배치되는 제 1 및 제 2 브릿지 스테이지를 각각 M-1 개씩 포함하고, 상기 제 1 브릿지 스테이지는 N 개의 서브 브릿지 스테이지를 포함하며, 표시 구간 동안 상기 K 개의 스테이지는 순차적으로 게이트 신호를 출력하고, 터치 구간 동안 상기 N 개의 서브 브릿지 스테이지는 교대로 반복하여 하이(high) 논리값을 가진 서브 브릿지 신호를 출력하여, 상기 제 2 브릿지 스테이지의 Q 노드를 충전하는 쉬프트 레지스터를 제공한다.
본 발명의 다른 실시예는, 게이트 라인 및 데이터 라인과, 상기 게이트 라인과 데이터 라인이 교차하여 형성된 화소 영역을 구비하는 표시패널과; Tx 라인 및 Rx 라인과, 상기 Tx 라인과 Rx 라인이 교차하여 형성된 터치 전극을 구비하는 터치패널과; 상기 Tx 라인에 터치구동 신호를 전송하고, 상기 Rx 라인으로부터 터치감지 신호를 수신하여, 터치 입력 여부를 감지하는 터치패널 구동부와; 게이트 신호와 데이터 신호의 출력 타이밍을 제어하는 타이밍 제어부와; 상기 쉬프트 레지스터를 포함하는 게이트 구동부와; 데이터 신호를 상기 데이터 라인에 전송하는 데이터 구동부를 포함하는 터치 표시장치를 제공한다.
이상 설명한 바와 같이 본 발명은, 터치 구간 동안, N 개의 서브 브릿지 스테이지가 반복하여 순차적으로 제 2 브릿지 스테이지의 Q 노드를 충전함으로써, 표시 구간을 개시하는 스위칭 소자의 턴-온 상태를 일정하게 유지할 수 있기 때문에, 터치 구간에서 표시 구간으로 전환 시 화상이 적시에 출력되지 않는 현상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 터치 표시장치를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 게이트 구동부에 포함된 쉬프트 레지스터를 개략적으로 나타낸 평면도이다.
도 3a는 쉬프트 레지스터에 포함되는 스테이지를 나타낸 회로도이고, 도 3b는 쉬프트 레지스터에 포함되는 제 1 및 제 2 브릿지 스테이지를 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 쉬프트 레지스터의 출력 파형을 나타낸 도면이다.
도 5a와 도 5b는 본 발명의 일 실시예에 따른 쉬프트 레지스터에서, 제 1 서브 브릿지 스테이지 및 제 2 브릿지 스테이지에 포함된 Q 노드의 전압 파형을 각각 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 게이트 구동부에 포함된 쉬프트 레지스터를 개략적으로 나타낸 평면도이다.
도 3a는 쉬프트 레지스터에 포함되는 스테이지를 나타낸 회로도이고, 도 3b는 쉬프트 레지스터에 포함되는 제 1 및 제 2 브릿지 스테이지를 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 쉬프트 레지스터의 출력 파형을 나타낸 도면이다.
도 5a와 도 5b는 본 발명의 일 실시예에 따른 쉬프트 레지스터에서, 제 1 서브 브릿지 스테이지 및 제 2 브릿지 스테이지에 포함된 Q 노드의 전압 파형을 각각 나타낸 도면이다.
이하, 도면을 참조하여 본 발명을 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 터치 표시장치를 개략적으로 나타낸 평면도이다.
본 발명의 일 실시예에 따른 터치 표시장치는, 표시패널(100)과 터치패널(200), 터치패널 구동부(300), 타이밍 제어부(400), 게이트 구동부(500), 데이터 구동부(600)를 포함할 수 있다.
표시패널(100)은 액정 분자를 포함하는 액정표시패널이거나, 유기발광 다이오드를 포함하는 유기발광 표시장치일 수 있다. 그러나 이에 한정하지 않고 다른 방식으로 구동하는 표시패널일 수 있다.
표시패널(100)은 제 1 방향(D1)으로 연장하여 배치될 수 있는 다수의 게이트 라인(GL1 ~ GLv)과, 제 2 방향(D2)으로 연장하여 배치될 수 있는 다수의 데이터 라인(DL1 ~ DLw)을 포함할 수 있다.
다수의 게이트 라인(GL1 ~ GLv)과 다수의 데이터 라인(DL1 ~ DLw)은, 서로 교차하여 다수의 화소 영역(P)을 형성할 수 있다.
터치패널(200)은, 제 1 방향(D1)으로 연장하여 배치될 수 있는 다수의 Tx(transmitter) 라인(Tx)과, 제 2 방향(D2)으로 연장하여 배치될 수 있는 다수의 Rx(receiver) 라인(Rx)을 포함할 수 있다.
그리고 터치패널(200)은, Tx 라인(Tx)과 Rx 라인(Rx)이 교차하는 지점에 배치될 수 있는 터치전극(211)을 포함할 수 있다.
터치패널 구동부(300)는 터치입력 제어부(310)와 Tx 구동부(320), Rx 구동부(330)를 포함할 수 있다.
터치입력 제어부(310)는 Tx 구동부(320)를 제어하기 위한 제 1 셋업 신호(SS1)와, Rx 구동부(330)를 제어하기 위한 제 2 셋업 신호(SS2)를 생성할 수 있다.
Tx 구동부(320)는 제 1 셋업 신호(SS1)에 따라, 다수의 Tx 라인(Tx) 중 터치구동 신호(TD)를 전송할 Tx 라인(Tx)을 지정할 수 있다.
Rx 구동부(330)는 제 2 셋업 신호(SS2)에 따라, 다수의 Rx 라인(Rx) 중 터치감지 신호(RD)를 수신한 Rx 라인(Rx)을 결정할 수 있다.
터치입력 제어부(310)는 스위치 제어신호(SCS)를 Rx 구동부(330)에 전송하여, Rx 구동부(330)가 터치감지 신호(RD)를 샘플링 하도록 제어할 수 있다.
그리고 터치입력 제어부(310)는 ADC 클럭신호(AD_CLK)를 Rx 구동부(330)에 전송하여, Rx 구동부(330)가 샘플링 된 터치감지 신호(RD)를 디지털 데이터(DD)로 변환하도록 제어할 수 있다.
또한, 터치입력 제어부(310)는 디지털 데이터(DD)를 이용하여, 터치입력 감지 알고리즘에 따라 터치 입력이 이루어진 좌표를 결정할 수 있다.
터치 입력 여부를 감지하는 알고리즘은 다양한 방법이 이용될 수 있다. 예를 들어, 정상적인 터치 입력이 이루어졌을 때 Rx 라인(Rx)을 흐르는 전류량을 기준 전류로 저장한 후, 실제 터치 입력이 이루어졌을 때 Rx 라인(Rx)을 흐르는 전류량을 측정 전류로 저장한 다음, 측정 전류가 기준 전류 보다 작은 경우 터치 입력이 이루어지지 않은 것으로 판단할 수 있고, 측정 전류가 기준 전류 이상인 경우 터치 입력이 이루어진 것으로 판단할 수 있다.
터치입력 제어부(310)는 좌표 정보와 식별 코드를 포함한 터치입력 데이터(HIDxy)를 가공하여, 호스트 시스템(700)으로 전송할 수 있다.
호스트 시스템(700)은 터치입력 제어부(310)로부터 수신한 터치입력 데이터(HIDxy)를, 응용 프로그램을 이용하여 처리할 수 있다.
타이밍 제어부(400)는 호스트 시스템(700)으로부터, 수직동기 신호(Vsync), 수평동기 신호(Hsync), 데이터 인에이블 신호(Data Enable), 메인 클럭(Main Clock) 등을 포함한 타이밍 제어신호(TCS)를 수신할 수 있다.
타이밍 제어부(400)는 타이밍 제어신호(TCS)를 이용하여, 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 생성한 후, 게이트 구동부(500) 및 데이터 구동부(600)에 각각 전송할 수 있다.
게이트 구동부(500)는 게이트 제어신호(GCS)에 포함된 게이트 스타트 펄스(Gate Start Pulse)를, 게이트 쉬프트 클럭(Gate Shift Clock)에 따라 이동시킬 수 있다.
이에 따라 다수의 게이트 라인(GL1 ~ GLv)에 순차적으로 게이트 하이 신호(VGH)를 전송할 수 있어, 다수의 화소 영역(P) 안에 포함된 스위칭 박막 트랜지스터를 행 라인 별로 순차적으로 턴-온(turn on) 시킬 수 있다.
그리고 게이트 하이 신호(VGH)가 전송되지 않는 나머지 구간 동안에는, 스위칭 박막 트랜지스터를 턴-오프(turn off) 시키는 게이트 로우 신호(VGL)를, 다수의 게이트 라인(GL1 ~ GLv)에 전송할 수 있다.
데이터 구동부(600)는 소스 스타트 펄스(Source Start Pulse)를, 소스 쉬프트 클럭(Source Shift Clock)에 따라 이동시켜 샘플링 신호를 발생할 수 있다.
데이터 구동부(600)는 샘플링 신호에 따라 영상 데이터 신호(RGB)를 래치(latch)하여 데이터 신호로 변환할 수 있다.
그 후 소스 출력 인에이블(Source Output Enable) 신호에 따라, 게이트 라인(GL1 ~ GLv) 단위로 데이터 신호를 데이터 라인(DL1 ~ DLw)에 전송할 수 있다.
본 발명의 일 실시예에 따른 터치 표시장치에 있어서, 게이트 구동부의 구성과 작동 방식을 다음과 같이 설명한다.
도 2는 본 발명의 일 실시예에 따른 게이트 구동부에 포함된 쉬프트 레지스터를 개략적으로 나타낸 평면도이다.
본 발명의 일 실시예에 따른 게이트 구동부(도 1의 500)는 쉬프트 레지스터(510)를 포함할 수 있다.
쉬프트 레지스터(510)는 다수의 블록 영역(BL1, BL2, ... )과, 다수의 블록 영역(BL1, BL2, ... ) 사이에 배치되는 제 1 및 제 2 브릿지 스테이지(BST1, BST2)를 포함할 수 있다.
다수의 블록 영역(BL1, BL2, ... )은 각각, 다수의 스테이지(ST1 ~ STk)를 포함할 수 있다. 예를 들어, M개의 블록 영역이 각각 K개의 스테이지를 포함할 수 있고, 블록 영역 사이에 배치되는 제 1 및 제 2 브릿지 스테이지를 각각 M-1개 포함할 수 있다.
다수의 스테이지(ST1 ~ STk)는 각각, 세트 입력 단자(SET), 리세트 입력 단자(RST), 구동 전압 단자(VDD), 저전위 전압 단자(VSS), 게이트 클럭 신호 단자(GC1 ~ GCk), 캐리 클럭 신호 단자(CC1 ~ CCk)를 포함할 수 있으며, 상기 단자를 통해 입력을 받을 수 있다.
그리고 다수의 스테이지(ST1 ~ STk)는 각각, 게이트 신호 출력 단자(Gout)와 캐리 신호 출력 단자(Cout)를 포함할 수 있다.
게이트 신호 출력 단자(Gout)는, 표시패널(도 1의 100)에서 행 라인 별로 배치되는 게이트 라인(도 1의 GL1 ~ GLv)과 1:1 로 연결될 수 있다.
그리고 캐리 신호 출력 단자(Cout)는 다음 스테이지의 세트 입력 단자(SET)와 연결될 수 있으며, 이전 스테이지의 리세트 입력 단자(RST)와 연결될 수 있다.
첫 번째 블록 영역(BL1)의 첫 번째 스테이지(ST1)는, 세트 입력 단자(SET)를 통해 게이트 스타트 펄스를 입력 받을 수 있다.
그 후 첫 번째 스테이지(ST1)는 게이트 신호 출력 단자(Gout)를 통해 게이트 하이 신호(VGH)를 출력하여, 첫 번째 게이트 라인(도 1의 GL1)에 전송 할 수 있다.
그리고 첫 번째 스테이지(ST1)는 캐리 신호 출력 단자(Cout)를 통해 캐리 신호(CR)를 출력하여, 다음 스테이지인 두 번째 스테이지(ST2)의 세트 입력 단자(SET)에 전송할 수 있다.
두 번째 스테이지(ST2)는 세트 입력 단자(SET)를 통해 캐리 신호(CR)를 입력 받은 후, 게이트 신호 출력 단자(Gout)를 통해 게이트 하이 신호(VGH)를 출력하여, 두 번째 게이트 라인(도 1의 GL2)에 전송 할 수 있다.
그리고 두 번째 스테이지(ST2)는 캐리 신호 출력 단자(Cout)를 통해 캐리 신호(CR)를 출력하여, 다음 스테이지인 세 번째 스테이지(ST3)의 세트 입력 단자(SET)에 전송할 수 있고, 이전 스테이지인 첫 번째 스테이지(ST1)의 리세트 입력 단자(RST)에 전송할 수 있다.
이때 첫 번째 스테이지(ST1)는 비활성화 상태(disable)가 될 수 있고, 세 번째 스테이지(ST3)는 활성화 상태(enable)가 될 수 있다. 즉, 캐리 신호(CR)는 이전 스테이지를 비활성화 상태로 만들고, 다음 스테이지를 활성화 상태로 만들어 게이트 신호를 순차적으로 출력할 수 있게 한다.
첫 번째 블록 영역(BL1)의 마지막 스테이지(STk)까지, 첫 번째 및 두 번째 스테이지(ST1, ST2)의 작동 방식과 동일하게 실행할 수 있다. 이에 따라 게이트 라인(도 1의 GL1 ~ GLv) 별로 순차적으로 화상을 표시할 수 있게 된다.
제 1 브릿지 스테이지(BST1)는 세트 입력 단자(BST_SET), 저전위 전압 단자(VSS), 제 1 내지 제 3 서브 브릿지 신호 입력 단자(sBST1_I, sBST2_I, sBST3_I)를 포함할 수 있으며, 상기 단자로부터 입력을 받을 수 있다.
그리고 제 1 브릿지 스테이지(BST1)는 제 1 내지 제 3 서브 브릿지 신호 출력 단자(sBST1_O, sBST2_O, sBST3_O)를 포함할 수 있다.
첫 번째 블록 영역(BL1)의 마지막 스테이지(STk)에서 출력한 캐리 신호(CR)는, 제 1 브릿지 스테이지(BST1)의 세트 입력 단자(BST_SET)로 전송될 수 있다.
제 1 브릿지 스테이지(BST1)는 제 1 내지 제 3 서브 브릿지 신호 출력 단자(sBST1_O, sBST2_O, sBST3_O)를 통해 하이(high) 논리값을 가진 서브 브릿지 신호를 출력하여, 첫 번째 블록 영역(BL1)의 마지막 스테이지(STk)와 제 2 브릿지 스테이지(BST2)에 전송할 수 있다.
이때부터 표시 구간에서 터치 구간으로 전환되며, 첫 번째 블록 영역(BL1)의 마지막 스테이지(STk)는 리세트 단자(RST)를 통해 하이 논리값을 가진 서브 브릿지 신호를 입력 받아 비활성화 상태가 됨으로써, 열화를 방지할 수 있다.
제 2 브릿지 스테이지(BST2)는 제 1 내지 제 3 서브 세트 입력 단자(sBST1_SET, sBST2_SET, sBST3_SET), 리세트 입력 단자(BST_RST), 저전위 전압 단자(VSS), 제 2 브릿지 신호 입력 단자(BST2_I)를 포함할 수 있으며, 상기 단자로부터 입력을 받을 수 있다.
그리고 제 2 브릿지 스테이지(BST2)는 제 2 브릿지 신호 출력 단자(BST2_O)를 포함할 수 있다.
제 2 브릿지 스테이지(BST2)는 제 2 브릿지 신호 출력 단자(BST2_O)를 통해 하이 논리값을 가진 브릿지 신호를 출력하여, 두 번째 블록 영역(BL2)의 첫 번째 스테이지(ST1)에 전송할 수 있다.
이에 따라 두 번째 블록 영역(BL2)의 첫 번째 스테이지(ST1)는 활성화 상태가 될 수 있고, 터치 구간에서 표시 구간으로 전환된다.
그리고 두 번째 블록 영역(BL2)의 첫 번째 스테이지(ST1)는 캐리 신호 출력 단자(Cout)를 통해 캐리 신호(CR)를 출력하여, 제 2 브릿지 스테이지(BST2)에 전송할 수 있다.
제 2 브릿지 스테이지(BST2)는 리세트 입력 단자(BST_RST)를 통해 캐리 신호(CR)를 입력 받은 후, 비활성화 상태가 될 수 있다.
이와 같은 작동 방식은, 나머지 블록 영역(BL2, ...)에 포함된 다수의 스테이지(ST1 ~ STk)와 블록 영역 사이에 배치되는 제 1 및 제 2 브릿지 스테이지(BST1, BST2)에서, 동일하게 적용될 수 있다.
다수의 스테이지(ST1 ~ STk)와 제 1 및 제 2 브릿지 스테이지(BST1, BST2)의 구체적인 구조와 작동 방식을 다음과 같이 설명한다.
도 3a는 쉬프트 레지스터에 포함되는 스테이지를 나타낸 회로도이다.
도 3a에 도시된 것과 같이, 하나의 스테이지(ST)는 노드 제어부(NC)와 제 1 내지 제 4 트랜지스터(T1 ~ T4)를 포함할 수 있다.
노드 제어부(NC)는 세트 입력 단자(SET)와 리세트 입력 단자(RST), 구동 전압 단자(VDD), 저전위 전압 단자(VSS)와 연결될 수 있다.
노드 제어부(NC)는 세트 입력 단자(SET)를 통해 캐리 신호(CR)를 입력 받으면, 구동 전압에 따라 Q 노드를 충전 시킬 수 있고, 저전위 전압에 따라 QB 노드를 방전 시킬 수 있다.
구동 전압으로 충전된 Q 노드에 의해 제 1 및 제 2 트랜지스터(T1, T2)가 턴-온 되므로, 게이트 클럭 신호 단자(GC)로부터 입력 받은 게이트 하이 신호(VGH)를 게이트 신호 출력 단자(Gout)로 출력할 수 있다.
또한 캐리 클럭 신호 단자(CC)로부터 입력 받은 캐리 신호(CR)를 캐리 신호 출력 단자(Cout)로 출력할 수 있다.
그리고 저전위 전압으로 방전된 QB 노드에 의해 제 3 및 제 4 트랜지스터(T3, T4)가 턴-오프 되므로, 게이트 신호 출력 단자(Gout) 및 캐리 신호 출력 단자(Cout)를 통해 저전위 전압이 출력되지 않도록 할 수 있다.
이와 같이 하나의 스테이지(ST)의 세트 입력 단자(SET)를 통해 캐리 신호(CR)를 입력하면, 해당 스테이지(ST)를 활성화 상태로 만들 수 있다.
노드 제어부(NC)는 리세트 입력 단자(RST)를 통해 캐리 신호(CR)를 입력 받으면, 저전위 전압에 따라 Q 노드를 방전 시킬 수 있고, 구동 전압에 따라 QB 노드를 충전 시킬 수 있다.
저전위 전압으로 방전된 Q 노드에 의해 제 1 및 제 2 트랜지스터(T1, T2)가 턴-오프 되므로, 게이트 하이 신호(VGH)가 게이트 신호 출력 단자(Gout)로 출력되지 않고, 캐리 신호(CR)가 캐리 신호 출력 단자(Cout)로 출력되지 않는다.
그리고 구동 전압으로 충전된 QB 노드에 의해 제 3 및 제 4 트랜지스터(T3, T4)가 턴-온 되므로, 게이트 신호 출력 단자(Gout) 및 캐리 신호 출력 단자(Cout)를 통해 저전위 전압을 출력할 수 있다.
이와 같이 하나의 스테이지(ST)의 리세트 입력 단자(RST)를 통해 캐리 신호(CR)를 입력하면, 해당 스테이지(ST)를 비활성화 상태로 만들 수 있다.
도 3b는 쉬프트 레지스터에 포함되는 제 1 및 제 2 브릿지 스테이지를 나타낸 회로도이다.
도 3b에 도시된 것과 같이, 제 1 브릿지 스테이지(BST1)는 3개의 서브 브릿지 스테이지(sBST1, sBST2, sBST3)를 포함할 수 있고, 13개의 스위칭 소자(S1 ~ S13)를 포함할 수 있다.
제 1 내지 제 13 스위칭 소자(S1 ~ S13)는 박막 트랜지스터일 수 있다. 그리고 도면에는 제 1 내지 제 13 스위칭 소자(S1 ~ S13)가 NMOS 타입인 예를 나타내었으나, 이에 한정하지 않고 PMOS 타입일 수도 있다.
제 1 서브 브릿지 스테이지(sBST1)는 제 1 내지 제 5 스위칭 소자(S1 ~ S5)를 포함할 수 있다.
제 1 스위칭 소자(S1)의 게이트 전극과 드레인 전극은, 제 3 서브 브릿지 스테이지(sBST3)의 출력인 제 3 서브 브릿지 신호 출력 단자(sBST3_O)에 연결될 수 있다.
그리고 소스 전극은 제 1 서브 브릿지 스테이지(sBST1)의 Q 노드(sQ1)에 연결될 수 있다.
제 3 서브 브릿지 스테이지(sBST3)에서 하이(high) 논리값을 가진 서브 브릿지 신호를 출력하면, 제 1 서브 브릿지 스테이지(sBST1)의 Q 노드(sQ1)가 충전되고, 제 1 서브 브릿지 스테이지(sBST1)는 활성화 상태가 되어 하이 논리값을 가진 서브 브릿지 신호를 출력할 수 있다.
제 2 스위칭 소자(S2)의 게이트 전극과 드레인 전극은, 제 1 브릿지 스테이지(BST1)의 세트 입력 단자(BST_SET)에 연결될 수 있다.
그리고 소스 전극은 제 1 서브 브릿지 스테이지(sBST1)의 Q 노드(sQ1)에 연결될 수 있다.
블록 영역(도 2의 BL1, BL2, ...)의 마지막 스테이지(도 2의 STk)에서 캐리 신호(CR)를 출력하면, 제 1 서브 브릿지 스테이지(sBST1)의 Q 노드(sQ1)가 충전되고, 제 1 서브 브릿지 스테이지(sBST1)는 활성화 상태가 되어 하이 논리값을 가진 서브 브릿지 신호를 출력할 수 있다.
제 3 스위칭 소자(S3)의 게이트 전극은 제 1 서브 브릿지 스테이지(sBST1)의 Q 노드(sQ1)에 연결될 수 있다. 그리고 드레인 전극은 제 1 서브 브릿지 신호 입력 단자(sBST1_I)에 연결될 수 있고, 소스 전극은 제 1 서브 브릿지 신호 출력 단자(sBST1_O)에 연결될 수 있다.
제 1 서브 브릿지 스테이지(sBST1)의 Q 노드(sQ1)가 충전된 상태에서, 제 3 스위칭 소자(S3)를 통해 하이 논리값을 가진 서브 브릿지 신호를 출력할 수 있다.
제 4 스위칭 소자(S4)의 게이트 전극은, 제 2 서브 브릿지 스테이지(sBST2)의 출력인 제 2 서브 브릿지 신호 출력 단자(sBST2_O)에 연결될 수 있다. 그리고 드레인 전극은 제 1 서브 브릿지 스테이지(sBST1)의 Q 노드(sQ1)에 연결될 수 있고, 소스 전극은 저전위 전압 단자(VSS)에 연결될 수 있다.
제 2 서브 브릿지 스테이지(sBST2)에서 하이 논리값을 가진 서브 브릿지 신호를 출력하면, 제 4 스위칭 소자(S4)는 턴-온 되어 제 1 서브 브릿지 스테이지(sBST1)의 Q 노드(sQ1)가 저전위 전압으로 방전된다. 이에 따라 제 3 스위칭 소자(S3)는 턴-오프 되므로, 제 1 서브 브릿지 스테이지(sBST1)는 비활성화 상태가 되어 하이 논리값을 가진 서브 브릿지 신호를 출력할 수 없다.
제 5 스위칭 소자(S5)의 게이트 전극은, 제 2 서브 브릿지 스테이지(sBST2)의 출력인 제 2 서브 브릿지 신호 출력 단자(sBST2_O)에 연결될 수 있다. 그리고 드레인 전극은 제 1 서브 브릿지 신호 출력 단자(sBST1_O)에 연결될 수 있고, 소스 전극은 저전위 전압 단자(VSS)에 연결될 수 있다.
제 1 서브 브릿지 스테이지(sBST1)가 비활성화된 상태에서, 제 5 스위칭 소자(S5)는 턴-온 되어 저전위 전압을 제 1 서브 브릿지 신호 출력 단자(sBST1_O)로 출력할 수 있다.
제 2 서브 브릿지 스테이지(sBST2)는 제 6 내지 제 9 스위칭 소자(S6 ~ S9)를 포함할 수 있다.
제 6 스위칭 소자(S6)의 게이트 전극과 드레인 전극은, 제 1 서브 브릿지 스테이지(sBST1)의 출력인 제 1 서브 브릿지 신호 출력 단자(sBST1_O)에 연결될 수 있다.
그리고 소스 전극은 제 2 서브 브릿지 스테이지(sBST2)의 Q 노드(sQ2)에 연결될 수 있다.
제 1 서브 브릿지 스테이지(sBST1)에서 하이 논리값을 가진 서브 브릿지 신호를 출력하면, 제 2 서브 브릿지 스테이지(sBST2)의 Q 노드(sQ2)가 충전되고, 제 2 서브 브릿지 스테이지(sBST2)는 활성화 상태가 되어 하이 논리값을 가진 서브 브릿지 신호를 출력할 수 있다.
제 7 스위칭 소자(S7)의 게이트 전극은 제 2 서브 브릿지 스테이지(sBST2)의 Q 노드(sQ2)에 연결될 수 있다. 그리고 드레인 전극은 제 2 서브 브릿지 신호 입력 단자(sBST2_I)에 연결될 수 있고, 소스 전극은 제 2 서브 브릿지 신호 출력 단자(sBST2_O)에 연결될 수 있다.
제 2 서브 브릿지 스테이지(sBST2)의 Q 노드(sQ2)가 충전된 상태에서, 제 7 스위칭 소자(S7)를 통해 하이 논리값을 가진 서브 브릿지 신호를 출력할 수 있다.
제 8 스위칭 소자(S8)의 게이트 전극은, 제 3 서브 브릿지 스테이지(sBST3)의 출력인 제 3 서브 브릿지 신호 출력 단자(sBST3_O)에 연결될 수 있다. 그리고 드레인 전극은 제 2 서브 브릿지 스테이지(sBST2)의 Q 노드(sQ2)에 연결될 수 있고, 소스 전극은 저전위 전압 단자(VSS)에 연결될 수 있다.
제 3 서브 브릿지 스테이지(sBST3)에서 하이 논리값을 가진 서브 브릿지 신호를 출력하면, 제 8 스위칭 소자(S8)는 턴-온 되어 제 2 서브 브릿지 스테이지(sBST2)의 Q 노드(sQ2)가 저전위 전압으로 방전된다. 이에 따라 제 7 스위칭 소자(S7)는 턴-오프 되므로, 제 2 서브 브릿지 스테이지(sBST2)는 비활성화 상태가 되어 하이 논리값을 가진 서브 브릿지 신호를 출력할 수 없다.
제 9 스위칭 소자(S9)의 게이트 전극은, 제 3 서브 브릿지 스테이지(sBST3)의 출력인 제 3 서브 브릿지 신호 출력 단자(sBST3_O)에 연결될 수 있다. 그리고 드레인 전극은 제 2 서브 브릿지 신호 출력 단자(sBST2_O)에 연결될 수 있고, 소스 전극은 저전위 전압 단자(VSS)에 연결될 수 있다.
제 2 서브 브릿지 스테이지(sBST2)가 비활성화된 상태에서, 제 9 스위칭 소자(S9)는 턴-온 되어 저전위 전압을 제 2 서브 브릿지 신호 출력 단자(sBST2_O)로 출력할 수 있다.
제 3 서브 브릿지 스테이지(sBST3)는 제 10 내지 제 13 스위칭 소자(S10 ~ S13)를 포함할 수 있다.
제 10 스위칭 소자(S10)의 게이트 전극과 드레인 전극은, 제 2 서브 브릿지 스테이지(sBST2)의 출력인 제 2 서브 브릿지 신호 출력 단자(sBST2_O)에 연결될 수 있다.
그리고 소스 전극은 제 3 서브 브릿지 스테이지(sBST3)의 Q 노드(sQ3)에 연결될 수 있다.
제 2 서브 브릿지 스테이지(sBST2)에서 하이 논리값을 가진 서브 브릿지 신호를 출력하면, 제 3 서브 브릿지 스테이지(sBST3)의 Q 노드(sQ3)가 충전되고, 제 3 서브 브릿지 스테이지(sBST3)는 활성화 상태가 되어 하이 논리값을 가진 서브 브릿지 신호를 출력할 수 있다.
제 11 스위칭 소자(S11)의 게이트 전극은 제 3 서브 브릿지 스테이지(sBST3)의 Q 노드(sQ3)에 연결될 수 있다. 그리고 드레인 전극은 제 3 서브 브릿지 신호 입력 단자(sBST3_I)에 연결될 수 있고, 소스 전극은 제 3 서브 브릿지 신호 출력 단자(sBST3_O)에 연결될 수 있다.
제 3 서브 브릿지 스테이지(sBST3)의 Q 노드(sQ3)가 충전된 상태에서, 제 11 스위칭 소자(S11)를 통해 하이 논리값을 가진 서브 브릿지 신호를 출력할 수 있다.
제 12 스위칭 소자(S12)의 게이트 전극은, 제 1 서브 브릿지 스테이지(sBST1)의 출력인 제 1 서브 브릿지 신호 출력 단자(sBST1_O)에 연결될 수 있다. 그리고 드레인 전극은 제 3 서브 브릿지 스테이지(sBST3)의 Q 노드(sQ3)에 연결될 수 있고, 소스 전극은 저전위 전압 단자(VSS)에 연결될 수 있다.
제 1 서브 브릿지 스테이지(sBST1)에서 하이 논리값을 가진 서브 브릿지 신호를 출력하면, 제 12 스위칭 소자(S12)는 턴-온 되어 제 3 서브 브릿지 스테이지(sBST3)의 Q 노드(sQ3)가 저전위 전압으로 방전된다. 이에 따라 제 11 스위칭 소자(S11)는 턴-오프 되므로, 제 3 서브 브릿지 스테이지(sBST3)는 비활성화 상태가 되어 하이 논리값을 가진 서브 브릿지 신호를 출력할 수 없다.
제 13 스위칭 소자(S13)의 게이트 전극은, 제 1 서브 브릿지 스테이지(sBST1)의 출력인 제 1 서브 브릿지 신호 출력 단자(sBST1_O)에 연결될 수 있다. 그리고 드레인 전극은 제 3 서브 브릿지 신호 출력 단자(sBST3_O)에 연결될 수 있고, 소스 전극은 저전위 전압 단자(VSS)에 연결될 수 있다.
제 3 서브 브릿지 스테이지(sBST3)가 비활성화된 상태에서, 제 13 스위칭 소자(S13)는 턴-온 되어 저전위 전압을 제 3 서브 브릿지 신호 출력 단자(sBST3_O)로 출력할 수 있다.
제 2 브릿지 스테이지(BST2)는 6개의 스위칭 소자(S14 ~ S19)를 포함할 수 있다. 그리고 제 2 브릿지 스테이지(BST1)의 제 1 내지 제 3 서브 세트 입력 단자(sBST1_SET, sBST2_SET, sBST3_SET)는 각각, 제 1 브릿지 스테이지(BST1)의 제 1 내지 제 3 서브 브릿지 신호 출력 단자(sBST1_O, sBST2_O, sBST3_O)에 연결될 수 있다.
제 14 내지 제 19 스위칭 소자(S14 ~ S19)는 박막 트랜지스터일 수 있다. 그리고 도면에는 제 14 내지 제 19 스위칭 소자(S14 ~ S19)가 NMOS 타입인 예를 나타내었으나, 이에 한정하지 않고 PMOS 타입일 수도 있다.
제 14 스위칭 소자(S14)의 게이트 전극과 드레인 전극은, 제 1 서브 세트 입력 단자(sBST1_SET)에 연결될 수 있다. 그리고 소스 전극은 제 2 브릿지 스테이지(BST2)의 Q 노드(Q2)에 연결될 수 있다.
제 1 서브 브릿지 스테이지(sBST1)에서 하이 논리값을 가진 서브 브릿지 신호를 출력하면, 제 2 브릿지 스테이지(BST2)의 Q 노드(Q2)가 충전된다.
제 15 스위칭 소자(S15)의 게이트 전극과 드레인 전극은, 제 2 서브 세트 입력 단자(sBST2_SET)에 연결될 수 있다. 그리고 소스 전극은 제 2 브릿지 스테이지(BST2)의 Q 노드(Q2)에 연결될 수 있다.
제 2 서브 브릿지 스테이지(sBST2)에서 하이 논리값을 가진 서브 브릿지 신호를 출력하면, 제 2 브릿지 스테이지(BST2)의 Q 노드(Q2)가 충전된다.
제 16 스위칭 소자(S16)의 게이트 전극과 드레인 전극은, 제 3 서브 세트 입력 단자(sBST3_SET)에 연결될 수 있다. 그리고 소스 전극은 제 2 브릿지 스테이지(BST2)의 Q 노드(Q2)에 연결될 수 있다.
제 3 서브 브릿지 스테이지(sBST3)에서 하이 논리값을 가진 서브 브릿지 신호를 출력하면, 제 2 브릿지 스테이지(BST2)의 Q 노드(Q2)가 충전된다.
제 1 내지 제 3 서브 브릿지 스테이지(sBST1, sBST2, sBST3)는, 터치 구간 동안 교대로 반복하여 하이 논리값을 가진 서브 브릿지 신호를 출력함으로써, 제 2 브릿지 스테이지(BST2)의 Q 노드(Q2)가 터치 구간 동안 충전 상태를 유지하도록 할 수 있다.
제 17 스위칭 소자(S17)의 게이트 전극은 제 2 브릿지 스테이지(BST2)의 Q 노드(Q2)에 연결될 수 있다. 그리고 드레인 전극은 제 2 브릿지 신호 입력 단자(BST2_I)에 연결될 수 있고, 소스 전극은 제 2 브릿지 신호 출력 단자(BST2_O)에 연결될 수 있다.
제 2 브릿지 스테이지(BST2)의 Q 노드(Q2)가 충전된 상태에서, 제 17 스위칭 소자(S17)를 통해 하이 논리값을 가진 브릿지 신호를 출력할 수 있다.
제 18 스위칭 소자(S18)의 게이트 전극은, 제 2 브릿지 스테이지(BST2)의 리세트 입력 단자(BST_RST)에 연결될 수 있다. 그리고 드레인 전극은 제 2 브릿지 스테이지(BST2)의 Q 노드(Q2)에 연결될 수 있고, 소스 전극은 저전위 전압 단자(VSS)에 연결될 수 있다.
다음 블록 영역의 첫 번째 스테이지(도 2의 ST1)에서 캐리 신호(CR)를 출력하면, 제 18 스위칭 소자(S18)는 턴-온 되어 제 2 브릿지 스테이지(BST2)의 Q 노드(Q2)가 저전위 전압으로 방전된다. 이에 따라 제 17 스위칭 소자(S17)는 턴-오프 되므로, 제 2 브릿지 스테이지(BST2)는 비활성화 상태가 되어 하이 논리값을 가진 브릿지 신호를 출력할 수 없다.
제 19 스위칭 소자(S19)의 게이트 전극은, 제 2 브릿지 스테이지(BST2)의 리세트 입력 단자(BST_RST)에 연결될 수 있다. 그리고 드레인 전극은 제 2 브릿지 신호 출력 단자(BST2_O)에 연결될 수 있고, 소스 전극은 저전위 전압 단자(VSS)에 연결될 수 있다.
제 2 브릿지 스테이지(BST2)가 비활성화된 상태에서, 제 19 스위칭 소자(S19)는 턴-온 되어 저전위 전압을 제 2 브릿지 신호 출력 단자(BST2_O)로 출력할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로는, 터치 구간 동안 제 1 내지 제 3 서브 브릿지 스테이지(sBST1, sBST2, sBST3)가 교대로 반복하여 하이 논리값을 가진 서브 브릿지 신호를 출력함으로써, 제 2 브릿지 스테이지(BST2)의 Q 노드(Q2)를 충전 상태로 유지할 수 있다.
타이밍 제어부(도 1의 400)는 반복 횟수(예를 들어, R번)를 조절하여, 제 2 브릿지 스테이지(BST2)의 Q 노드(Q2)의 충전 시간을 제어할 수 있다.
제 1 서브 브릿지 스테이지(sBST1)에서 하이 논리값을 가진 서브 브릿지 신호를 출력할 때, 제 2 서브 브릿지 스테이지(sBST2)의 Q 노드(sQ2)를 충전시켜 다음 단계에서 하이 논리값을 가진 서브 브릿지 신호를 원활히 출력하도록 할 수 있다. 그리고 제 3 서브 브릿지 스테이지(sBST3)의 Q 노드(sQ3)를 방전시켜, 하이 논리값을 가진 서브 브릿지 신호가 중복하여 출력되는 것을 방지할 수 있다.
마찬가지로, 제 2 서브 브릿지 스테이지(sBST2)에서 하이 논리값을 가진 서브 브릿지 신호를 출력할 때, 제 3 서브 브릿지 스테이지(sBST3)의 Q 노드(sQ3)를 충전시켜 다음 단계에서 하이 논리값을 가진 서브 브릿지 신호를 원활히 출력하도록 할 수 있다. 그리고 제 1 서브 브릿지 스테이지(sBST1)의 Q 노드(sQ1)를 방전시켜, 하이 논리값을 가진 서브 브릿지 신호가 중복하여 출력되는 것을 방지할 수 있다.
또한, 제 3 서브 브릿지 스테이지(sBST3)에서 하이 논리값을 가진 서브 브릿지 신호를 출력할 때, 제 1 서브 브릿지 스테이지(sBST1)의 Q 노드(sQ1)를 충전시켜 다음 단계에서 하이 논리값을 가진 서브 브릿지 신호를 원활히 출력하도록 할 수 있다. 그리고 제 2 서브 브릿지 스테이지(sBST2)의 Q 노드(sQ2)를 방전시켜, 하이 논리값을 가진 서브 브릿지 신호가 중복하여 출력되는 것을 방지할 수 있다.
이에 따라 제 17 스위칭 소자(S17)가 터치 구간 동안 턴-온 상태를 일정하게 유지할 수 있고, 터치 구간에서 표시 구간으로 전환 시 하이 논리값을 가진 브릿지 신호를 적시에 출력할 수 있게 된다.
적시에 출력된, 하이 논리값을 가진 브릿지 신호는 다음 블록 영역의 첫 번째 스테이지(도 2의 ST1)를 활성화 상태로 만들어 게이트 하이 신호(VGH)를 원활히 출력할 수 있게 하므로, 터치 구간에서 표시 구간으로 전환 시 화상이 비정상적으로 표시되는 현상을 방지할 수 있다.
본 발명의 일 실시예에서는 제 1 브릿지 스테이지(BST1)가 3개의 서브 브릿지 스테이지(sBST1, sBST2, sBST3)를 포함한 예를 나타내었지만, 이에 한정하지는 않는다.
본 발명의 다른 실시예에서는 제 1 브릿지 스테이지(BST1)가 N개의 서브 브릿지 스테이지를 포함할 수 있다.
제 1 서브 브릿지 스테이지는, 본 발명의 일 실시예에 따른 제 1 서브 브릿지 스테이지(sBST1)와 동일할 수 있다.
제 2 내지 제 N 서브 브릿지 스테이지는, 본 발명의 일 실시예에 따른 제 2 및 제 3 서브 브릿지 스테이지(sBST2, sBST3)와 동일할 수 있다.
i 번째 서브 브릿지 스테이지에서 하이 논리값을 가진 서브 브릿지 신호를 출력할 때, i+1 번째 (i 가 N 인 경우 1) 서브 브릿지 스테이지에 포함된 Q 노드를 충전시켜 다음 단계에서 서브 브릿지 신호를 원활히 출력하도록 할 수 있다. 그리고 i-1 번째 (i 가 1 인 경우 N) 서브 브릿지 스테이지에 포함된 Q 노드를 방전시켜, 하이 논리값을 가진 서브 브릿지 신호가 중복하여 출력되는 것을 방지할 수 있다.
이에 따라 제 2 브릿지 스테이지의 제 17 스위칭 소자(S17)가 터치 구간 동안 턴-온 상태를 일정하게 유지할 수 있어, 터치 구간에서 표시 구간으로 전환 시 화상이 적시에 출력되지 않는 현상을 방지할 수 있다.
이와 같은 작동 방식을 게이트 구동회로의 출력 파형을 통해 다음과 같이 설명한다.
도 4는 본 발명의 일 실시예에 따른 쉬프트 레지스터의 출력 파형을 나타낸 도면이다.
도 4에서는 표시 구간에서 터치 구간으로 전환될 때와, 터치 구간에서 표시 구간으로 전환될 때를 나타내었다. 그리고 도 3a에 도시된 스테이지(도 3a의 ST)와, 도 3b에 도시된 제 1 및 제 2 브릿지 스테이지(도 3b의 BST1, BST2)에 포함된 출력 단자의 출력 파형을 나타내었다.
제 1 구간(I1)은, 블록 영역(도 2의 BL1)의 마지막 스테이지(도 2의 STk)의 게이트 신호 출력 단자(Gout(k))에서 게이트 하이 신호(VGH)를 출력하여 화상을 표시하는 구간이다.
제 1 구간(I1)에서는, 마지막 스테이지(도 2의 STk)의 캐리 신호 출력 단자(Cout(k))에서 하이(high) 논리 값을 가진 캐리 신호가 출력되어 이전 스테이지를 비활성화 시킴과 동시에, 제 1 서브 브릿지 스테이지(도 3b의 sBST1)를 활성화 시킨다.
제 2 구간(I2)은, 블록 영역(도 2의 BL1)의 마지막 스테이지(도 2의 STk)에서 표시를 마치고, 터치 입력을 감지할 수 있게 진입하는 구간이다.
제 2 구간(I2)에서는, 제 1 서브 브릿지 스테이지(도 3b의 sBST1)의 입력 단자(sBST1_I)를 통해 수신한 하이 논리 값을 가진 서브 브릿지 신호를, 출력 단자(sBST1_O)를 통해 출력한다.
하이 논리 값을 가진 서브 브릿지 신호를 수신한 블록 영역(도 2의 BL1)의 마지막 스테이지(도 2의 STk)는 비활성화 상태가 되고, 제 2 서브 브릿지 스테이지(도 3b의 sBST2)는 활성화 상태가 된다.
그리고 제 2 브릿지 스테이지(도 2, 도 3b의 BST2)의 Q 노드(Q2)가 충전된다.
제 3 구간(I3)은, 제 1 서브 브릿지 스테이지(sBST1)가 출력을 마치고, 제 2 서브 브릿지 스테이지(sBST2)가 출력을 하는 구간이다.
제 3 구간(I3)에서는, 제 2 서브 브릿지 스테이지(sBST2)의 입력 단자(sBST2_I)를 통해 수신한 하이 논리 값을 가진 서브 브릿지 신호를, 출력 단자(sBST2_O)를 통해 출력한다.
하이 논리 값을 가진 서브 브릿지 신호를 수신한 제 1 서브 브릿지 스테이지(도 3b의 sBST1)는 비활성화 상태가 되고, 제 3 서브 브릿지 스테이지(도 3b의 sBST3)는 활성화 상태가 된다.
그리고 제 2 브릿지 스테이지(도 2, 도 3b의 BST2)의 Q 노드(Q2)가 충전 상태를 유지하게 된다.
제 4 구간(I4)은, 제 2 서브 브릿지 스테이지(sBST2)가 출력을 마치고, 제 3 서브 브릿지 스테이지(sBST3)가 출력을 실행하는 구간이다.
제 4 구간(I4)에서는, 제 3 서브 브릿지 스테이지(sBST3)의 입력 단자(sBST3_I)를 통해 수신한 하이 논리 값을 가진 서브 브릿지 신호를, 출력 단자(sBST3_O)를 통해 출력한다.
하이 논리 값을 가진 서브 브릿지 신호를 수신한 제 2 서브 브릿지 스테이지(도 3b의 sBST2)는 비활성화 상태가 되고, 제 1 서브 브릿지 스테이지(도 3b의 sBST1)는 활성화 상태가 된다.
그리고 제 2 브릿지 스테이지(도 2, 도 3b의 BST2)의 Q 노드(Q2)는 계속하여 충전 상태를 유지하게 된다.
터치 구간 동안 제 2 내지 제 4 구간(I2, I3, I4)은 교대로 반복하여 실행될 수 있다. 예를 들어 R번 동안 반복하여 실행될 수 있으며, 그 횟수는 타이밍 제어부(도 1의 400)에서 조절할 수 있다. 이에 따라 제 2 브릿지 스테이지(도 2, 도 3b의 BST2)의 Q 노드(Q2)를 계속하여 충전 상태로 유지할 수 있다.
제 5 구간(I5)은, 교대로 반복되던 제 2 내지 제 4 구간(I2, I3, I4)이 종료되고, 제 2 브릿지 스테이지(도 2, 도 3b의 BST2)가 출력을 하는 구간이다.
제 5 구간(I5)에서는, 제 2 브릿지 스테이지(도 2, 도 3b의 BST2)가 입력 단자(BST2_I)를 통해 수신한 하이 논리 값을 가진 브릿지 신호를, 출력 단자(BST2_O)를 통해 출력한다.
제 2 브릿지 스테이지(도 2, 도 3b의 BST2)의 Q 노드(Q2)는 충전 상태를 유지하여 하이 논리 값을 가진 브릿지 신호를 적시에 출력할 수 있으므로, 다음 블록 영역(도 2의 BL2)의 첫 번째 스테이지(도 2의 ST1)를 활성화 시킬 수 있다.
제 6 구간(I6)은, 다음 블록 영역(도 2의 BL2)의 첫 번째 스테이지(도 2의 ST1)의 게이트 신호 출력 단자(Gout(k+1))에서 게이트 하이 신호(VGH)를 출력하여 화상을 표시하는 구간이다.
제 6 구간(I6)에서는, 다음 블록 영역(도 2의 BL2)의 첫 번째 스테이지(도 2의 ST1)의 캐리 신호 출력 단자(Cout(k+1))에서 하이 논리 값을 가진 캐리 신호가 출력되어 다음 스테이지를 활성화 시킴과 동시에, 제 2 브릿지 스테이지(도 2, 도 3b의 BST2)를 비활성화 시킨다.
이에 따라 제 6 구간(I6)에 진입하면, 제 2 내지 제 5 구간(I2 ~ I5)에서 실행되던 터치 구간이 종료되고, 표시 구간이 다시 진행하게 된다.
도 5a와 도 5b는 본 발명의 일 실시예에 따른 쉬프트 레지스터에서, 제 1 서브 브릿지 스테이지 및 제 2 브릿지 스테이지에 포함된 Q 노드의 전압 파형을 각각 나타낸 도면이다.
도 5a에 도시된 것과 같이, 제 1 서브 브릿지 스테이지(도 3b의 sBST1)가 하이(high) 논리값을 가진 서브 브릿지 신호를 출력할 때와, 제 3 서브 브릿지 스테이지(도 3b의 sBST3)가 하이 논리값을 가진 서브 브릿지 신호를 출력할 때, 제 1 서브 브릿지 스테이지(도 3b의 sBST1)의 Q 노드(도 3b의 sQ1)의 충전 상태를 유지하는 것을 볼 수 있다.
충전 상태를 유지하는 구간은 도 4에 도시된 제 2 구간(도 4의 I2) 및 제 4 구간(도 4의 I4)으로 볼 수 있다.
그리고 제 2 서브 브릿지 스테이지(도 3b의 sBST2)가 하이 논리값을 가진 서브 브릿지 신호를 출력할 때, 제 1 서브 브릿지 스테이지(도 3b의 sBST1)의 Q 노드(도 3b의 sQ1)가 방전되는 것을 볼 수 있다.
방전되는 구간은 도 4에 도시된 제 3 구간(도 4의 I3)으로 볼 수 있다.
한편, 도 5b에 도시된 것과 같이, 제 2 브릿지 스테이지(도 3b의 BST2)의 Q 노드(도 3b의 Q2)는 제 1 내지 제 3 서브 브릿지 스테이지(sBST1, sBST2, sBST3)에 의해 교대로 반복하여 충전되므로, 전압이 강하되지 않고 일정 상태를 유지하는 것을 볼 수 있다.
이에 따라 터치 구간에서 표시 구간으로 전환 시 하이 논리 값을 가진 브릿지 신호를 적시에 출력하여, 다음 블록 영역의 행 라인에서 화상이 표시되지 않는 것을 방지할 수 있다.
이와 같이 본 발명을 상기 실시예로 설명하였지만, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
500 : 게이트 구동부 510 : 쉬프트 레지스터
BL1, BL2, ... : 블록 영역 ST1 ~ STk : 스테이지
BST1, BST2 : 제 1 및 제 2 브릿지 스테이지
sBST1, sBST2, sBST3 : 제 1 내지 제 3 서브 브릿지 스테이지
NC : 노드 제어부 Q : 스테이지의 Q 노드
QB : 스테이지의 QB 노드 T1 ~ T4 : 제 1 내지 제 4 트랜지스터
S1 ~ S19 : 제 1 내지 제 19 스위칭 소자
sQ1, sQ2, SQ3 : 제 1 내지 제 3 서브 브릿지 스테이지의 Q 노드
Q2 : 제 2 브릿지 스테이지의 Q 노드
BL1, BL2, ... : 블록 영역 ST1 ~ STk : 스테이지
BST1, BST2 : 제 1 및 제 2 브릿지 스테이지
sBST1, sBST2, sBST3 : 제 1 내지 제 3 서브 브릿지 스테이지
NC : 노드 제어부 Q : 스테이지의 Q 노드
QB : 스테이지의 QB 노드 T1 ~ T4 : 제 1 내지 제 4 트랜지스터
S1 ~ S19 : 제 1 내지 제 19 스위칭 소자
sQ1, sQ2, SQ3 : 제 1 내지 제 3 서브 브릿지 스테이지의 Q 노드
Q2 : 제 2 브릿지 스테이지의 Q 노드
Claims (11)
- K 개의 스테이지를 각각 구비하는 블록 영역 M 개와;
상기 블록 영역 사이에 배치되는 제 1 및 제 2 브릿지 스테이지를 각각 M-1 개씩 포함하고,
상기 제 1 브릿지 스테이지는 N 개의 서브 브릿지 스테이지를 포함하며,
표시 구간 동안 상기 K 개의 스테이지는 순차적으로 게이트 신호를 출력하고,
터치 구간 동안 상기 N 개의 서브 브릿지 스테이지는 교대로 반복하여 하이(high) 논리값을 가진 서브 브릿지 신호를 출력하여, 상기 제 2 브릿지 스테이지의 Q 노드를 충전하는 쉬프트 레지스터.
- 제 1 항에 있어서,
상기 표시 구간 동안, 활성화 상태인 스테이지는 캐리 신호를 출력하며,
상기 캐리 신호에 의해, 이전 스테이지가 비활성화 상태가 되고, 다음 스테이지가 활성화 상태가 되는 쉬프트 레지스터.
- 제 1 항에 있어서,
상기 N 개의 서브 브릿지 스테이지 중,
제 1 내지 제 N 서브 브릿지 스테이지가 R 번 반복하여, 하이(high) 논리 값을 가진 서브 브릿지 신호를 순차적으로 출력하는 쉬프트 레지스터.
- 제 3 항에 있어서,
상기 N 개의 서브 브릿지 스테이지 중,
i 번째 (1 ≤ i ≤ N) 서브 브릿지 스테이지는 하이(high) 논리 값을 가진 서브 브릿지 신호를 출력하여, i+1 번째 (i 가 N 인 경우 1) 서브 브릿지 스테이지와 제 2 브릿지 스테이지의 Q 노드를 충전하고, i-1 번째 (i 가 1 인 경우 N) 서브 브릿지 스테이지의 Q 노드를 방전하는 쉬프트 레지스터.
- 제 4 항에 있어서,
상기 제 1 브릿지 스테이지에 포함되는 서브 브릿지 스테이지의 개수 N 개는 3 개인 쉬프트 레지스터.
- 제 1 항에 있어서,
상기 서브 브릿지 스테이지는 제 1, 2 스위칭 소자를 포함하며,
상기 제 1 스위칭 소자의 게이트 및 드레인 전극은 이전 서브 브릿지 스테이지의 출력 단자와 연결되고, 소스 전극은 상기 서브 브릿지 스테이지의 Q 노드와 연결되며,
상기 제 2 스위칭 소자의 게이트 전극은 다음 서브 브릿지 스테이지의 출력 단자와 연결되고, 드레인 전극은 상기 서브 브릿지 스테이지의 Q 노드와 연결되며, 소스 전극은 저전위 전압 단자와 연결되는 쉬프트 레지스터.
- 제 6 항에 있어서,
상기 서브 브릿지 스테이지는 제 3 스위칭 소자를 더 포함하고,
상기 제 3 스위칭 소자의 게이트 전극은 상기 서브 브릿지 스테이지의 Q 노드와 연결되며, 드레인 전극은 상기 서브 브릿지 스테이지의 입력 단자와 연결되며, 소스 전극은 상기 서브 브릿지 스테이지의 출력 단자와 연결되는 쉬프트 레지스터.
- 제 7 항에 있어서,
상기 서브 브릿지 스테이지는 제 4 스위칭 소자를 더 포함하고,
상기 제 4 스위칭 소자의 게이트 전극은 다음 서브 브릿지 스테이지의 출력 단자와 연결되며, 드레인 전극은 상기 서브 브릿지 스테이지의 출력 단자와 연결되며, 소스 전극은 저전위 전압 단자와 연결되는 쉬프트 레지스터.
- 제 8 항에 있어서,
상기 제 2 브릿지 스테이지는 제 5 스위칭 소자를 포함하고,
상기 제 5 스위칭 소자의 게이트 전극은 상기 제 2 브릿지 스테이지의 Q 노드와 연결되며, 드레인 전극은 상기 제 2 브릿지 스테이지의 입력 단자와 연결되며, 소스 전극은 상기 제 2 브릿지 스테이지의 출력 단자와 연결되는 쉬프트 레지스터.
- 제 9 항에 있어서,
상기 제 2 브릿지 스테이지는 제 6, 7 스위칭 소자를 포함하고,
상기 제 6, 7 스위칭 소자의 게이트 전극은 리세트 입력 단자와 연결되며, 소스 전극은 저전위 전압 단자와 연결되고,
상기 제 6 스위칭 소자의 드레인 전극은 상기 제 2 브릿지 스테이지의 Q 노드와 연결되고,
상기 제 7 스위칭 소자의 드레인 전극은 상기 제 2 브릿지 스테이지의 출력 단자와 연결되는 쉬프트 레지스터.
- 게이트 라인 및 데이터 라인과, 상기 게이트 라인과 데이터 라인이 교차하여 형성된 화소 영역을 구비하는 표시패널과;
Tx 라인 및 Rx 라인과, 상기 Tx 라인과 Rx 라인이 교차하여 형성된 터치 전극을 구비하는 터치패널과;
상기 Tx 라인에 터치구동 신호를 전송하고, 상기 Rx 라인으로부터 터치감지 신호를 수신하여, 터치 입력 여부를 감지하는 터치패널 구동부와;
게이트 신호와 데이터 신호의 출력 타이밍을 제어하는 타이밍 제어부와;
제 1 항 내지 제 10 항 중 어느 하나의 항의 상기 쉬프트 레지스터를 포함하는 게이트 구동부와;
데이터 신호를 상기 데이터 라인에 전송하는 데이터 구동부를 포함하는 터치 표시장치.
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| KR1020190174972A KR102670708B1 (ko) | 2019-12-26 | 2019-12-26 | 쉬프트 레지스터 및 이를 포함하는 터치 표시장치 |
Applications Claiming Priority (1)
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| KR1020190174972A KR102670708B1 (ko) | 2019-12-26 | 2019-12-26 | 쉬프트 레지스터 및 이를 포함하는 터치 표시장치 |
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