KR102666834B1 - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

표시 장치는 화소 회로층을 포함한다. 제1 전극 및 제2 전극은 화소 회로층 상에 배치되되 상호 이격된다. 제1 절연층은 화소 회로층, 제1 전극 및 제2 전극 상에 배치된다. 도전 패턴은 제1 절연층 상에 배치되고, 제1 전극 및 제2 전극과 전기적으로 절연이다. 뱅크는 도전 패턴 상에 배치된다. 발광 소자들은 절연층 상에서 제1 전극 및 제2 전극 사이에 배치되며 제1 전극 및 제2 전극에 전기적으로 연결된다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명의 실시예는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 초소형의 발광 소자들을 이용하여 발광 장치의 광원을 구성하는 기술이 개발되고 있다. 이러한 발광 장치는 표시 장치나 조명 장치와 같은 각종 전자 장치에 이용될 수 있다.
발광 소자들은 잉크젯 방식 등을 통해 기판 상에 공급될 수 있으며, 발광 소자들이 공급되는 각각의 발광 영역을 정의하는 뱅크(bank)에 의해, 각각의 발광 영역에 공급된 발광 소자들은 상호 섞이지 않을 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 보다 향상된 특성을 가지는 뱅크를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는, 보다 간단한 공정을 통해 뱅크를 포함하는 표시 장치를 제조하는 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 화소 회로층; 상기 화소 회로층 상에 배치되되 상호 이격된 제1 전극 및 제2 전극; 상기 화소 회로층, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층; 상기 제1 절연층 상에 배치되고, 상기 제1 전극 및 상기 제2 전극과 전기적으로 절연인 도전 패턴; 상기 도전 패턴 상에 배치되는 뱅크; 및 상기 절연층 상에서 상기 제1 전극 및 상기 제2 전극 사이에 배치되며 상기 제1 전극 및 상기 제2 전극에 전기적으로 연결된 발광 소자들을 포함한다.
일 실시예에 의하면, 상기 뱅크의 측면이 상기 제1 절연층의 상부면과 이루는 각도는 70도 내지 90도 일 수 있다.
일 실시예에 의하면, 상기 뱅크는 상기 도전 패턴과 완전 중첩하고, 상기 뱅크의 상기 측면은 상기 도전 패턴의 측면과 동일 평면 상에 위치할 수 있다.
일 실시예에 의하면, 상기 뱅크는 상기 도전 패턴과 접하는 경계면에서 상기 측면에 형성된 오목홈을 포함하고, 상기 경계면에 인접한 상기 뱅크의 일부분은 역테이퍼진 형상을 가질 수 있다.
일 실시예에 의하면, 상기 뱅크는 상기 도전 패턴과 중첩하되, 상기 뱅크와 상기 도전 패턴 사이의 경계면에서, 상기 뱅크의 제1 폭은 상기 도전 패턴의 제2 폭보다 클 수 있다.
일 실시예에 의하면, 상기 도전 패턴은 습식 식각에 의해 제거되는 도전 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 도전 패턴은 투명 도전 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 뱅크는 상기 발광소자들로부터 입사되는 광을 차단하는 차광 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 전극 및 상기 화소 회로층 사이에 개재된 제1 격벽; 및 상기 제2 전극 및 상기 화소 회로층 사이에 개재된 제2 격벽을 더 포함하고, 상기 발광 소자들은 상기 제1 격벽 및 상기 제2 격벽 사이에 배치되며, 상기 뱅크의 두께는 상기 제1 격벽의 두께보다 클 수 있다.
일 실시예에 의하면, 상기 도전 패턴은 상기 제1 격벽 및 제2 격벽과 중첩하지 않을 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 발광 소자들 각각의 제1 단부와 상기 제1 전극의 일 영역 상에 배치되어, 상기 제1 단부를 상기 제1 전극에 전기적으로 연결하는 제1 컨택 전극; 및 상기 발광 소자들 각각의 제2 단부와 상기 제2 전극의 일 영역 상에 배치되어, 상기 제2 단부를 상기 제2 전극에 전기적으로 연결하는 제2 컨택 전극을 더 포함할 수 있다.
일 실시예에 의하면, 상기 도전 패턴, 상기 제1 컨택 전극 및 상기 제2 컨택 전극은 동일한 평면 상에 위치할 수 있다.
일 실시예에 의하면, 상기 도전 패턴의 두께는 상기 제1 컨택 전극의 두께와 다를 수 있다.
일 실시예에 의하면, 상기 화소 회로층은 상기 뱅크에 의해 구분된 제1 발광 영역, 제2 발광 영역, 및 제3 발광 영역을 포함하고, 상기 발광 소자들은 상기 제1 발광 영역에 배치된 제1 발광 소자, 상기 제2 발광 영역에 배치된 제2 발광 소자, 및 상기 제3 발광 영역에 배치된 제3 발광 소자를 포함하며, 상기 제1 발광 소자, 상기 제2 발광 소자, 및 상기 제3 발광 소자는 상호 다른 색상들로 발광할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각은, 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드일 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 화소 회로층; 상기 화소 회로층 상에 배치되되 상호 이격된 제1 전극 및 제2 전극; 상기 화소 회로층, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층; 상기 제1 절연층 상에 형성된 뱅크; 상기 뱅크와 중첩하여 배치되고, 상기 제1 전극 및 상기 제2 전극과 전기적으로 절연인 도전 패턴; 및 상기 절연층 상에서 상기 제1 전극 및 상기 제2 전극 사이에 배치되며 상기 제1 전극 및 상기 제2 전극에 전기적으로 연결된 발광 소자들을 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 화소 회로층을 준비하는 단계; 상기 화소 회로층 상에 상호 이격된 제1 전극 및 제2 전극을 형성하는 단계; 상기 화소 회로층, 상기 제1 전극 및 상기 제2 전극 상에 제1 절연층을 형성하는 단계; 상기 절연층 상에 차광층을 형성하는 단계; 상기 차광층 상에 마스크를 패터닝하는 단계; 및 상기 마스크에 의해 노출된 차광층을 식각하여 뱅크를 형성하는 단계;를 포함한다.
일 실시예에 의하면, 상기 제1 절연층 상에 상기 차광층을 형성하는 단계는, 상기 제1 절연층 상에 도전층을 형성하는 단계; 및 상기 도전층 상에 상기 차광층을 형성하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 뱅크를 형성하는 단계는, 상기 마스크에 의해 노출된 차광층을 건식 식각하는 단계; 및 상기 마스크에 의해 노출된 상기 도전층의 일부 및 상기 마스크를 습식 식각하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 마스크 및 상기 도전층은 동일한 물질을 포함할 수 있다.
본 발명의 실시예에 따른 표시 장치 및 표시 장치의 제조 방법은, 건식 식각 공정을 통해 뱅크를 형성함으로써, 원하는 프로파일 각도 및 두께를 가지는 뱅크를 용이하게 형성할 수 있다.
또한, 표시 장치 및 표시 장치의 제조 방법은, 뱅크 하부에 도전 패턴(또는, 도전층)을 형성함으로써, 건식 식각 공정시 하부 구조물(예를 들어, 제1 절연층, 제1 및 제2 전극들)의 손상을 방지하고, 뱅크의 잔사를 제거할 수 있다. 따라서, 잔사에 기인한 불량(예를 들어, 잔사에 기인한 단락(short), 발광 소자들의 정렬 불량 등)이 방지될 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 5a 내지 도 5c는 도 4의 표시 장치에 포함된 서브 화소의 일 예를 나타내는 회로도들이다.
도 6은 도 4의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다.
도 7은 도 6의 I-I'선을 따라 자른 서브 화소의 일 예를 나타내는 단면도이다.
도 8a 및 도 8b는 도 7의 제1 영역을 확대한 일 예를 나타내는 단면도들이다.
도 9a 내지 도 9c는 도 6의 I-I'선을 따라 자른 서브 화소의 다른 예를 나타내는 단면도들이다.
도 10은 도 6의 II-II'선을 따라 자른 화소의 일 예를 나타내는 단면도이다.
도 11a 내지 도 11e는 도 7의 서브 화소를 제조하는 과정의 일 예를 나타내는 단면도들이다.
도 12a는 도 6의 화소의 비교예를 나타내는 전자현미경 이미지이다.
도 12b는 도 6의 화소의 일 예를 나타내는 전자현미경 이미지이다.
도 13a 및 도 13b는 도 7의 서브 화소 내 발광 소자를 정렬하는 과정의 일 예를 나타내는 단면도들이다.
도 14a 내지 도 14c는 도 7의 서브 화소를 제조하는 과정의 일 예를 나타내는 단면도들이다.
도 15a 내지 도 15d는 도 6의 I-I'선을 따라 자른 서브 화소의 또 다른 예를 나타내는 단면도들이다.
도 16a 내지 도 16d는 도 15a의 서브 화소를 제조하는 과정의 일 예를 나타내는 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치 또는 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1a 및 도 1b에서 원 기둥 형상의 막대형 발광 소자(LD)가 도시되었으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되는 것은 아니다.
도 1a 및 도 1b를 참조하면, 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 일 방향을 따라 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)는 일 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 여기서, 막대 형상은 원 기둥 또는 다각 기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 나노 스케일 또는 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수도 있다.
제1 도전형 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 도전형 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계가 인가 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)는 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용될 수 있다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)의 타입과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다.
실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 3a 및 도 3b는 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b를 참조하면, 발광 소자(LD)는 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 발광 소자(LD)는 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 전극층들(14, 15) 각각은 금속 또는 도전성 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 구성될 수 있다. 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 다만, 이에 한정되는 것은 아니며, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 예를 들어, 활성층(12)의 표면에 절연성 피막(INF)이 제공됨으로써, 활성층(12)이 적어도 하나의 전극(예를 들어, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것이 방지될 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성이 확보될 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함으로써, 발광 소자(LD)의 표면 결함이 최소화되고, 발광 소자(LD)의 수명 및 효율이 향상될 수 있다. 또한, 발광 소자(LD)에 절연성 피막(INF)을 형성함으로써, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되더라도, 발광 소자들(LD)의 사이에서 원하지 않는 단락이 방지될 수 있다.
일 실시예에서, 발광 소자(LD)는 표면 처리 과정(예를 들어, 코팅)을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있다. 여기서, 발광 영역은 발광 소자들(LD)에 의해 광이 발산되는 영역으로, 광이 발산되지 않은 비발광 영역과 구별될 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 복수의 초소형 발광 소자들(LD)을 배치하고, 이를 통해 각 화소의 발광 유닛을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예컨대, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 4에는 도 1a 내지 도 3b에서 설명한 발광 소자들(LD)을 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히, 표시 장치에 구비되는 표시 패널(PNL)이 도시되어 있다. 실시예에 따라, 도 4에는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조가 간략하게 도시되어 있다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수도 있다.
도 4를 참조하면, 표시 패널(PNL)은, 베이스 층(SUB1)(또는, 기판)과, 베이스 층(SUB1) 상에 배치된 화소(PXL)를 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 베이스 층(SUB1)은, 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리를 따라 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수도 있다.
베이스 층(SUB1)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 예를 들어, 베이스 층(SUB1)은 하부 패널(예를 들어, 표시 패널(PNL)의 하판)의 베이스 부재를 구성할 수 있다.
실시예에 따라, 베이스 층(SUB1)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(SUB1)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 베이스 층(SUB1)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 베이스 층(SUB1)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
베이스 층(SUB1) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정된다. 일 예로, 베이스 층(SUB1)은, 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소(PXL)는 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 예를 들어, 화소(PXL)는, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 서로 병렬로 연결된 복수의 막대형 발광 다이오드들을 포함할 수 있다. 복수의 막대형 발광 다이오드들은 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소(PXL)는 복수의 서브 화소들을 포함할 수 있다. 일 예로, 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 실시예에 따라, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 서로 다른 색상들로 발광할 수 있다. 일 예로, 제1 서브 화소(SPX1)는 적색으로 발광하는 적색 서브 화소일 수 있고, 제2 서브 화소(SPX2)는 녹색으로 발광하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SPX3)는 청색으로 발광하는 청색 서브 화소일 수 있다. 다만, 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 서브 화소들이 발하는 광의 색상은 다양하게 변경될 수 있다. 또한, 도 4에서는 표시 영역(DA)에서 화소(PXL)가 스트라이프 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PX)는 현재 공지된 다양한 화소 배열 형태를 가지고 배치될 수 있다.
일 실시예에서, 화소(PXL)(또는, 서브 화소들 각각)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 수동형 또는 능동형 구조를 가진 표시 장치의 화소로 구성될 수 있다.
도 5a 내지 도 5c는 도 4의 표시 장치에 포함된 서브 화소의 일 예를 나타내는 회로도들이다. 도 5a 내지 도 5에는 도 4에 도시된 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나가 도시되어 있다. 도 5a 내지 도 5c에는, 능동형 표시 장치(일 예로, 능동형 발광 표시 장치)에 구비될 수 있는 서브 화소(SPX)의 서로 다른 실시예를 도시한 것이다.
예를 들어, 도 5a 내지 도 5c에 도시된 서브 화소(SPX)는 도 4의 표시 패널(PNL)에 구비된 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나일 수 있으며, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 따라서, 도 5a 내지 도 5c에서는 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)을 포괄하여 서브 화소(SPX)로 지칭하기로 한다.
먼저 도 5a를 참조하면, 서브 화소(SPX)는, 발광 유닛(LSU)과, 발광 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
실시예에 따라, 발광 유닛(LSU)은 제1 및 제2 전원들(VDD, VSS)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS) 간의 전위 차는 적어도 서브 화소(SPX)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 5a에서는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수도 있다. 다른 예로, 적어도 하나의 서브 화소(SPX)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
실시예에 따라, 발광 소자들(LD) 각각의 일 단부는, 제1 전극을 통해 해당 화소 회로(PXC)에 공통으로 접속되며, 화소 회로(PXC)를 통해 제1 전원(VDD)에 접속될 수 있다. 발광 소자들(LD) 각각의 다른 단부는, 제2 전극을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
발광 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 서브 화소(SPX)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 서브 화소(SPX)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되었다고 할 때, 서브 화소(SPX)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 화소 회로(PXC)는 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1, 또는, 구동 트랜지스터)는 제1 전원(VDD)과 발광 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2, 또는, 스위칭 트랜지스터)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속될 수 있다.
제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달될 수 있다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
한편, 도 5a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)이 모두 P타입의 트랜지스터들인 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
일 예로, 도 5b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 도 5b에 도시된 서브 화소(SPX)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치가 변경된 것을 제외하고, 그 구성 및 동작이 도 5a의 화소 회로(PXC)와 실질적으로 유사할 수 있다. 따라서, 도 5b의 서브 화소(SPX)에 대한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 5a 및 도 5b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 5c에 도시된 실시예와 같이 구성될 수도 있다.
도 5c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 서브 화소(SPX)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 발광 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속될 수 있다. 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 유닛(LSU)의 제1 전극과 초기화 전원(Vint)의 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속될 수 있다. 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 유닛(LSU)의 제1 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
한편, 도 5c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예를 들어 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다. 또한, 이 경우 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나를 제어하기 위한 제어 신호(일 예로, 주사 신호 및/또는 데이터 신호)의 전압 레벨은 변경될 수 있다.
또한, 본 발명에 적용될 수 있는 서브 화소(SPX)의 구조가 도 5a 내지 도 5c에 도시된 실시예들에 한정되지는 않으며, 서브 화소(SPX)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 서브 화소(SPX)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서 서브 화소(SPX)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(LSU)의 제1 및 제2 전극들 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 6은 도 4의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다. 도 6에는 화소(PXL)의 발광 소자들(LD)이 배치되는 표시 소자층을 중심으로 화소(PXL)의 구조가 도시되어 있다.
도 4 내지 도 6을 참조하면, 화소(PXL)는 베이스 층(SUB1) 상에 규정된 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은, 화소(PXL)를 구성하는 복수의 서브 화소들(SPX)에 대응하는 서브 화소 영역들(SPA)을 포함할 수 있다.
예를 들어, 화소 영역(PXA)은, 제1 서브 화소(SPX1)가 형성되는 제1 서브 화소 영역(SPA1), 제2 서브 화소(SPX2)가 형성되는 제2 서브 화소 영역(SPA2), 및 제3 서브 화소(SPX3)가 형성되는 제3 서브 화소 영역(SPA3)을 포함할 수 있다. 제1 내지 제3 서브 화소 영역들(SPA1, SPA2, SPA3) 각각은, 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)가 배치되는 발광 영역(EMA)을 포함할 수 있다. 실시예에 따라, 각각의 발광 영역(EMA)은, 상기 발광 영역(EMA)을 둘러싸는 뱅크(BNK)에 의해 정의될 수 있다.
실시예에 따라, 제1 서브 화소(SPX1)는, 이에 대응하는 제1 서브 화소 영역(SPA1)에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 일 예로, 제1 서브 화소(SPX1)는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 제1 발광 소자들(LD1)을 포함할 수 있다.
실시예에 따라, 제2 서브 화소(SPX2)는, 이에 대응하는 제2 서브 화소 영역(SPA2)에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 일 예로, 제2 서브 화소(SPX2)는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 제2 발광 소자들(LD2)을 포함할 수 있다.
실시예에 따라, 제3 서브 화소(SPX3)는, 이에 대응하는 제3 서브 화소 영역(SPA3)에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 일 예로, 제3 서브 화소(SPX3)는, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 제3 발광 소자들(LD3)을 포함할 수 있다.
실시예에 따라, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은, 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 설명의 편의상, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 임의의 하나를 서브 화소(SPX)로, 서브 화소(SPX)가 형성되는 영역을 서브 화소 영역(SPA)으로, 서브 화소 영역(SPA)에 배치되는 적어도 하나의 제1, 제2 또는 제3 발광 소자(LD1, LD2, 또는 LD3)를 발광 소자(LD)로 포괄적으로 지칭하여, 서브 화소(SPX)의 구조를 상세히 설명하기로 한다.
실시예에 따라, 서브 화소(SPX)는, 서브 화소 영역(SPA)에 서로 이격되어 배치된 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 전극(ELT1)의 일 영역과 중첩되는 제1 격벽(PW1) 및 제1 컨택 전극(CNE1)과, 제2 전극(ELT2)의 일 영역과 중첩되는 제2 격벽(PW2) 및 제2 컨택 전극(CNE2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)(일 예로, 서로 병렬로 연결된 복수의 발광 소자들)을 포함할 수 있다.
실시예에 따라, 제1 전극(ELT1) 및 제2 전극(ELT2)은 각각의 서브 화소 영역(SPA)에 서로 이격되어 배치되며, 적어도 일 영역이 서로 마주하도록 배치될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 발광 영역(EMA)에서 제1 방향(DR1)을 따라 소정 간격만큼 이격되어 나란히 배치되며, 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 각각 연장할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 전극(ELT1)은 제1 반사 전극(REF1) 및 제1 도전성 캡핑층(CPL1)을 포함한 다중층 구조를 가질 수 있고, 제2 전극(ELT2)은 제2 반사 전극(REF2) 및 제2 도전성 캡핑층(CPL2)을 포함한 다중층 구조를 가질 수 있다.
또한, 제1 및 제2 반사 전극들(REF1, REF2) 각각은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 각각의 제1 반사 전극(REF1)은 적어도 하나의 반사성 도전층을 포함하며, 반사성 도전층의 상부 및/또는 하부에 배치되는 적어도 하나의 투명 도전층을 선택적으로 더 포함할 수 있다. 유사하게, 제2 반사 전극(REF2)은 적어도 하나의 반사성 도전층을 포함하며, 반사성 도전층의 상부 및/또는 하부에 배치되는 적어도 하나의 투명 도전층을 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 전극(ELT1)은 제1 연결 전극(CNL1)에 연결될 수 있다. 예를 들면, 제1 전극(ELT1)은 제1 연결 전극(CNL1)과 일체로 연결될 수 있다. 일 예로, 제1 전극(ELT1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제1 전극(ELT1)과 제1 연결 전극(CNL1)이 일체로 형성되는 경우, 제1 연결 전극(CNL1)을 제1 전극(ELT1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제1 전극(ELT1) 및 제1 연결 전극(CNL1)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 서브 화소 영역(SPA) 내에서 서로 다른 방향들을 따라 연장할 수 있다. 일 예로, 제1 연결 전극(CNL1)이 제1 방향(DR1)을 따라 연장하는 경우, 제1 전극(ELT1)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장할 수 있다.
실시예에 따라, 제1 연결 전극(CNL1)은 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 연결 전극(CNL1)은, 제1 반사 전극(REF1)과 일체로 연결된 제1_1 연결 전극(CNL1_1)과, 제1 도전성 캡핑층(CPL1)과 일체로 연결된 제1_2 연결 전극(CNL1_2)을 포함할 수 있다. 실시예에 따라, 제1 연결 전극(CNL1)은 제1 전극(ELT1)과 동일한 단면 구조(또는, 적층 구조)를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 제1 컨택홀(CH1)을 통해 서브 화소(SPX)의 화소 회로(PXC), 일 예로 도 5a 내지 도 5c 중 어느 하나에 도시된 화소 회로(PXC)에 접속될 수 있다. 실시예에 따라, 제1 컨택홀(CH1)은 각 서브 화소(SPX)의 발광 영역(EMA)의 외부에 배치될 수 있다. 일 예로, 제1 컨택홀(CH1)은, 뱅크(BNK)와 중첩하여 해당 발광 영역(EMA)의 주변에 배치될 수 있다. 이 경우, 뱅크(BNK)에 의해 제1 컨택홀(CH1)이 커버되면서, 발광 영역(EMA)에서 패턴 비침이 발생하는 것을 방지할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 제1 컨택홀(CH1)이 발광 영역(EMA)의 내부에 배치될 수도 있다.
실시예에 따라, 화소 회로(PXC)는 해당 서브 화소 영역(SPA)에 배치된 발광 소자들(LD)의 하부에 위치될 수 있다. 예컨대, 각각의 화소 회로(PXC)는 발광 소자들(LD) 하부의 화소 회로층(또는, 트랜지스터 등의 회로 소자를 포함하는 회로 소자층)에 형성되어 제1 컨택홀(CH1)을 통해 제1 전극(ELT1)에 연결될 수 있다.
실시예에 따라, 제2 전극(ELT2)은 제2 연결 전극(CNL2)에 연결될 수 있다. 예를 들면, 제2 전극(ELT2)은 제2 연결 전극(CNL2)과 일체로 연결될 수 있다. 일 예로, 제2 전극(ELT2)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제2 전극(ELT2)과 제2 연결 전극(CNL2)이 일체로 형성되는 경우, 제2 연결 전극(CNL2)을 제2 전극(ELT2)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제2 전극(ELT2) 및 제2 연결 전극(CNL2)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 서브 화소 영역(SPA) 내에서 서로 다른 방향들을 따라 연장할 수 있다. 일 예로, 제2 연결 전극(CNL2)이 제1 방향(DR1)을 따라 연장하는 경우, 제2 전극(ELT2)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장할 수 있다.
실시예에 따라, 제2 연결 전극(CNL2)은 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제2 연결 전극(CNL2)은, 제2 반사 전극(REF2)과 일체로 연결된 제2_1 연결 전극(CNL2_1)과, 제2 도전성 캡핑층(CPL2)과 일체로 연결된 제2_2 연결 전극(CNL2_2)을 포함할 수 있다. 실시예에 따라, 제2 연결 전극(CNL2)은 제2 전극(ELT2)과 동일한 단면 구조(적층 구조)를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 제2 전원(VSS)에 접속될 수 있다. 일 예로, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 제2 컨택홀(CH2) 및 이에 연결된 전원선(미도시)을 통해 제2 전원(VSS)에 접속될 수 있다. 실시예에 따라, 제2 컨택홀(CH2)은 각 서브 화소(SPX)의 발광 영역(EMA)의 외부에 배치될 수 있다. 일 예로, 제2 컨택홀(CH2)은, 뱅크(BNK)와 중첩하여 해당 발광 영역(EMA)의 주변에 배치될 수 있다. 이 경우, 뱅크(BNK)에 의해 제2 컨택홀(CH2)이 커버되면서, 발광 영역(EMA)에서 패턴 비침이 발생하는 것을 방지할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 제2 컨택홀(CH2)이 발광 영역(EMA)의 내부에 배치될 수도 있다.
실시예에 따라, 제2 전원(VSS)을 공급하기 위한 전원선의 일 영역은 발광 소자들(LD) 하부의 화소 회로층에 배치될 수 있다. 예를 들어, 상기 전원선은 발광 소자들(LD) 하부의 화소 회로층에 배치되어, 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)에 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 전원선의 위치는 다양하게 변경될 수 있다.
실시예에 따라, 제1 격벽(PW1)은 제1 전극(ELT1)의 일 영역과 중첩하여 제1 전극(ELT1)의 하부에 배치되고, 제2 격벽(PW2)은 제2 전극(ELT2)의 일 영역과 중첩하여 제2 전극(ELT2)의 하부에 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 발광 영역(EMA)에서 서로 이격되어 배치되며, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 상부 방향으로 돌출시킬 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 격벽(PW1) 상에 배치되어 제1 격벽(PW1)에 의해 베이스 층(SUB1)의 높이 방향(또는, 두께 방향)으로 돌출되고, 제2 전극(ELT2)은 제2 격벽(PW2) 상에 배치되어 제2 격벽(PW2)에 의해 베이스 층(SUB1)의 높이 방향으로 돌출될 수 있다.
실시예에 따라, 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)이 배열될 수 있다. 예를 들면, 제1 서브 화소(SPX1)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 제1 발광 소자(LD1)가, 제2 서브 화소(SPX2)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 제2 발광 소자(LD2)가, 제3 서브 화소(SPX3)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 제3 발광 소자(LD3)가 배열될 수 있다. 일 예로, 각각의 서브 화소 영역(SPA)에서, 제1 전극(ELT1)과 제2 전극(ELT2)이 서로 대향하도록 배치된 발광 영역(EMA)에는, 복수의 발광 소자들(LD)이 병렬로 연결될 수 있다.
한편, 도 6에서 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에서 제1 방향(DR1), 일 예로 가로 방향으로 정렬된 것으로 도시하였으나, 발광 소자들(LD)의 배열 방향이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는 사선 방향으로 배열될 수도 있다.
실시예에 따라, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 서로 동일한 색상 또는 상이한 색상들의 빛을 방출할 수 있다. 일 예로, 각각의 제1 발광 소자(LD1)는 적색으로 발광하는 적색 발광 다이오드이고, 각각의 제2 발광 소자(LD2)는 녹색으로 발광하는 녹색 발광 다이오드이며, 각각의 제3 발광 소자(LD3)는 청색으로 발광하는 청색 발광 다이오드 일 수 있다.
다른 예로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 모두 청색의 빛을 방출하는 청색 발광 다이오드들일 수도 있다. 이 경우, 풀-컬러의 화소(PXL)를 구성하기 위하여, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 적어도 일부의 상부에는 해당 서브 화소(SPX)에서 방출되는 빛의 색상을 변환하기 위한 광 변환층 및/또는 컬러 필터가 배치될 수도 있다.
발광 소자들(LD) 각각은 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예컨대, 발광 소자들(LD) 각각의 제1 단부(EP1)는 서브 화소(SPX)의 제1 전극(ELT1)에 전기적으로 연결되고, 발광 소자들(LD) 각각의 제2 단부(EP2)는 해당 서브 화소(SPX)의 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
일 실시예에서, 발광 소자들(LD) 각각의 제1 단부는 제1 전극(ELT1) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 발광 소자들(LD)의 제1 단부(EP1)가 각각의 제1 전극(ELT1)과 직접적으로 접촉되어, 제1 전극(ELT1)에 전기적으로 연결될 수도 있다.
유사하게, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 전극(ELT2) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 발광 소자들(LD) 각각의 제2 단부(EP2)가 제2 전극(ELT2)과 직접적으로 접촉되어, 제2 전극(ELT2)에 전기적으로 연결될 수도 있다.
실시예에 따라, 발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 각각은, 도 1a 내지 도 3b 중 어느 하나에 도시된, 나노 스케일 내지 마이크로 스케일의 크기를 가진 초소형의 막대형 발광 다이오드일 수 있다. 다만, 본 발명에 적용될 수 있는 발광 소자들(LD)의 종류가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 성장 방식으로 형성되며, 일 예로 나노 스케일 내지 마이크로 스케일의 크기를 가진 코어-쉘 구조의 발광 다이오드일 수도 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 각 서브 화소(SPX)의 발광 영역(EMA)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 섞여 발광 영역(EMA)에 공급될 수 있다. 이때, 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)에 소정의 전압이 공급되면, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 자가 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다. 또한, 발광 소자들(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성함으로써, 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결할 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)은, 발광 소자들(LD)의 제1 단부(EP1) 및 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역 상에 형성되어, 발광 소자들(LD)의 제1 단부(EP1)를 상기 제1 전극(ELT1)에 물리적 및/또는 전기적으로 연결할 수 있다. 유사하게, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부(EP2) 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성되어, 발광 소자들(LD)의 제2 단부(EP2)를 제2 전극(ELT2)에 물리적 및/또는 전기적으로 연결할 수 있다.
서브 화소 영역(SPA)에 배치된 발광 소자들(LD)이 모여 해당 서브 화소(SPX)의 광원을 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 적어도 하나의 서브 화소(SPX)에 구동 전류가 흐르게 되면, 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD)이 발광하면서 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
실시예에 따라, 발광 영역(EMA)은 뱅크(BNK)에 의해 둘러싸일 수 있다. 일 예로, 표시 장치는, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 발광 영역(EMA)을 둘러싸도록 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)의 사이에 배치되는 뱅크(BNK)를 포함할 수 있다.
일 실시예에서, 뱅크(BNK)는 도전층 또는 도전 패턴 상에 배치되거나 형성될 수 있다. 도전 패턴은 발광 영역(EMA) 등에 뱅크(BNK)의 잔사가 남는 것을 방지할 수 있다.
도 7은 도 6의 I-I'선을 따라 자른 서브 화소의 일 예를 나타내는 단면도이다. 도 8a 및 도 8b는 도 7의 제1 영역을 확대한 일 예를 나타내는 단면도들이다.
실시예에 따라, 도 7에는 표시 패널(PNL)에 구성된 어느 하나의 서브 화소 영역(SPA)을 도시되어 있다. 실시예에 따라, 앞서 설명한 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 따라서, 설명의 편의상, 도 7에서는 도 6의 Ⅰ~Ⅰ'선에 대응되는 제1 서브 화소 영역(SPA1)의 단면을 통해, 각 서브 화소(SPX)의 구조를 포괄적으로 설명하기로 한다.
도 1, 도 6 및 도 7을 참조하면, 베이스 층(SUB1) 상의 각 서브 화소 영역(SPA)에는 화소 회로층(PCL) 및 표시 소자층(LDL)이 순차적으로 배치될 수 있다. 실시예에 따라, 화소 회로층(PCL) 및 표시 소자층(LDL)은 표시 패널(PNL)의 표시 영역(DA)에 전면적으로 형성될 수 있다.
실시예에 따라, 화소 회로층(PCL)은 서브 화소들(SPX)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함할 수 있다. 표시 소자층(LDL)은 서브 화소들(SPX)의 발광 소자들(LD)을 포함할 수 있다.
예를 들어, 베이스 층(SUB1) 상의 제1 서브 화소 영역(SPA1)에는, 베이스 층(SUB1)의 일면으로부터, 해당 제1 서브 화소(SPX1)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함한 화소 회로층(PCL)과, 제1 서브 화소(SPX1)에 구비되는 적어도 하나의 발광 소자(LD), 일 예로, 복수의 제1 발광 소자들(LD1)을 포함하는 표시 소자층(LDL)이 순차적으로 배치될 수 있다. 유사하게, 베이스 층(SUB1) 상의 제2 서브 화소 영역(SPA2)에는, 베이스 층(SUB1)의 일면으로부터, 해당 제2 서브 화소(SPX2)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함한 화소 회로층(PCL)과, 제2 서브 화소(SPX2)에 구비되는 복수의 제2 발광 소자들(LD2)을 포함하는 표시 소자층(LDL)이 순차적으로 배치될 수 있다. 유사하게, 베이스 층(SUB1) 상의 제3 서브 화소 영역(SPA3)에는, 베이스 층(SUB1)의 일면으로부터, 해당 제3 서브 화소(SPX3)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함한 화소 회로층(PCL)과, 제3 서브 화소(SPX3)에 구비되는 복수의 제3 발광 소자들(LD3)을 포함하는 표시 소자층(LDL)이 순차적으로 배치될 수 있다.
이와 같은 방식으로, 베이스 층(SUB1) 상의 표시 영역(DA)에는 화소 회로층(PCL)과 표시 소자층(LDL)이 순차적으로 배치될 수 있다. 예를 들어, 화소 회로층(PCL)은 베이스 층(SUB1)의 일면 상에 형성되고, 표시 소자층(LDL)은 화소 회로층(PCL)이 형성된 베이스 층(SUB1)의 일면 상에 형성될 수 있다.
실시예에 따라, 화소 회로층(PCL)은 표시 영역(DA)에 배치되는 복수의 회로 소자들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 서브 화소 영역(SPA)에 형성되어 서브 화소(SPX)의 화소 회로(PXC)를 구성하는 복수의 회로 소자들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 서브 화소 영역(SPA)에 배치된 복수의 트랜지스터들, 일 예로 도 5a 및 도 5b의 제1 및 제2 트랜지스터들(T1, T2)을 포함할 수 있다. 또한, 도 7에 도시되지 않았으나 화소 회로층(PCL)은, 서브 화소 영역(SPA)에 배치된 스토리지 커패시터(Cst)와, 화소 회로(PXC)에 연결되는 각종 신호선들(일 예로, 도 5a 및 도 5b의 주사선(Si) 및 데이터선(Dj))과, 화소 회로(PXC) 및/또는 발광 소자들(LD)에 연결되는 각종 전원선들(일 예로, 제1 전원(VDD) 및 제2 전원(VSS)을 각각 전달하는 제1 전원선(미도시) 및 제2 전원선(PL)을 포함할 수 있다.
실시예에 따라, 화소 회로(PXC)에 구비된 복수의 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 다른 실시예에서는 상기 복수의 트랜지스터들 중 적어도 일부가 서로 다른 타입 및/또는 구조를 가질 수도 있다.
또한, 화소 회로층(PCL)은 복수의 절연막들을 포함한다. 일 예로, 화소 회로층(PCL)은 베이스 층(SUB1)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI), 층간 절연막(ILD) 및 패시베이션막(PSV)을 포함할 수 있다.
실시예에 따라, 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
실시예에 따라, 제1 및 제2 트랜지스터들(T1, T2) 각각은, 반도체층(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 포함할 수 있다. 한편, 실시예에 따라 도 7a 및 도 7b에서는 제1 및 제2 트랜지스터들(T1, T2)이, 반도체층(SCL)과 별개로 형성된 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 구비하는 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각각의 서브 화소 영역(SPA)에 배치되는 적어도 하나의 트랜지스터에 구비되는 제1 및/또는 제2 트랜지스터 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 베이스 층(SUB1)과 게이트 절연막(GI)의 사이에 배치될 수 있다. 반도체층(SCL)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연막(GI) 및 층간 절연막(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩하여 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(ET1, ET2)은, 적어도 하나의 층간 절연막(ILD)을 사이에 개재하고, 반도체층(SCL) 및 게이트 전극(GE) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 층간 절연막(ILD)과 패시베이션막(PSV)의 사이에 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2) 각각은 게이트 절연막(GI) 및 층간 절연막(ILD)을 관통하는 컨택홀을 통해 각각 반도체층(SCL)의 제1 영역 및 제2 영역에 연결될 수 있다.
한편, 실시예에 따라, 화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(일 예로, 도 5a 및 도 5b에 도시된 제1 트랜지스터(T1))의 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나는 패시베이션막(PSV)을 관통하는 제1 컨택홀(CH1)을 통해, 패시베이션막(PSV)의 상부에 배치된 발광 유닛(LSU)의 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
실시예에 따라, 서브 화소(SPX)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL)은 제1 및 제2 트랜지스터들(T1, T2) 각각의 게이트 전극(GE)과 동일한 층 상에 배치되어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)과 동일한 층 상에 배치된 브리지 패턴(BRP), 및 패시베이션막(PSV)을 관통하는 적어도 하나의 제2 컨택홀(CH2)을 통해, 패시베이션막(PSV)의 상부에 배치된 발광 유닛(LSU)의 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 제2 전원선(PL) 등의 구조 및/또는 위치는 다양하게 변경될 수 있다.
표시 소자층(LDL)은 화소 회로층(PCL) 상에 순차적으로 배치 및/또는 형성된 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 발광 소자들(LD), 제2 절연층(INS2), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 제3 절연층(INS3)을 포함할 수 있다.
제1 및 제2 격벽들(PW1, PW2)은 화소 회로층(PCL) 상에 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 발광 영역(EMA)에 서로 이격되어 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 화소 회로층(PCL) 상에서 높이 방향으로 돌출될 수 있다. 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 격벽(PW1)은, 화소 회로층(PCL)과 제1 전극(ELT1)의 사이에 배치될 수 있다. 제1 격벽(PW1)은, 발광 소자들(LD)의 제1 단부들(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제1 격벽(PW1)의 일 측면은, 발광 소자들(LD)의 제1 단부들(EP1)과 인접한 거리에 위치되어, 제1 단부들(EP1)과 마주하도록 배치될 수 있다.
실시예에 따라, 제2 격벽(PW2)은, 화소 회로층(PCL)과 제2 전극(ELT2)의 사이에 배치될 수 있다. 제2 격벽(PW2)은, 발광 소자들(LD)의 제2 단부들(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제2 격벽(PW2)의 일 측면은, 발광 소자들(LD)의 제2 단부들(EP2)과 인접한 거리에 위치되어, 제2 단부들(EP2)과 마주하도록 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 도 7에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면 형상을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 경사면을 가질 수 있다. 다만, 제1 및 제2 격벽들(PW1, PW2)의 형상이 이에 한정되는 것은 아니다.
제1 및 제2 격벽들(PW1, PW2)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 SiNx 또는 SiOx 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 및 제2 격벽들(PW1, PW2)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 전극들(ELT1, ELT2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 격벽들(PW1, PW2)의 상부에는 제1 및 제2 전극들(ELT1, ELT2)이 각각 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 발광 영역(EMA)에서 서로 이격되어 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)의 상부에 각각 배치되는 제1 및 제2 전극들(ELT1, ELT2) 등은 제1 및 제2 격벽들(PW1, PW2) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은, 제1 및 제2 격벽들(PW1, PW2)에 대응하는 경사면 또는 곡면을 각각 가지면서, 표시 소자층(PCL)의 높이 방향(또는, 두께 방향)으로 돌출될 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 및 제2 전극들(ELT1, ELT2)이 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 전극들(ELT1, ELT2)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 베이스 층(SUB1)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율이 향상될 수 있다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각의 투명 전극층은, 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 전극들(ELT1, ELT2)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 및 제2 전극들(ELT1, ELT2) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 및 제2 전극들(ELT1, ELT2)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2) 각각의 구성 요소로 간주되거나, 또는 상기 제1 및 제2 전극들(ELT1, ELT2) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 및 제2 전극들(ELT1, ELT2)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 커버하도록 형성되며, 제1 및 제2 전극들(ELT1, ELT2)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 및 제2 전극들(ELT1, ELT2)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(INS1)은 도 7에 도시된 바와 같이 소정의 제1 및 제2 컨택부들(CNT1, CNT2)에서 제1 및 제2 전극들(ELT1, ELT2)을 노출하도록 부분적으로 개구될 수 있다. 또는, 제1 절연층(INS1)은, 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)과 발광 소자들(LD)의 사이에 개재되되, 제1 및 제2 전극들(ELT1, ELT2) 각각의 적어도 일 영역을 노출할 수 있다. 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)이 형성된 이후 제1 및 제2 전극들(ELT1, ELT2)을 커버하도록 형성되어, 후속 공정에서 제1 및 제2 전극들(ELT1, ELT2)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)은, 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다.
제1 절연층(INS1)이 형성된 발광 영역(EMA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 발광 영역(EMA)에 발광 소자들(LD)이 공급되고, 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)에 인가되는 소정의 정렬 전압(또는, 정렬 신호)에 의해 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다.
제1 절연층(INS1) 상에는 도전 패턴(CDP)이 배치될 수 있다. 일 예로, 도전 패턴(CDP)은 서브 화소들(SPX) 각각의 발광 영역(EMA)을 둘러싸도록 서브 화소들(SPX)의 사이에 형성될 수 있다. 이에 따라, 도전 패턴(CDP)은 발광 영역(EMA)에 배치되는 제1 및 제2 격벽들(PW1, PW2)와 중첩하지 않을 수 있다. 다만, 이에 한정되는 것은 아니다.
도전 패턴(CDP)는 뱅크(BNK)의 형성시 하부 구조물(예를 들어, 제1 절연층(INS1), 제1 및 제2 전극들(ELT1, ELT2) 등)에 대미지가 발생하는 것을 방지하며, 또한, 뱅크(BNK)의 형성시 발광 영역(EMA)에 발생하는 잔사(fecula)를 제거하는데 이용될 수 있다. 또한, 도전 패턴(CDP)은 발광 소자들(LD)이 발광 영역(EMA)의 내부에 적절히 정렬되도록 할 수 있다. 예를 들어, 도전 패턴(CDP)은 인접한 서브 화소들(SPX)의 사이에서 발생하는 전계를 상쇄시키고, 이에 따라, 서브 화소들(SPX)의 외곽에 발광 소자들(LD)이 정렬되는 것이 방지되며, 발광 소자들(LD)이 서브 화소(SPX)의 발광 영역(EMA) 내부에 적절히 정렬될 수 있다. 도전 패턴(CDP)의 기능에 대해서는 도 11a 내지 도 11e를 참조하여 후술하기로 한다.
도전 패턴(CDP)은 제1 절연층(INS1)에 의해 제1 및 제2 전극들(ELT1, ELT2)과 전기적으로 절연될 수 있다. 또한, 도전 패턴(CDP)은 제1 및 제2 컨택 전극들(CNE1, CNE2)과 동일한 층(layer)에 배치될 수 있으며, 제1 및 제2 컨택 전극들(CNE1, CNE2)으로부터 이격되고, 제3 절연층(INS3)에 의해 제1 및 제2 컨택 전극들(CNE1, CNE2)과 전기적으로 절연될 수 있다. 즉, 도전 패턴(CDP)은 전기적으로 고립된 플로팅(floating) 상태일 수 있다. 다만, 이에 한정되는 것은 아니며, 예를 들어, 도전 패턴(CDP)은 소정의 기준 전압원에 연결될 수도 있다.
도 11a 내지 도 11e를 참조하여 후술하여 설명하겠지만, 도전 패턴(CDP)은 제1 및 제2 컨택 전극들(CNE1, CNE2)과 다른 공정을 통해 형성되며, 도전 패턴(CDP)은 제1 및 제2 컨택 전극들(CNE1, CNE2)과 다른 물질 및/또는 다른 단면 구조(예를 들어, 적층 구조)를 가질 수 있다. 예를 들어, 도전 패턴(CDP)은 제1 및 제2 컨택 전극들(CNE1, CNE2)의 두께와 다른 두께(예를 들어, 상대적으로 얇은 두께)를 가질 수 있으며, 도전 패턴(CDP)의 두께는 2000Å 이하, 또는 1000Å 이하일 수 있다. 다만, 이에 제한되는 것은 아니다.
실시예들에서, 도전 패턴(CDP)은 적어도 하나의 도전 물질을 포함할 수 있다. 도전 패턴(CDP)은 투명 도전 물질을 포함할 수 있으며, 예를 들어, 도전 패턴(CDP)은 인듐 틴 옥사이드(ITO), 인듐 아연 옥사이드(IZO), 알루미늄 도프된 아연 옥사이드(AZO), 갈륨 인듐 아연 옥사이드(GIZO), 아연 옥사이드(ZnO) 또는 이들의 조합을 포함할 수 있다. 다만, 도전 패턴(CDP)이 이에 한정되는 것은 아니다. 도전 패턴(CDP)은 습식 식각을 통해 제거될 수 있는 다양한 도전 물질로 구성될 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다.
도전 패턴(CDP) 상에는 뱅크(BNK)가 배치될 수 있다. 일 예로, 뱅크(BNK)는 서브 화소들(SPX) 각각의 발광 영역(EMA)을 둘러싸도록 서브 화소들(SPX)의 사이에 형성되어, 서브 화소(SPX)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다. 뱅크(BNK)는 도전 패턴(CDP)과 중첩하며, 예를 들어, 뱅크(BNK)는 평면도 상에서 도전 패턴(CDP)과 실질적으로 완전 중첩할 수도 있다.
실시예에 따라, 뱅크(BNK)는, 제1 및 제2 격벽들(PW1, PW2)의 제1 높이(H1)보다 높은 제2 높이(H2)를 가지도록 형성될 수 있다. 예를 들어, 제1 및 제2 격벽들(PW1, PW2)의 제1 높이(H1)는 약 2um 이고, 뱅크(BNK)의 제2 높이(H2)는 약 2.5um 이상, 또는, 2.7um 이상 일 수 있다. 즉, 뱅크(BNK)의 제2 높이(H2)는 제1 및 제2 격벽들(PW1, PW2)의 제1 높이(H1)의 1.2배 이상이거나 0.5um 이상 클 수 있다. 다만, 뱅크(BNK)의 제2 높이(H2)가 이에 제한되는 것은 아니다.
이에 따라, 뱅크(BNK)는, 각각의 발광 영역(EMA)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 혼합된 용액이 인접한 서브 화소(SPX)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물로 기능할 수 있다.
뱅크(BNK)는, 각각의 발광 영역(EMA)에서 방출되는 빛이 인접한 발광 영역(EMA)으로 유입되어 광 간섭을 발생시키는 것을 차단하도록 형성될 수 있다. 이를 위해, 뱅크(BNK)는, 각 서브 화소(SPX)의 발광 소자들(LD)에서 방출된 빛이 뱅크(BNK)를 투과하는 것을 차단하도록 형성될 수 있다.
예를 들어, 뱅크(BNK)는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)이 방출하는 색상 및/또는 파장의 빛을 차단하거나 흡수할 수 있다. 실시예에 따라, 뱅크(BNK)는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)이 방출하는 빛의 색상과 상이한 색상의 컬러 안료(또는, 컬러 염료)를 포함하며, 뱅크(BNK)는 흑색 염료를 포함할 수도 있다.
일 예로, 뱅크(BNK)는 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)이 방출하는 색상 및/또는 파장의 빛의 투과를 차단하는 차광 물질, 또는 컬러 필터 물질을 포함한 적어도 하나의 컬러 뱅크층을 포함할 수 있다. 이에 따라, 뱅크(BNK)는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)에서 방출된 빛이 인접한 발광 영역(EMA)으로 새어나가는 것을 방지하는 차광막으로 기능할 수 있다.
본 발명의 일 실시예에서, 제1, 제2 및 제3 발광 소자들(LD)은 상호 다른 색상들의 빛을 방출할 수 있다. 일 예로, 제1, 제2 및 제3 발광 소자들(LD)은 적색, 녹색, 및 청색의 빛을 각각 방출할 수 있다. 이 경우, 뱅크(BNK)는 적색, 녹색, 및 청색 파장 대역의 빛을 차단하는 필터 물질을 포함할 수 있다.
다만, 뱅크(BNK)가 이에 제한되는 것은 아니다. 예를 들어, 제1, 제2 및 제3 발광 소자들(LD) 모두가 청색의 빛을 방출하는 경우, 뱅크(BNK)는 청색 파장 대역의 빛은 차단하고, 다른 파장 대역의 빛, 일 예로, 청색과 상이한 소정 색상 및 파장 대역의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수도 있다.
예를 들어, 뱅크(BNK)는 가시광선 영역 중 청색의 파장 대역으로부터 비교적 멀리 떨어진 파장 대역의 빛, 일 예로, 적색의 빛을 선택적으로 투과시키는 적색 계열의 컬러 필터 물질을 포함할 수 있다. 다만, 뱅크(BNK)의 구성 물질이 이에 한정되지는 않는다. 예를 들어, 뱅크(BNK)는 황색 계열의 컬러 필터 물질을 포함할 수도 있다. 다른 예로, 뱅크(BNK)는 적어도 두 가지 색상의 컬러 필터 물질을 포함할 수도 있다. 일 예로, 뱅크(BNK)는 적색 컬러 안료와 황색 컬러 안료를 복합적으로 포함하는 주황색의 컬러 뱅크로 구성될 수도 있다.
이와 같이, 각 서브 화소(SPX)의 발광 소자들(LD)이 방출하는 색상의 빛을 차단하는 필터 물질을 포함하도록 뱅크(BNK)를 구성하게 되면, 인접한 서브 화소들(SPX)의 사이에서 빛샘이 발생하는 것을 효과적으로 방지할 수 있다. 또한, 뱅크(BNK)가 컬러 필터 물질을 포함하는 경우, 카본 블랙 등의 블랙 매트릭스 물질을 이용하는 경우에 비해 뱅크(BNK)의 잔사를 방지할 수 있다.
실시예들에서, 뱅크(BNK)는 다양한 단면 형상을 가질 수 있다. 뱅크(BNK)의 단면 형상에 대한 설명을 위해 도 8a 및 도 8b가 참조될 수 있다.
도 8a를 참조하면, 뱅크(BNK)는 사각형의 단면 형상을 가질 수 있다. 즉, 뱅크(BNK)의 측면은 제1 절연층(INS1)(또는, 베이스 층(SUB1))의 상부면과 실질적으로 수직할 수 있다. 뱅크(BNK)의 측면과 제1 절연층(INS1)의 상부면과 이루는 각도(ANG1)는 실질적으로 직각일 수 있다. 여기서, 실질적으로 직각은 80도 내지 90도의 각도일 수 있다. 도 11a 내지 도 11e를 참조하여 후술하여 설명하겠지만, 뱅크(BNK)는 포토 공정(또는, 포토 리소그래피 공정) 대신 건식 식각(dry etching)을 통해 형성될 수 있으며, 이에 따라, 뱅크(BNK)의 측면은 제1 절연층(INS1)의 상부면에 실질적으로 수직할 수 있다. 또한, 건식 식각을 통해, 포토 공정의 제약(예를 들어, 뱅크(BNK)가 두꺼워질수록 노광 및 현상이 어려워지는 한계) 없이, 원하는 두께의 뱅크(BNK)가 용이하게 형성될 수 있다.
뱅크(BNK)의 형상이 이에 한정되는 것은 아니다. 예를 들어, 도 8b를 참조하면, 뱅크(BNK)는 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면 형상을 가질 수 있다. 일 예로, 뱅크(BNK)는 각 서브 화소(SPX)의 발광 영역(EMA)과 접하는 영역에서 상부로 갈수록 폭이 좁아지는 경사면을 가질 수 있다. 이 경우에도, 뱅크(BNK)의 측면이 제1 절연층(INS1)의 상부면과 이루는 각도(ANG1)는 45도 이상으로, 예를 들어, 70도 내지 90도 이내일 수 있다.
다른 예로, 뱅크(BNK)는 서브 화소(SPX)의 발광 영역(EMA)과 접하는 영역에서 상부로 갈수록 폭이 좁아지는 곡면을 가질 수도 있다. 즉, 실시예에 따라, 뱅크(BNK)는 상부로 갈수록 폭이 좁아지는 형상을 가질 수도 있으며, 그 형상은 다양하게 변경될 수 있다.
뱅크(BNK)가 실질적으로 사각형의 단면 형상을 가지거나 뱅크(BNK)의 측면이 제1 절연층(INS1)의 상부면에 실질적으로 수직함으로써, 각각의 발광 영역(EMA)에서 방출되는 빛이 인접한 발광 영역(EMA)으로 유입되어 광 간섭을 발생시키는 것이 보다 효과적으로 차단될 수 있다. 또한, 건식 식각을 통해 원하는 형상 및/또는 높이(일 예로, 2.5㎛ 이상의 높이)를 가지고 뱅크(BNK)가 보다 용이하게 형성될 수 있다.
실시예들에서, 뱅크(BNK)의 측면은 도전 패턴(CDP)의 측면과 동일 평면 상에 위치할 수 있다. 도 8a 및 도 8b에 도시된 바와 같이, 뱅크(BNK)의 측면은 도전 패턴(CDP)의 측면과 일치할 수 있다.
일 실시예에서, 뱅크(BNK)는 도전 패턴(CDP)과 완전 중첩할 수 있다. 도 8a에 도시된 바와 같이, 뱅크(BNK)의 각도(ANG1)가 실질적으로 직각인 경우, 뱅크(BNK)는 도전 패턴(CDP)과 완전 중첩하며, 평면도 상 도전 패턴(CDP)은 뱅크(BNK)에 의해 노출되지 않거나 커버될 수 있다.
실시예들에서, 뱅크(BNK)는 도전 패턴(CDP)과 접하는 경계면에서 측면에 형성된 오목홈(UC1)(또는, 언더컷)을 포함할 수 있다. 뱅크(BNK)가 건식 식각을 통해 형성되는 경우, 뱅크(BNK)와 도전 패턴(CDP) 간의 경계면에서 활성화된 가스(plasma)가 와류(vortex)와 같이 반사되어 이동하면서, 도전 패턴(CDP)과 접하거나 인접한 측면에 오목홈(UC1)이 형성될 수 있다. 이에 따라, 뱅크(BNK)는 도전 패턴(CDP)과 접하는 경계면에서 부분적으로 역테이퍼(reverse taper)진 단면 형상을 가질 수 있다.
유사하게, 도전 패턴(CDP)은 뱅크(BNK)와 접하는 경계면에서, 측면에서 형성된 오목홈(UC2)을 포함할 수 있다. 도전 패턴(CDP)이 습식 식각을 통해 형성되는 경우, 마스크로 기능하는 뱅크(BNK)에 대한 도전 패턴(CDP)의 식각 선택비(etch selectivity)에 따라, 뱅크(BNK)와 접하거나 인접한 도전 패턴(CDP)의 측면에 오목홈(UC2)이 형성될 수 있다.
도 8a에서 뱅크(BNK)와 도전 패턴(CDP)의 경계면에서 뱅크(BNK)의 측면과 도전 패턴(CDP)의 측면이 일치하거나 연속적인 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 도 8b에 도시된 바와 같이, 뱅크(BNK)의 측면은 도전 패턴(CDP)의 측면과 다른 평면 상에 위치하거나 도전 패턴(CDP)의 측면과 불연속적일 수 있으며, 뱅크(BNK)와 도전 패턴(CDP) 사이의 경계면에서, 뱅크의 제1 폭은 도전 패턴의 제2 폭보다 클 수 있다. 즉, 도전 패턴(CDP)의 식각 선택비(etch selectivity)에 따라, 뱅크(BNK)와 도전 패턴(CDP)의 경계면에서의 형상을 다양하게 변형될 수 있다.
다시 도 7을 참조하면, 제2 절연층(INS2)은, 발광 소자들(LD), 특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬된 발광 소자들(LD)의 상부에 배치되며, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)은 커버하지 않고, 발광 소자들(LD)의 일 영역 상부에만 부분적으로 배치될 수 있다. 제2 절연층(INS2)은 각각의 발광 영역(EMA) 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 또한, 도 7에 도시된 바와 같이, 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 공간은 제2 절연층(INS2)에 의해 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 보다 안정적으로 지지될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제1 및 제2 전극들(ELT1, ELT2)과, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 배치될 수 있다. 일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 도 7에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 제1 및 제2 전극들(ELT1, ELT2)에 각각 전기적으로 연결할 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은, 제1 전극(ELT1)과 접촉되도록 제1 전극(ELT1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제1 절연층(INS1)에 의해 커버되지 않은 제1 전극(ELT1)의 일 영역(일 예로, 제1 컨택부(CNT1)) 상에서 제1 전극(ELT1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)에 인접한 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)의 제1 단부들(EP1)과 접촉되도록 제1 단부들(EP1) 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)과 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 제1 단부들(EP1)이 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은, 제2 전극(ELT2)과 접촉되도록 제2 전극(ELT2) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 절연층(INS1)에 의해 커버되지 않은 제2 전극(ELT2)의 일 영역(일 예로, 제2 컨택부(CNT2)) 상에서 제2 전극(ELT2)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)에 인접한 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)의 제2 단부들(EP2)과 접촉되도록 제2 단부들(EP2) 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)과 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 제2 단부들(EP2)이 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
제3 절연층(INS3)은, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 뱅크(BNK)를 커버하도록, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 뱅크(BNK)가 형성된 베이스 층(SUB1)의 일면 상에 형성 및/또는 배치될 수 있다. 제3 절연층(INS3)은, 적어도 한 층의 무기막 및/또는 유기막을 포함하는 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라, 제3 절연층(INS3)의 상부에는 도시되지 않은 적어도 한 층의 오버코트층이 더 배치될 수도 있다.
실시예에 따라, 제1 내지 제3 절연층들(INS1, INS2, INS3) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 내지 제3 절연층들(INS1, INS2, INS3) 각각은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 내지 제3 절연층들(INS1, INS2, INS3) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 내지 제3 절연층들(INS1, INS2, INS3)은 서로 다른 절연 물질을 포함하거나, 또는 제1 내지 제3 절연층들(INS1, INS2, INS3) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
도 7 내지 도 8b를 참조하여 설명한 바와 같이, 표시 패널(PNL)(또는, 표시 장치)는 도전 패턴(CDP)을 포함함으로써, 뱅크(BNK)의 형성을 위한 식각(예를 들어, 건식 식각)에 의한 하부 구조물에 대한 대미지를 방지하며, 또한, 도전 패턴(CDP)의 형성 과정에서 발광 영역(EMA) 내 잔사(fecula)가 제거될 수 있다. 또한, 표시 패널(PNL)(또는, 표시 장치)은 실질적으로 직각인 에칭 프로파일(etch profile) 각도를 가지는 뱅크(BNK)를 포함함으로써, 발광 영역(EMA)에서 방출되는 빛이 인접한 발광 영역(EMA)으로 유입되어 발생되는 광 간섭이 보다 효과적으로 차단될 수 있다. 또한, 건식 식각을 통해 뱅크(BNK)가 형성되는 경우, 뱅크(BNK)의 형상 및/또는 높이(일 예로, 2.5㎛ 이상의 높이)가 보다 용이하게 제어되고, 뱅크(BNK)는 원하는 형상 및/또는 높이를 가질 수 있다.
한편, 도 7 내지 도 8b에서, 뱅크(BNK)와 도전 패턴(CDP)을 서로 구분된 구성 요소로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 뱅크(BNK)는 도전 패턴(CDP) 및 도전 패턴(CDP) 상에 형성된 적어도 하나의 컬러 뱅크층(또는, 흑색 뱅크층)을 포함하는 이중 또는 다중 적층 구조(또는, 다층 구조)를 가질 수도 있다.
도 9a 내지 도 9c는 도 6의 I-I'선을 따라 자른 서브 화소의 다른 예를 나타내는 단면도들이다. 도 9a 내지 도 9c에는 도 7의 서브 화소에 대응하는 서브 화소의 단면들이 도시되어 있다.
먼저 도 7 및 도 9a를 참조하면, 도 9a의 서브 화소는 반원 또는 반타원의 단면 형상을 가지는 제1 및 제2 격벽들(PW1, PW2)을 포함한다는 점에서, 도 7의 서브 화소와 상이하다. 제1 및 제2 격벽들(PW1, PW2)을 제외하고, 도 9a의 서브 화소는 도 7의 서브 화소와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
도 9a에 도시된 바와 같이, 제1 및 제2 격벽들(PW1, PW2)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면 형상을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 곡면을 가질 수 있다.
즉, 제1 및 제2 격벽들(PW1, PW2)의 형상이 특별히 한정되지 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 및 제2 격벽들(PW1, PW2) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
도 7 및 도 9b를 참조하면, 도 9b의 서브 화소는 상호 다른 층들에 배치된 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함한다는 점에서, 도 7의 서브 화소와 상이하다.
제1 컨택 전극(CNE1)은 제2 절연층(INS2)이 배치된 서브 화소 영역(SPA)에 배치될 수 있다. 실시예에 따라, 제1 컨택 전극(CNE1)은 해당 서브 화소 영역(SPA)에 배치된 제1 전극(ELT1)의 일 영역과 접촉되도록 제1 전극(ELT1) 상에 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 해당 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)와 접촉되도록 상기 제1 단부(EP1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)에 의해, 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)가, 해당 서브 화소 영역(SPA)에 배치된 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1)이 배치된 서브 화소 영역(SPA)에는 제4 절연층(INS4)이 배치될 수 있다. 실시예에 따라, 제4 절연층(INS4)은 해당 서브 화소 영역(SPA)에 배치된 제2 절연층(INS2) 및 제1 컨택 전극(CNE1)을 커버할 수 있다.
실시예에 따라, 제1 내지 제3 절연층들(INS1, INS2, INS3)과 유사하게, 제4 절연층(INS4)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제4 절연층(INS4)은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 또한, 제4 절연층(INS4)은 제1 내지 제3 절연층들(INS1, INS2, INS3)과 다른 절연 물질을 포함하거나, 또는 제1 내지 제3 절연층들(INS1, INS2, INS3) 중 적어도 일부와 동일한 절연 물질을 포함할 수도 있다.
제4 절연층(INS4)이 배치된 각각의 서브 화소 영역(SPA)에는 제2 컨택 전극(CNE2)이 배치될 수 있다. 실시예에 따라, 제2 컨택 전극(CNE2)은 해당 서브 화소 영역(SPA)에 배치된 제2 전극(ELT2)의 일 영역과 접촉되도록 제2 전극(ELT2) 상에 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 해당 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)와 접촉되도록 제2 단부(EP2) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)에 의해, 각각의 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)가, 해당 서브 화소 영역(SPA)에 배치된 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
제3 절연층(INS3)은, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 뱅크(BNK)를 커버하도록, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)이 형성된 베이스 층(SUB1)의 일면 상에 형성 및/또는 배치될 수 있다.
도 9b 및 도 9c를 참조하면, 도 9c의 서브 화소는 반원 또는 반타원의 단면 형상을 가지는 제1 및 제2 격벽들(PW1, PW2)을 포함한다는 점에서, 도 9b의 서브 화소와 상이하다.
도 9c에 도시된 바와 같이, 제1 및 제2 격벽들(PW1, PW2)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면 형상을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 곡면을 가질 수 있다.
도 10은 도 6의 II-II'선을 따라 자른 화소의 일 예를 나타내는 단면도이다. 설명의 편의상, 도 10에서는, 앞서 도 7에서 상세히 설명한 화소 회로층(PCL)(및 베이스 층(SUB1)) 등의 일부 구성요소를 개략적으로 도시하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 6 및 도 10을 참조하면, 뱅크(BNK)(및 도전 패턴(CDP))에 의해 제1 서브 화소(SPX1)의 발광 영역(EMA), 제2 서브 화소(SPX2)의 발광 영역(EMA), 및 제3 서브 화소(SPX3)의 발광 영역(EMA)이 정의될 수 있다.
제1 발광 소자(LD1)는 제1 서브 화소(SPX1)의 발광 영역(EMA) 내에 배치되고, 제2 발광 소자(LD2)는 제2 서브 화소(SPX2)의 발광 영역(EMA) 내에 배치되며, 제3 발광 소자(LD3)는 제3 서브 화소(SPX3)의 발광 영역(EMA) 내에 배치될 수 있다. 여기서, 제1 발광 소자(LD1)는 적색으로 발광하는 적색 발광 다이오드이고, 제2 발광 소자(LD2)는 녹색으로 발광하는 녹색 발광 다이오드이며, 제3 발광 소자(LD3)는 청색으로 발광하는 청색 발광 다이오드일 수 있다. 이 경우, 표시 패널(PNL)(또는, 표시 장치)는 풀-컬러의 영상을 표시할 수 있다.
뱅크(BNK)는, 각 서브 화소(SPX)의 발광 소자들(LD)에서 방출된 빛이 뱅크(BNK)를 투과하는 것을 차단하며, 이에 따라, 각각의 발광 영역(EMA)에서 방출되는 빛이 인접한 발광 영역(EMA)으로 유입되어 발생되는 광 간섭이 차단될 수 있다.
발광 소자들(LD)은 상호 다른 색상들을 가지고 발광하며, 뱅크(BNK)는 인접한 발광 영역들(EMA)간의 광 간섭을 차단함으로써, 별도의 컬러 필터, 블랙 매트릭스 등이 불필요할 수 있다. 이에 따라, 표시 패널(PNL)(또는 표시 장치)의 구조가 단순화되고, 얇아질 수 있다.
도 11a 내지 도 11e는 도 7의 서브 화소를 제조하는 과정의 일 예를 나타내는 단면도들이다. 도 11a 내지 도 11e에는, 서브 화소를 제조하는 과정 중 발광 소자들의 공급 전까지의 일부 과정이 도시되어 있다. 도 11a 내지 도 11e에서는, 앞서 도 7에서 상세히 설명한 화소 회로층(PCL)에 대해서는 일부 구성요소를 중심으로 그 구조를 개략적으로 도시하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 11a를 참조하면, 화소 회로층(PCL)(또는, 베이스 층(SUB1))이 준비될 수 있다.
제1 및 제2 격벽들(PW1, PW2)은 화소 회로층(PCL) 상에 형성될 수 있다. 도 7을 참조하여 설명한 바와 같이, 제1 및 제2 격벽들(PW1, PW2)은 발광 영역(EMA) 내에서 서로 이격되어 배치될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 제1 및 제2 격벽들(PW1, PW2) 상에 각각 형성될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 서로 이격되어 배치될 수 있다. 제1 전극(ELT1)은 제1 격벽(PW1)과 중첩하며, 제1 격벽(PW1)을 커버할 수 있다. 제2 전극(ELT2)은 제2 격벽(PW2)과 중첩하며, 제2 격벽(PW2)을 커버할 수 있다.
제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2) 및 화소 회로층(PCL) 상에 형성될 수 있다. 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2) 및 제1 및 제2 전극들(ELT1, ELT2)에 의해 노출된 화소 회로층(PCL)을 커버하도록, 화소 회로층(PCL) 상에 전면적으로 배치될 수 있다.
도 11b를 참조하면, 제1 절연층(INS1) 상에 도전층(CDL)이 형성될 수 있다. 도전층(CDL)은 제1 절연층(INS1) 상에 전면적으로 배치될 수 있다. 도전층(CDL)은, 도 7을 참조하여 설명한 도전 패턴(CDP)을 포함하며, 도전 패턴(CDP)은, 발광 소자들(LD)이 공급 및 정렬된 이후에, 도전층(CDL)에 대한 패터닝을 통해 형성될 수 있다.
도전층(CDL) 상에 차광층(PR)(또는, 포토 레지스트층)이 형성될 수 있다. 차광 물질(또는, 포토 레지스트)이 도전층(CDL) 상에 코팅되고, 하드 베이크(hard bake) 공정을 통해 차광층(PR)이 형성될 수 있다. 차광층(PR)은 도 7을 참조하여 설명한 뱅크(BNK)를 포함할 수 있다. 차광층(PR)의 두께는 코팅 두께로 결정될 수 있다. 즉, 코팅 두께 조절을 통해 뱅크(BNK)의 높이가 용이하게 조절될 수 있다.
도 11c를 참조하면, 차광층(PR) 상에 마스크(MASK)가 형성될 수 있다. 마스크(MASK)는 포토 공정을 통해 패터닝 될 수 있다. 마스크(MASK)는 발광 영역(EMA)을 에워싸는 형태로 배치되며, 도 7을 참조하여 설명한 도전 패턴(CDP) 및/또는 뱅크(BNK)와 실질적으로 동일한 평면 형상을 가질 수 있다.
실시예들에서, 마스크(MASK)는 도전층(CDL)과 동일한 물질을 포함하고, 도전층(CDL)과 동일한 두께를 가질 수 있다. 마스크(MASK)는, 도전 패턴(CDP)과 유사하게, 투명 도전 물질을 포함하며, 예를 들어, 인듐 틴 옥사이드(ITO), 인듐 아연 옥사이드(IZO), 알루미늄 도프된 아연 옥사이드(AZO), 갈륨 인듐 아연 옥사이드(GIZO), 아연 옥사이드(ZnO) 또는 이들의 조합을 포함할 수 있다. 또한, 마스크(MASK)의 두께는, 도전 패턴(CDP)과 유사하게, 2000Å 이하, 또는 1000Å 이하일 수 있다.
도 11d를 참조하면, 마스크(MASK)를 통해 노출된 차광층(PR)의 일 부분(즉, 발광 영역(EMA)에 배치된 차광층(PR)의 일 부분)이 건식 식각을 통해 제거되어, 뱅크(BNK)가 형성될 수 있다.
차광층(PR)의 하부에 도전층(CDL)이 위치함으로써, 건식 식각에 의해 발광 영역(EMA) 내 제1 절연층(INS1) 및/또는 제1 및 제2 전극들(ELT1, ELT2) 등이 손상되는 것이 방지될 수 있다.
한편, 도 11d에 도시된 바와 같이, 차광층(PR)의 잔사(RES)가 발광 영역(EMA)에 존재할 수 있다. 참고로, 카본 블랙 등의 블랙 매트릭스 물질은 글라스(또는, bare glass) 상에 패터닝 하기 위한 용도로 개발되어, 차광층(PR)의 하부 층이 글라스가 아닌 경우 잔사(RES)가 많이 발생할 수 있다. 따라서, 본 발명의 실시예들에 표시 장치의 제조 방법은 차광층(PR)의 하부에 별도의 도전층(CDL)을 형성하고, 뱅크(BNK)의 형성 이후에 도전층(CDL)을 제거함으로써, 발광 영역(EMA) 내 잔사(RES)를 제거할 수 있다.
도 11d 및 도 11e를 참조하면, 습식 식각을 통해 뱅크(BNK)에 의해 노출된 도전층(CDL)의 일 부분(즉, 발광 영역(EMA)에 배치된 도전층(CDL)의 일 부분) 및 마스크(MASK)가 제거되고, 도전 패턴(CDP)이 형성될 수 있다.
발광 영역(EMA) 내 배치된 도전층(CDL)의 일 부분이 제거되면서, 차광층(PR)의 잔사(RES)도 제거될 수 있다.
도 11a 내지 도 11e를 참조하여 설명한 바와 같이, 표시 장치의 제조 방법은, 차광층(PR)(또는, 뱅크(BNK))의 하부에 도전층(CDL)을 형성함으로써, 뱅크(BNK)의 형성을 위한 건식 식각으로부터 하부 구조물을 보호할 수 있다. 또한, 표시 장치의 제조 방법은, 뱅크(BNK)의 형성 이후에 발광 영역(EMA) 내 도전층(CDL)을 제거함으로써 발광 영역(EMA) 내 차광층(PR)의 잔사(RES)가 제거될 수 있으며, 잔사(RES)에 기인한 불량(예를 들어, 잔사에 기인한 단락(short), 발광 소자들(LD)의 정렬 불량 등)이 방지될 수 있다.
도 12a는 도 6의 화소의 비교예를 나타내는 전자현미경 이미지이고, 도 12b는 도 6의 화소의 일 예를 나타내는 전자현미경 이미지이다.
도 12a를 참조하면, 도 11b를 참조하여 설명한 도전층(CDL) 없이, 카본 블랙과 같은 블랙 매트릭스 물질을 이용하여 형성된 뱅크(BNK)를 포함하는 화소의 평면도가 도시되어 있다.
도 12a 에 도시된 바와 같이, 발광 영역(EMA)에 뱅크(BNK)(또는, 차광층(PR))의 잔사가 다수 존재할 수 있다. 잔사는 서브 화소(SPX)에서 쇼트 또는 단락 결함을 일으키거나, 암점을 야기하여 화질을 저하시킬 수 있다.
도 12b를 참조하면, 도 11a 내지 도 11e의 공정들을 통해 형성된 뱅크(BNK)를 포함하는 화소의 평면도가 도시되어 있다.
도 12b에 도시된 바와 같이, 발광 영역(EMA)에 뱅크(BNK)(또는, 차광층(PR))의 잔사가 존재하지 않거나, 도 12a의 실시예 대비 현저히 적을 수 있다.
도 13a 및 도 13b는 도 7의 서브 화소 내 발광 소자를 정렬하는 과정의 일 예를 나타내는 단면도들이다. 도 14a 내지 도 14c는 도 7의 서브 화소를 제조하는 과정의 일 예를 나타내는 단면도들이다. 도 13a 및 도 13b에는, 서브 화소를 제조하는 과정 중 발광 소자들의 공급 및 정렬하는 과정이 도시되어 있으며, 도 14a 내지 도 14c에는 서브 화소를 제조하는 과정 중 발광 소자들이 정렬된 이후의 일부 과정이 도시되어 있다. 도 13a 내지 도 14c에서는, 도 7에서 상세히 설명한 화소 회로층(PCL)에 대해서는 일부 구성요소를 중심으로 그 구조를 개략적으로 도시하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 13a를 참조하면, 뱅크(BNK)(및 도전 패턴(CDP))가 형성된 이후에, 발광 소자들(LD)이 발광 영역(EMA)에 공급되거나 배치될 수 있다. 발광 소자들(LD)은 소정의 용액(DRL)(또는, 용매) 내에 분산되어 잉크젯 방식 등을 통해 각 발광 영역(EMA)에 공급될 수 있다. 다만, 발광 소자들(LD)의 공급 방식이 이에 한정되지는 않으며, 이 외에도 다양한 방식을 통해 발광 소자들(LD)이 발광 영역(EMA)에 공급될 수 있다.
이후, 제1 및 제2 전극들(ELT1, ELT2)에 정렬 전압이 인가되고, 발광 영역(EMA)에 전계가 형성될 수 있다. 이에 따라, 발광 소자들(LD)이 발광 영역(EMA)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 자가 정렬할 수 있다.
제1 전극(ELT1)에는 그라운드 전압(GND)이 인가되고, 제2 전극(ELT2)에는 교류 전압(AC)이 인가될 수 있다. 이와 달리, 제1 전극(ELT1)에는 교류 전압(AC)이 인가되고, 제2 전극(ELT2)에는 그라운드 전압(GND)이 인가될 수 있다.
발광 소자들(LD)의 공급 및 정렬 단계는 순차 또는 동시에 진행될 수 있다. 예를 들어, 발광 영역(EMA)에 발광 소자들(LD)을 공급함과 동시에, 발광 영역(EMA)의 제1 전극(ELT1) 및 제2 전극(ELT2)에 정렬 전압을 공급하여 발광 소자들(LD)을 정렬할 수 있다. 다른 예로, 발광 영역(EMA)에 발광 소자들(LD)을 공급한 이후에, 발광 영역(EMA)의 제1 전극(ELT1) 및 제2 전극(ELT2)에 정렬 전압을 공급하여 발광 소자들(LD)을 정렬할 수도 있다. 즉, 발광 소자들(LD)의 공급 및 정렬 단계의 순서 및/또는 그 방식 등이 특별히 한정되지는 않는다.
도 13b를 참조하면, 발광 소자들(LD)이 정렬된 이후에 용액(DRL)을 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 전극(ELT1) 및 제2 전극(ELT2)의 사이에 발광 소자들(LD)이 안정적으로 배열될 수 있다.
도 14a를 참조하면, 제2 절연층(INS2)은, 발광 소자들(LD), 특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬된 발광 소자들(LD)의 상부에 형성될 수 있다. 제2 절연층(INS2)는 제1 절연층(INS1)과 발광 소자들(LD)의 사이의 이격 공간에 채워질 수도 있다.
제2 절연층(INS2)를 부분적으로 패터닝하여 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출시킬 수 있다. 또한, 제2 절연층(INS2)의 패턴 형성시, 도 14a에 도시된 바와 같이, 제1 절연층(INS1)을 부분적으로 제거될 수 있다. 이 경우, 제1 및 제2 전극들(ELT1, ELT2)이 노출될 수 있다.
도 14b를 참조하면, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제1 및 제2 전극들(ELT1, ELT2)과, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 배치될 수 있다. 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 동일 공정에서, 동일한 도전 물질을 이용하여, 서로 동일한 층에 배치될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 제1 및 제2 전극들(ELT1, ELT2)에 각각 전기적으로 연결될 수 있다.
도 14c를 참조하면, 제3 절연층(INS3)은, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 뱅크(BNK)를 커버하도록, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 뱅크(BNK)가 형성된 베이스 층(SUB1)의 일면 상에 형성될 수 있다.
한편, 도 14a 내지 도 14c에서 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일한 공정을 통해 동일한 층에 형성되는 것을 설명하였으나, 이에 한정되지 않는다. 도 9b 및 도 9c를 참조하여 설명한 바와 같이, 제2 절연층(INS2)이 형성된 이후에 제1 컨택 전극(CNE1), 제4 절연층(INS4), 및 제2 컨택 전극(CNE2)이 순차적으로 형성될 수도 있다.
도 15a 내지 도 15d는 도 6의 I-I'선을 따라 자른 서브 화소의 또 다른 예를 나타내는 단면도들이다. 도 15a 내지 도 15d에는 도 7의 서브 화소에 대응하는 서브 화소의 단면들이 도시되어 있다.
도 7 및 도 15a를 참조하면, 도 15a의 서브 화소는, 뱅크(BNK) 상에 배치된 도전 패턴(CDP)을 포함한다는 점에서, 도 7의 서브 화소와 상이하다. 뱅크(BNK) 및 도전 패턴(CDP)의 배치를 제외하고, 도 15a의 서브 화소는 도 17의 서브 화소와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
도 15a에 도시된 바와 같이, 뱅크(BNK)는 제1 절연층(INS1) 상에 직접적으로 배치될 수 있다. 도 7을 참조하여 설명한 바와 같이, 뱅크(BNK)는 서브 화소들(SPX) 각각의 발광 영역(EMA)을 둘러싸도록 서브 화소들(SPX)의 사이에 형성되며, 서브 화소(SPX)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다.
뱅크(BNK) 상에는 도전 패턴(CDP)이 배치될 수 있다. 도전 패턴(CDP)은 서브 화소들(SPX) 각각의 발광 영역(EMA)을 둘러싸도록 서브 화소들(SPX)의 사이에 형성되며, 두께 방향으로 뱅크(BNK)와 중첩하며, 뱅크(BNK)와 완전 중첩할 수도 있다.
도전 패턴(CDP)은 마스크로 기능하며, 뱅크(BNK)는 건식 식각을 통해 형성될 수 있다. 이에 따라, 도 8a를 참조하여 설명한 바와 같이, 뱅크(BNK)는 사각형의 단면 형상을 가지거나, 뱅크(BNK)의 에칭 프로파일 각도는 실질적으로 직각일 수 있다. 다만, 이에 한정되는 것은 아니며, 도 8b를 참조하여 설명한 바와 같이, 뱅크(BNK)는 사다리꼴의 단면 형상 또는 곡면 형상을 가지되, 에칭 프로파일 각도는 45도 이상으로, 예를 들어, 70도 내지 90도 이내일 수 있다.
실시예들에서, 뱅크(BNK)는 컬러 필터 물질을 포함할 수 있다. 도 7을 참조하여 설명한 바와 같이, 뱅크(BNK)가 컬러 필터 물질을 포함하는 경우, 카본 블랙 등의 블랙 매트릭스 물질을 이용하는 경우에 비해 뱅크(BNK)의 잔사가 방지될 수 있다.
한편, 서브 화소는 다양한 형상의 제1 및 제2 격벽들(PW1, PW2)을 포함할 수 있다. 도 15a 및 도 15c에 도시된 바와 같이, 제1 및 제2 격벽들(PW1, PW2) 각각은 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면 형상을 가지거나, 도 15b 및 도 15d에 도시된 바와 같이, 제1 및 제2 격벽들(PW1, PW2) 각각은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원 등의 단면 형상을 가질 수도 있다.
또한, 서브 화소는 동일하거나 다른 층들에 배치된 제1 및 제2 컨택 전극들(CNE1, CNE2)를 포함할 수도 있다. 도 15a 및 도 15b에 도시된 바와 같이, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 공정을 통해 동일한 층에 형성되거나, 도 15c 및 도 15d에 도시된 바와 같이, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 상호 다른 공정들을 통해 상호 다른 층들에 순차적으로 형성될 수도 있다.
도 15a 내지 도 15d를 참조하여 설명한 바와 같이, 표시 패널(PNL)(또는, 표시 장치)은 실질적으로 직각인 에칭 프로파일(etch profile) 각도를 가지는 뱅크(BNK)를 포함함으로써, 발광 영역(EMA)에서 방출되는 빛이 인접한 발광 영역(EMA)으로 유입되어 발생되는 광 간섭이 보다 효과적으로 차단될 수 있다. 또한, 건식 식각을 통해 뱅크(BNK)가 형성되는 경우, 뱅크(BNK)의 형상 및/또는 높이(일 예로, 2.5㎛ 이상의 높이)가 보다 용이하게 제어될 수 있다.
도 16a 내지 도 16d는 도 15a의 서브 화소를 제조하는 과정의 일 예를 나타내는 단면도들이다. 도 16a 내지 도 16d에는, 서브 화소를 제조하는 과정 중 발광 소자들의 정렬까지의 일부 과정이 도시되어 있다. 또한, 도 16a 내지 도 16d의 과정들은, 도 11b의 도전층(CDL)을 형성하는 과정을 제외하고, 도 11a 내지 도 11e, 도 12a 및 도 12b를 참조하여 설명한 과정과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
한편, 도 16a 내지 도 16d에서는, 앞서 설명한 화소 회로층(PCL)에 대해서는 일부 구성요소를 중심으로 그 구조를 개략적으로 도시하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 16a를 참조하면, 제1 및 제2 격벽들(PW1, PW2)은 화소 회로층(PCL)(또는, 베이스 층(SUB1)) 상에 형성되고, 제1 및 제2 전극들(ELT1, ELT2)은 제1 및 제2 격벽들(PW1, PW2) 상에 각각 형성되며, 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2) 및 화소 회로층(PCL) 상에 형성될 수 있다.
이후, 제1 절연층(INS1) 상에 차광층(PR)(또는, 포토 레지스트층)이 형성될 수 있다.
도 16b를 참조하면, 차광층(PR) 상에 마스크(MASK)가 형성될 수 있다. 마스크(MASK)는 발광 영역(EMA)을 에워싸는 형태로 배치될 수 있다.
도 16c를 참조하면, 마스크(MASK)를 통해 노출된 차광층(PR)의 일 부분(즉, 발광 영역(EMA)에 배치된 차광층(PR)의 일 부분)이 건식 식각을 통해 제거되어, 뱅크(BNK)가 형성될 수 있다.
한편, 발광 영역(EMA)에 차광층(PR)의 잔사(RES)가 존재할 수 있으나, 차광층(PR)을 컬러 필터 물질로 구성함으로써, 잔사를 감소시킬 수 있다.
도 16d를 참조하면, 뱅크(BNK)(및 도전 패턴(CDP))가 형성된 이후에, 발광 소자들(LD)이 발광 영역(EMA)에 공급되거나 배치될 수 있다.
한편, 도 16d의 과정 이후에는, 도 14a 내지 도 14c의 과정들이 적용될 수 있다.
도 16a 내지 도 16d를 참조하여 설명한 바와 같이, 표시 장치의 제조 방법은, 포토 공정 대신 건식 식각 공정을 통해 뱅크(BNK)를 형성함으로써, 뱅크(BNK)의 에칭 프로파일 각도를 45도 이상, 또는, 70도 내지 90도 이내로 제어할 수 있으며, 또한, 차광층(PR)의 코팅 두께를 조절하는 방식으로 뱅크(BNK)의 두께를 용이하게 제어할 수 있다.
전술한 바와 같은 본 발명의 다양한 실시예들에 의한 표시 장치는, 적어도 하나의 발광 소자(LD)가 배치되는 각각의 발광 영역(EMA)을 둘러싸는 뱅크(BNK)를 포함한다.
특히, 본 발명의 실시예들에서, 뱅크(BNK)는 포토 공정 대신 건식 식각 공정을 통해 형성됨으로써, 원하는 프로파일 각도(예를 들어, 70도 이상) 및 두께(예를 들어, 2.5um 이상)를 가지는 뱅크(BNK)가 용이하게 형성될 수 있다. 이러한 뱅크(BNK)를 이용해 각각의 발광 영역(EMA)에서 측면 방향으로 빛샘이 발생하는 것이 방지되고, 인접한 서브 화소들(SPX)의 사이에서 혼색이 발생하는 것이 방지될 수 있다.
또한, 뱅크(BNK) 하부에 도전 패턴(CDP)(또는, 도전층(CDL))이 형성됨으로써, 건식 식각 공정시 하부 구조물(예를 들어, 제1 절연층(INS1), 제1 및 제2 전극들(ELT1, ELT2))의 손상이 방지되고, 뱅크(BNK)의 잔사가 도전 패턴(CDP)의 형성과 함께 제거될 수 있다. 따라서, 잔사에 기인한 불량(예를 들어, 잔사에 기인한 단락(short), 발광 소자들(LD)의 정렬 불량 등)이 방지될 수 있다.
한편, 본 발명의 일 실시예에서, 각각의 서브 화소(SPX)는 각각의 발광 장치를 구성할 수 있다. 일 예로, 적색 서브 화소에 대응하는 제1 서브 화소(SPX1)는 적색 발광 장치를, 녹색 서브 화소에 대응하는 제2 서브 화소(SPX2)는 녹색 발광 장치를, 청색 서브 화소에 대응하는 제3 서브 화소(SPX3)는 청색 발광 장치를 구성할 수 있다. 그리고, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)을 포함하는 풀-컬러의 화소(PXL)는, 풀-컬러의 발광 장치를 구성할 수 있다. 즉, 본 발명의 실시예가 반드시 표시 장치에만 국한되지는 않으며, 이는 광원을 필요로 하는 다른 종류의 장치에도 폭 넓게 적용될 수 있을 것이다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
BNK: 뱅크 CNE1: 제1 컨택 전극
CNE2: 제2 컨택 전극 ELT1: 제1 전극
ELT2: 제2 전극 EMA: 발광 영역
EP1: 제1 단부 EP2: 제2 단부
LD: 발광 소자 LDL: 표시 소자층
LSU: 발광 유닛 PCL: 화소 회로층
PXA: 화소 영역 PXL: 화소
PW1: 제1 격벽 PW2: 제2 격벽
SPA: 서브 화소 영역 SPX: 서브 화소

Claims (20)

  1. 화소 회로층;
    상기 화소 회로층 상에 배치되되 상호 이격된 제1 전극 및 제2 전극;
    상기 화소 회로층, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고, 상기 제1 전극 및 상기 제2 전극과 전기적으로 절연인 도전 패턴;
    상기 도전 패턴 상에 배치되는 뱅크; 및
    상기 제1 절연층 상에서 상기 제1 전극 및 상기 제2 전극 사이에 배치되며 상기 제1 전극 및 상기 제2 전극에 전기적으로 연결된 발광 소자들을 포함하는, 표시 장치.
  2. 제1 항에 있어서, 상기 뱅크의 측면이 상기 제1 절연층의 상부면과 이루는 각도는 70도 내지 90도인, 표시 장치.
  3. 제2 항에 있어서, 상기 뱅크는 상기 도전 패턴과 완전 중첩하고,
    상기 뱅크의 상기 측면은 상기 도전 패턴의 측면과 동일 평면 상에 위치하는, 표시 장치.
  4. 제3 항에 있어서, 상기 뱅크는 상기 도전 패턴과 접하는 경계면에서 상기 측면에 형성된 오목홈을 포함하고,
    상기 경계면에 인접한 상기 뱅크의 일부분은 역테이퍼진 형상을 가지는, 표시 장치.
  5. 제2 항에 있어서, 상기 뱅크는 상기 도전 패턴과 중첩하되,
    상기 뱅크와 상기 도전 패턴 사이의 경계면에서, 상기 뱅크의 제1 폭은 상기 도전 패턴의 제2 폭보다 큰, 표시 장치.
  6. 제1 항에 있어서, 상기 도전 패턴은 습식 식각에 의해 제거되는 도전 물질을 포함하는, 표시 장치.
  7. 제6 항에 있어서, 상기 도전 패턴은 투명 도전 물질을 포함하는, 표시 장치.
  8. 제1 항에 있어서, 상기 뱅크는 상기 발광소자들로부터 입사되는 광을 차단하는 차광 물질을 포함하는, 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 전극 및 상기 화소 회로층 사이에 개재된 제1 격벽; 및
    상기 제2 전극 및 상기 화소 회로층 사이에 개재된 제2 격벽을 더 포함하고,
    상기 발광 소자들은 상기 제1 격벽 및 상기 제2 격벽 사이에 배치되며,
    상기 뱅크의 두께는 상기 제1 격벽의 두께보다 큰, 표시 장치.
  10. 제9 항에 있어서, 상기 도전 패턴은 상기 제1 격벽 및 제2 격벽과 중첩하지 않는, 표시 장치.
  11. 제9 항에 있어서,
    상기 발광 소자들 각각의 제1 단부와 상기 제1 전극의 일 영역 상에 배치되어, 상기 제1 단부를 상기 제1 전극에 전기적으로 연결하는 제1 컨택 전극; 및
    상기 발광 소자들 각각의 제2 단부와 상기 제2 전극의 일 영역 상에 배치되어, 상기 제2 단부를 상기 제2 전극에 전기적으로 연결하는 제2 컨택 전극을 더 포함하는, 표시 장치.
  12. 제11 항에 있어서, 상기 도전 패턴, 상기 제1 컨택 전극 및 상기 제2 컨택 전극은 동일한 평면 상에 위치하는, 표시 장치.
  13. 제12 항에 있어서, 상기 도전 패턴의 두께는 상기 제1 컨택 전극의 두께와 다른, 표시 장치.
  14. 제1 항에 있어서, 상기 화소 회로층은 상기 뱅크에 의해 구분된 제1 발광 영역, 제2 발광 영역, 및 제3 발광 영역을 포함하고,
    상기 발광 소자들은 상기 제1 발광 영역에 배치된 제1 발광 소자, 상기 제2 발광 영역에 배치된 제2 발광 소자, 및 상기 제3 발광 영역에 배치된 제3 발광 소자를 포함하며,
    상기 제1 발광 소자, 상기 제2 발광 소자, 및 상기 제3 발광 소자는 상호 다른 색상들로 발광하는 표시 장치.
  15. 제1 항에 있어서, 상기 발광 소자들 각각은, 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드인, 표시 장치.
  16. 화소 회로층;
    상기 화소 회로층 상에 배치되되 상호 이격된 제1 전극 및 제2 전극;
    상기 화소 회로층, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 형성된 뱅크;
    상기 뱅크와 중첩하여 배치되고, 상기 제1 전극 및 상기 제2 전극과 전기적으로 절연인 도전 패턴; 및
    상기 제1 절연층 상에서 상기 제1 전극 및 상기 제2 전극 사이에 배치되며 상기 제1 전극 및 상기 제2 전극에 전기적으로 연결된 발광 소자들을 포함하는, 표시 장치.
  17. 화소 회로층을 준비하는 단계;
    상기 화소 회로층 상에 상호 이격된 제1 전극 및 제2 전극을 형성하는 단계;
    상기 화소 회로층, 상기 제1 전극 및 상기 제2 전극 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 도전층을 형성하는 단계;
    상기 도전층 상에 차광층을 형성하는 단계;
    상기 차광층 상에 마스크를 패터닝하는 단계; 및
    상기 마스크에 의해 노출된 차광층을 식각하여 뱅크를 형성하는 단계;를 포함하는 표시 장치의 제조 방법.
  18. 삭제
  19. 제17 항에 있어서, 상기 뱅크를 형성하는 단계는,
    상기 마스크에 의해 노출된 차광층을 건식 식각하는 단계; 및
    상기 마스크에 의해 노출된 상기 도전층의 일부 및 상기 마스크를 습식 식각하는 단계를 포함하는, 표시 장치의 제조 방법.
  20. 제17 항에 있어서, 상기 마스크 및 상기 도전층은 동일한 물질을 포함하는, 표시 장치의 제조 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11610877B2 (en) * 2019-11-21 2023-03-21 Semiconductor Energy Laboratory Co., Ltd. Functional panel, display device, input/output device, and data processing device
KR20210065239A (ko) * 2019-11-26 2021-06-04 삼성디스플레이 주식회사 표시 장치
KR20220019859A (ko) * 2020-08-10 2022-02-18 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20220025986A (ko) 2020-08-24 2022-03-04 삼성디스플레이 주식회사 표시 장치
CN114093241B (zh) * 2020-08-25 2023-08-15 合肥鑫晟光电科技有限公司 驱动背板及其制作方法、显示装置
KR20220033537A (ko) * 2020-09-07 2022-03-17 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20220034945A (ko) * 2020-09-11 2022-03-21 삼성디스플레이 주식회사 표시 장치
KR20220036464A (ko) * 2020-09-15 2022-03-23 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치와 그의 제조 방법
KR20220039914A (ko) 2020-09-21 2022-03-30 삼성디스플레이 주식회사 표시 장치
KR20220049685A (ko) * 2020-10-14 2022-04-22 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20220063871A (ko) * 2020-11-10 2022-05-18 삼성디스플레이 주식회사 표시 장치
KR20220087606A (ko) * 2020-12-17 2022-06-27 삼성디스플레이 주식회사 표시 장치
KR20220108289A (ko) * 2021-01-26 2022-08-03 삼성디스플레이 주식회사 화소 및 이를 포함한 표시 장치
KR20220118597A (ko) * 2021-02-18 2022-08-26 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20220145992A (ko) * 2021-04-22 2022-11-01 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20220153162A (ko) * 2021-05-10 2022-11-18 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20230041904A (ko) * 2021-09-17 2023-03-27 삼성디스플레이 주식회사 표시 장치
KR20230050547A (ko) * 2021-10-07 2023-04-17 삼성디스플레이 주식회사 표시 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4252297B2 (ja) * 2002-12-12 2009-04-08 株式会社日立製作所 発光素子およびこの発光素子を用いた表示装置
JP4537029B2 (ja) * 2003-09-30 2010-09-01 シャープ株式会社 薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置
KR100549984B1 (ko) * 2003-12-29 2006-02-07 엘지.필립스 엘시디 주식회사 듀얼패널타입 유기전계발광 소자 및 그 제조방법
KR20070081900A (ko) * 2006-02-14 2007-08-20 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법 및 그에 의해 제조된박막 트랜지스터 표시판
KR101348408B1 (ko) * 2008-12-02 2014-01-07 엘지디스플레이 주식회사 상부발광 방식 유기전계 발광소자 및 이의 제조 방법
CN105070749B (zh) * 2009-07-18 2019-08-09 株式会社半导体能源研究所 半导体装置以及制造半导体装置的方法
KR101747341B1 (ko) * 2010-11-02 2017-06-15 엘지디스플레이 주식회사 유기전계 발광소자용 기판 및 그 제조 방법
JP2012114159A (ja) * 2010-11-22 2012-06-14 Panasonic Corp 固体撮像装置とその製造方法
US9081460B2 (en) * 2011-05-20 2015-07-14 Gwangju Institute Of Science And Technology Electronic device, method for manufacturing the same and touch panel including the same
KR101939768B1 (ko) * 2012-08-01 2019-01-18 엘지디스플레이 주식회사 유기전기발광 표시장치용 어레이 기판 및 그 제조 방법
US8987765B2 (en) * 2013-06-17 2015-03-24 LuxVue Technology Corporation Reflective bank structure and method for integrating a light emitting device
US9318475B2 (en) * 2014-05-15 2016-04-19 LuxVue Technology Corporation Flexible display and method of formation with sacrificial release layer
KR102550698B1 (ko) * 2016-04-11 2023-07-06 삼성디스플레이 주식회사 디스플레이 장치 및 조명 장치
KR102608419B1 (ko) * 2016-07-12 2023-12-01 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR102587215B1 (ko) * 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치

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