KR102657607B1 - 듀오바이너리 신호를 송수신하는 트랜시버 및 그 동작 방법 - Google Patents

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Abstract

본 기술에 의한 트랜시버는 중간 전압, 중간 전압보다 높은 제 1 기준 전압, 중간 전압보다 낮은 제 2 기준 전압을 이용하여 듀오바이너리 신호인 입력 신호의 레벨을 결정하여 입력 신호를 NRZ 신호로 변환하는 듀오바이너리 변환회로; 및 레벨로부터 입력 신호의 심볼간 간섭을 제거하기 위한 제어 신호를 생성하고 레벨로부터 제 1 기준 전압 또는 제 2 기준 전압을 조절하는 제어 회로를 포함한다.

Description

듀오바이너리 신호를 송수신하는 트랜시버 및 그 동작 방법{TRANSCEIVER PROCESSING DUOBINARY SIGNAL AND OPERATING METHOD THEREOF}
본 기술은 듀오바이너리 신호를 송수신하는 트랜시버와 그 동작 방법에 관한 것이다.
데이터를 고속으로 처리하는 경우 송신기와 수신기 사이에 위치하는 채널은 저주파 필터의 특성을 가지게 된다.
채널이 저주파 필터의 특성을 가지는 경우 데이터 전송 속도가 증가함에 따라 신호의 갑작스러운 변화가 억제되어 신호가 수신기에 도달하였을 때 신호의 레벨을 정확히 감지하기 어려운 문제가 발생한다.
이러한 문제를 방지하기 위하여 코딩을 통해 데이터의 파형을 변경시켜 나이키스트(Nyquist) 주파수를 낮추는 기술이 개발되고 있으며 듀오바이너리(duobinary) 코딩 기술 역시 이중 하나이다.
듀오바이너리 코딩은 NRZ(Non Return to Zero) 신호의 이전 비트와 현재 비트를 더해 2-레벨 데이터를 3-레벨 데이터로 변환하는 기법이다.
도 2는 NRZ 신호를 듀오바이너리 신호를 변환하는 방법을 설명하는 도표이다.
듀오바이너리 신호의 레벨은 이전 비트와 현재 비트의 합으로 정해진다.
예를 들어 이전 비트가 1이고 현재 비트가 1인 경우는 듀오바이너리 신호의 레벨 2에 대응하고, 이전 비트가 1이고 현재 비트가 0인 경우와 이전 비트가 0이고 현재 비트가 1인 경우는 듀오바이너리 신호의 레벨 1에 대응하며, 이전 비트가 0이고 현재 비트가 0인 경우는 듀오바이너리 신호의 레벨 0에 대응한다.
듀오바이너리 신호를 수신하는 수신기는 채널을 통해 수신한 듀오바이너리 신호를 NRZ 신호로 변환하는 기술을 수행한다.
US 8446942 B2 US 2018/0159514 A1 US 2019/0074863 A1
Yu-Ming Ying, I-Ting Lee and Shen-Iuan Liu, "A 20Gb/s adaptive duobinary transceiver", IEEE Asian Solid-State Circuits Conference (A-SSCC), pp. 129-132, Nov. 2012. Y. Chen, P.-I. Mak, C. C. Boon, R. P. Martins, "A 36-Gb/s 1.3-mW/Gb/s duobinary-signal transmitter exploiting power-efficient cross-quadrature clocking multiplexers with maximized timing margin", IEEE Trans. Circuits Syst. I Reg. Papers, vol. 65, no. 9, pp. 3014-3026, Sep. 2018.
본 기술은 듀오바이너리 신호를 송수신하는 트랜시버와 그 동작 방법을 제공한다.
본 기술은 듀오바이너리 신호를 수신하고 이에 따라 등화 동작과 기준 전압 조절 동작을 수행하는 트랜시버의 동작 방법을 제공한다.
본 발명의 일 실시예에 의한 트랜시버는 중간 전압, 중간 전압보다 높은 제 1 기준 전압, 중간 전압보다 낮은 제 2 기준 전압을 이용하여 듀오바이너리 신호인 입력 신호의 레벨을 결정하여 입력 신호를 NRZ 신호로 변환하는 듀오바이너리 변환회로; 및 레벨로부터 입력 신호의 심볼간 간섭을 제거하기 위한 제어 신호를 생성하고 레벨로부터 제 1 기준 전압 또는 제 2 기준 전압을 조절하는 제어 회로를 포함한다.
본 발명의 일 실시예에 의한 트랜시버의 동작 방법은 중간 전압, 중간 전압보다 높은 제 1 기준 전압, 중간 전압보다 낮은 제 2 기준 전압을 이용하여 듀오바이너리 신호인 입력 신호의 레벨을 결정하여 입력 신호를 NRZ 신호로 변환하는 듀오바이너리 변환회로를 포함하는 트랜시버의 동작 방법으로서, 레벨로부터 입력 신호의 심볼간 간섭을 제거하기 위한 제어 신호를 생성하는 등화 동작 단계; 및 제 1 기준 전압 또는 제 2 기준 전압을 조절하는 기준 전압 조절 단계를 포함한다.
본 기술에 의한 트랜시버는 듀오바이너리 신호에 대해서 등화 동작을 수행하여 듀오바이너리 신호를 NRZ 신호로 변환하는데 있어서 오류를 줄일 수 있다.
본 기술에 의한 트랜시버는 등화 동작과 함께 듀오바이너리 신호를 NRZ 신호로 변환하는데 사용하는 기준 전압의 레벨을 조절하여 변환시 오류를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 의한 듀오바이너리 신호를 송수신하는 트랜시버의 블록도.
도 2는 NRZ 신호와 듀오바이너리 신호의 관계를 설명하는 도표.
도 3은 본 발명의 일 실시예에 의한 듀오바이너리 드라이버를 나타내는 블록도.
도 4는 본 발명의 일 실시예에 의한 프리 드라이버를 나타내는 블록도.
도 5는 본 발명의 일 실시예에 의한 프리 드라이버의 동작을 나타내는 타이밍도.
도 6은 본 발명의 일 실시예에 의한 프리 드라이버에서 출력된 데이터를 나타내는 타이밍도.
도 7은 본 발명의 일 실시예에 의한 프리탭 드라이버를 나타내는 회로도.
도 8은 본 발명의 일 실시예에 의한 듀오바이너리 변환회로를 나타내는 블록도.
도 9는 본 발명의 일 실시예에 의한 듀오바이너리 변환회로의 동작을 나타내는 타이밍도.
도 10은 등화 동작 전후를 비교한 그래프.
도 11은 등화 동작의 정도를 비교한 그래프.
도 12는 본 발명의 일 실시예에 의한 등화 동작을 설명하는 테이블.
도 13은 본 발명의 일 실시예에 의한 등화 동작을 설명하는 순서도.
도 14는 본 발명의 일 실시예에 의한 기준 전압 조절 동작을 설명하는 순서도.
도 15 내지 17은 본 발명의 일 실시예에 의한 기준 전압 조절 동작을 설명하는 그래프.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 1은 본 발명의 일 실시예에 의한 듀오바이너리 신호를 송수신하는 트랜시버(1000)를 나타내는 블록도이다.
트랜시버(1000)는 송신기(1)와 수신기(2)를 포함한다.
송신기(1)는 듀오바이너리 드라이버(10), 데이터 직렬화기(20), 클록 변환회로(30), 클록 버퍼(30), 및 클록 드라이버(40)를 포함한다.
듀오바이너리 드라이버(10)는 데이터 병렬화기(20)에서 출력된 바이너리 병렬 데이터를 듀오바이너리 신호로 변환하여 데이터 채널(31)을 구동한다.
이때 듀오바이너리 드라이버(10)는 제어 신호(EC)에 따라 등화 동작을 수행할 수 있다.
제어 신호(EC)는 프리 제어 신호, 포스트 제어 신호를 포함하며 메인 제어 신호를 더 포함할 수 있다. 이에 대해서는 아래에서 구체적으로 개시한다.
듀오바이너리 드라이버(10)의 구성 및 동작에 대해서는 아래에서 구체적으로 개시한다.
데이터 병렬화기(20)는 직렬 데이터(DS)를 병렬 데이터(D)로 변환한다. 이때 병렬 데이터는 각각 NRZ(Non Return to Zero) 형태의 바이너리 신호이다.
클록 변환회로(30)는 클록 신호(CLK)로부터 4상 클록 신호(I, Q, IB, QB)를 생성한다.
데이터 병렬화기(20)는 4상 클록 신호(I, Q, IB, QB)에 동기되는 병렬 데이터(DP0, DP90, DP180, DP270)를 출력한다.
4상 클록 신호(I, Q, IB, QB)와 동기된 병렬 데이터(DP0, DP90, DP180, DP270)는 도 5의 타이밍도에 도시되어 있다.
이하에서는 4상 클록 신호 중 첫 번째 위상에 대응하는 신호를 제 1 클록 신호(I), 4상 클록 신호 중 두 번째 위상에 대응하는 신호를 제 2 클록 신호(Q), 4상 클록 신호 중 세 번째 위상에 대응하는 신호를 제 3 클록 신호(IB), 4상 클록 신호 중 네번째 위상에 대응하는 신호를 제 4 클록 신호(QB)로 지칭한다.
도 5에 도시된 바와 같이 병렬 데이터(D0)는 제 4 클록 신호(QB)에 동기되고, 병렬 데이터(DP90)는 제 1 클록 신호(I)에 동기되고, 병렬 데이터(DP180)는 제 2 클록 신호(Q)에 동기되며, 병렬 데이터(DP180)는 제 3 클록 신호(IB)에 동기된다.
이하에서는 병렬 데이터 중 제 4 클록 신호(QB)에 동기된 신호를 제 1 병렬 데이터(DP0), 병렬 데이터 중 제 1 클록 신호(I)에 동기된 신호를 제 2 병렬 데이터(DP90), 병렬 데이터 중 제 2 클록 신호(Q)에 동기된 신호를 제 3 병렬 데이터(DP180), 병렬 데이터 중 제 3 클록 신호(IB)에 동기된 신호를 제 4 병렬 데이터(DP270)로 지칭한다.
클록 버퍼(40)는 클록 신호(CLK)를 버퍼링하여 클록 드라이버(50)에 제공하고, 클록 드라이버(40)는 클록 버퍼에서 출력된 클록 신호(CLK)에 따라 클록 채널(32)을 구동한다.
도 2는 NRZ 신호와 듀오바이너리 신호의 관계를 설명하는 도표이다.
NRZ 신호의 이전 비트가 1이고 현재 비트가 1인 경우 듀오바이너리 신호의 레벨 2로 표시한다.
NRZ 신호의 이전 비트가 1이고 현재 비트가 0인 경우 듀오바이너리 신호의 레벨 1로 표시한다.
NRZ 신호의 이전 비트가 0이고 현재 비트가 1인 경우 듀오바이너리 신호의 레벨 1로 표시한다.
NRZ 신호의 이전 비트가 0이고 현재 비트가 0인 경우 듀오바이너리 신호의 레벨 0으로 표시한다.
도 3은 도 1의 듀오바이너리 드라이버(10)를 나타내는 블록도이다.
듀오바이너리 드라이버(10)는 프리 드라이버(11), 프리탭 드라이버(12), 메인탭 드라이버(13) 및 포스트탭 드라이버(14)를 포함한다.
듀오바이너리 드라이버(10)는 프리 드라이버(11)에서 출력된 신호를 순차적으로 지연하는 제 1 지연회로(15)와 제 2 지연회로(16)를 더 포함한다.
프리 드라이버(11)는 4상 클록 신호 (I, Q, IB, QB)와 4상 클록 신호(I, Q, IB, QB)와 병렬 데이터(DP0, DP90, DP180, DP270)를 연산하여 연산 데이터(D0, D1, D2, D3)를 출력한다.
도 4는 프리 드라이버(11)의 구조를 나타내는 회로도이다.
프리 드라이버(11)는 제 1 게이트(111)와 제 1 버퍼(1111)를 포함한다.
제 1 게이트(111)는 제 1 병렬 데이터(DP0)와 제 1 클록 신호(I)를 앤드 연산하여 출력한다.
제 1 버퍼(1111)는 직렬 연결된 짝수개의 인버터를 포함하여 제 1 게이트(111)의 출력을 버퍼링하여 제 1 연산 데이터(D0)를 출력한다. 이하에서 제 1 연산 데이터(D0)는 제 1 데이터로 지칭할 수 있다.
프리 드라이버(11)는 제 2 게이트(112)와 제 2 버퍼(1121)를 포함한다.
제 2 게이트(112)는 제 2 병렬 데이터(DP90)와 제 2 클록 신호(Q)를 앤드 연산하여 출력한다.
제 2 버퍼(1121)는 직렬 연결된 짝수개의 인버터를 포함하여 제 2 게이트(112)의 출력을 버퍼링하여 제 2 연산 데이터(D1)를 출력한다. 이하에서 제 2 연산 데이터(D1)는 제 2 데이터로 지칭할 수 있다.
프리 드라이버(11)는 제 3 게이트(113)와 제 3 버퍼(1131)를 포함한다.
제 3 게이트(113)는 제 3 병렬 데이터(DP180)와 제 3 클록 신호(IB)를 앤드 연산하여 출력한다.
제 3 버퍼(1131)는 직렬 연결된 짝수개의 인버터를 포함하여 제 3 게이트(113)의 출력을 버퍼링하여 제 3 연산 데이터(D2)를 출력한다. 이하에서 제 3 연산 데이터(D2)는 제 3 데이터로 지칭할 수 있다.
프리 드라이버(11)는 제 4 게이트(114)와 제 3 버퍼(1141)를 포함한다.
제 4 게이트(114)는 제 4 병렬 데이터(DP270)와 제 4 클록 신호(QB)를 앤드 연산하여 출력한다.
제 4 버퍼(1141)는 직렬 연결된 짝수개의 인버터를 포함하여 제 4 게이트(114)의 출력을 버퍼링하여 제 4 연산 데이터(D3)를 출력한다. 이하에서 제 4 연산 데이터(D3)는 제 4 데이터로 지칭할 수 있다.
도 5는 프리 드라이버(11)의 동작을 나타내는 파형도이다.
제 1 데이터(D0)는 제 1 클록 신호(I)가 하이 레벨인 경우 제 1 병렬 데이터(DP0)와 동일하고 제 1 클록 신호(I)가 로우 레벨인 경우 로우 레벨을 가진다.
제 2 데이터(D1)는 제 2 클록 신호(Q)가 하이 레벨인 경우 제 2 병렬 데이터(DP90)와 동일하고 제 2 클록 신호(Q)가 로우 레벨인 경우 로우 레벨을 가진다.
제 3 데이터(D2)는 제 3 클록 신호(IB)가 하이 레벨인 경우 제 3 병렬 데이터(DP180)와 동일하고 제 3 클록 신호(IB)가 로우 레벨인 경우 로우 레벨을 가진다.
제 4 데이터(D3)는 제 4 클록 신호(QB)가 하이 레벨인 경우 제 4 병렬 데이터(DP270)와 동일하고 제 4 클록 신호(QB)가 로우 레벨인 경우 로우 레벨을 가진다.
도 3으로 돌아가 제 1 지연회로(15)는 프리 드라이버(11)에서 출력된 제 1 내지 제 4 데이터를 일정시간만큼 지연하고, 제 2 지연회로(16)는 제 1 지연회로(15)에서 출력된 제 1 내지 제 4 데이터를 일정시간만큼 지연한다.
이하에서는 제 1 지연회로(15)에서 출력되는 제 1 내지 제 4 데이터를 현재 제 1 내지 제 4 데이터로 지칭하고 각각 D0[n], D1[n], D2[n], D3[n]으로 표시한다.
또한 제 2 지연회로(16)에서 출력되는 제 1 내지 제 4 데이터를 과거 제 1 내지 제 4 데이터로 지칭하고 각각 D0[n-1], D1[n-1], D2[n-1], D3[n-1]으로 표시한다.
또한 제 1 지연회로(15)에 입력되는 제 1 내지 제 4 데이터를 미래 제 1 내지 제 4 데이터로 지칭하고 각각 D0[n+1], D1[n+1], D2[n+1], D3[n+1]으로 표시한다.
도 6은 제 1 내지 제 4 데이터 신호의 미래값, 현재값, 과거값의 관계를 나타낸다.
본 실시예에서 제 1 지연회로(15)와 제 2 지연회로(16)는 각각 1 UI의 지연 시간을 가지는데 이는 제 1 클록 신호(I)를 기준으로 90도 위상차에 대응한다.
프리탭 드라이버(12)는 프리 제어 신호(ECPR)와 프리 드라이버(11)에서 출력된 제 1 내지 제 4 데이터에 따라 출력 노드(N)를 구동한다.
메인탭 드라이버(13)는 메인 제어 신호(ECM)와 제 1 지연회로(15)에서 출력된 제 1 내지 제 4 데이터에 따라 출력 노드(N)를 구동한다.
포스트탭 드라이버(14)는 포스트 제어 신호(ECPO)와 제 2 지연회로(16)에서 출력된 제 1 내지 제 4 데이터에 따라 출력 노드(N)를 구동한다.
본 실시예에서 프리탭 드라이버(12), 메인탭 드라이버(13), 포스트탭 드라이버(14)는 실질적으로 동일한 구조를 가지나 구동력의 크기는 상이하다.
도 7은 본 발명의 일 실시예에 의한 메인탭 드라이버(13)의 구조를 나타낸 회로도이다.
메인탭 드라이버(13)는 전원 전압(VDD)와 제 1 노드(N1) 사이에 연결된 제 1 저항(R1), 전원 전압(VDD)와 제 2 노드(N2) 사이에 연결된 제 2 저항(R2)을 포함한다.
제 1 저항(R1)과 제 2 저항(R2)의 크기는 동일하고, 제 2 노드(N2)는 도 3의 출력 노드(N)에 연결된다.
메인탭 드라이버(13)는 제 1 노드(N1)와 제 3 노드(N3) 사이에 연결된 제 11 스위치(NM11)와 제 2 노드(N2)와 제 3 노드(N3) 사이에 연결된 제 12 스위치(NM12)를 포함한다.
제 11 스위치(NM11)는 제 1 데이터(D0)에 의해 제어되고 제 12 스위치(NM12)는 제 1 데이터(D0)를 반전한 신호(/D0)에 의해 제어된다.
메인탭 드라이버(13)는 제 1 노드(N1)와 제 4 노드(N4) 사이에 연결된 제 21 스위치(NM21)와 제 2 노드(N2)와 제 4 노드(N4) 사이에 연결된 제 22 스위치(NM22)를 포함한다.
제 21 스위치(NM21)는 제 2 데이터(D1)에 의해 제어되고 제 22 스위치(NM22)는 제 2 데이터(D1)를 반전한 신호(/D1)에 의해 제어된다.
메인탭 드라이버(13)는 제 1 노드(N1)와 제 3 노드(N3) 사이에 연결된 제 31 스위치(NM31)와 제 2 노드(N2)와 제 3 노드(N3) 사이에 연결된 제 32 스위치(NM32)를 포함한다.
제 31 스위치(NM31)는 제 3 데이터(D2)에 의해 제어되고 제 32 스위치(NM32)는 제 3 데이터(D2)를 반전한 신호(/D2)에 의해 제어된다.
메인탭 드라이버(13)는 제 1 노드(N1)와 제 4 노드(N4) 사이에 연결된 제 41 스위치(NM41)와 제 2 노드(N2)와 제 4 노드(N4) 사이에 연결된 제 42 스위치(NM42)를 포함한다.
제 41 스위치(NM41)는 제 4 데이터(D3)에 의해 제어되고 제 42 스위치(NM42)는 제 4 데이터(D3)를 반전한 신호(/D3)에 의해 제어된다.
메인탭 드라이버(13)는 제 3 노드(N3)와 접지 전압(GND) 사이에 연결된 제 1 전류원(I1)을 포함하고, 제 4 노드(N4)와 접지 전압(GND) 사이에 연결된 제 2 전류원(I2)을 포함한다.
본 실시예에서 제 1 전류원(I1)과 제 2 전류원(I2)에 흐르는 전류의 크기는 메인 제어 신호(ECM)에 따라 제어될 수 있다.
예를 들어 본 실시예에서 제 1 전류원(I1)과 제 2 전류원(I2)은 각각 6mA를 기준으로 메인 제어 신호(ECM)에 따라 전류의 크기를 조절할 수 있다.
이하에서 제 1 전류원(I1)과 제 2 전류원(I2) 각각을 전류원으로 지칭할 수 있다.
도 6을 참조하여 메인탭 드라이버(13)의 동작을 설명하면 다음과 같다.
메인탭 드라이버(13)는 제 1 클록 신호(I)에 동기하여 동작하는 것으로 가정한다.
도 6의 T0 ~ T4는 메인탭 드라이버(13)의 동작 주기가 된다.
T0 ~ T1, T1 ~ T2, T2 ~ T3, T3 ~ T4는 각각 단위 구간으로 지칭하고 단위 구간의 폭은 1 UI에 대응한다.
T0 ~ T1에서 메인탭 드라이버(13)는 제 3 데이터 D3[n-1]과 제 1 데이터 D0[n]에 따라 동작하고, T1 ~ T2에서 메인탭 드라이버(13)는 제 1 데이터 D0[n]과 제 2 데이터 D1[n]에 따라 동작하며, T2 ~ T3에서 메인탭 드라이버(13)는 제 2 데이터 D1[n]과 제 3 데이터 D2[n]에 따라 동작하며, T3 ~ T4에서 메인탭 드라이버(13)는 제 3 데이터 D2[n]과 제 4 데이터 D3[n]에 따라 동작한다.
도 6의 T0 ~ T4에서는 프리탭 드라이버(12)와 포스트탭 드라이버(14)도 함께 동작한다.
T0 ~ T1에서 포스트탭 드라이버(14)는 제 1 데이터 D0[n-1]과 제 2 데이터 D1[n-1]에 따라 동작하고, T1 ~ T2에서 포스트탭 드라이버(14)는 제 2 데이터 D1[n-1]과 제 3 데이터 D2[n-1]에 따라 동작하고, T2 ~ T3에서 포스트탭 드라이버(14)는 제 3 데이터 D2[n-1]과 제 4 데이터 D3[n-1]에 따라 동작하며, T3 ~ T4에서 포스트탭 드라이버(14)는 제 4 데이터 D3[n-1]과 제 1 데이터 D0[n]에 따라 동작한다
T0 ~ T1에서 프리탭 드라이버(12)는 제 3 데이터 D2[n]과 제 4 데이터 D3[n]에 따라 동작하고, T1 ~ T2에서 프리탭 드라이버(12)는 제 4 데이터 D3[n]과 제 1 데이터 D0[n+1]에 따라 동작하고, T2 ~ T3에서 프리탭 드라이버(12)는 제 1 데이터 D0[n+1]과 제 2 데이터 D1[n+1]에 따라 동작하며, T3 ~ T4에서 프리탭 드라이버(12)는 제 2 데이터 D1[n+1]과 제 3 데이터 D2[n+1]에 따라 동작한다.
각 단위 구간에서 메인탭 드라이버(13)의 제 11 스위치(NM11)와 제 31 스위치(NM31) 중 하나에 선택된 데이터 신호가 인가되고, 제 21 스위치(NM21)와 제 41 스위치(NM41) 중 어느 하나에 선택된 데이터 신호가 인가된다.
이때 선택되지 않은 데이터는 로우 레벨로 고정된다.
이하에서는 제 1 데이터(D0)와 제 2 데이터(D1)가 선택되어 제 11 스위치(NM11)와 제 21 스위치(NM21)에 인가되는 경우에 있어서 메인탭 드라이버(13)의 동작을 개시한다.
또한 제 1 전류원(I1)과 제 2 전류원(I2)에서 제공하는 전류의 크기는 I, 제 1 저항(R1)과 제 2 저항(R2)의 크기는 R이라고 가정한다.
제 1 데이터(D0)가 하이 레벨이고 제 2 데이터(D1)가 하이 레벨이라고 가정하면, 제 12 스위치(NM12)와 제 22 스위치(NM22)가 턴오프되므로 출력 노드(N)와 연결되는 제 2 노드(N2)의 전압은 다음 수학식 1과 같이 표시된다.
제 1 데이터(D0)가 하이 레벨이고 제 2 데이터(D1)가 로우 레벨이라고 가정하면, 제 12 스위치(NM12)가 턴오프되고 제 22 스위치(NM22)가 턴온되므로 제 2 노드(N2)의 전압은 다음 수학식 2와 같이 표시된다.
제 1 데이터(D0)가 로우 레벨이고 제 2 데이터(D1)가 하이 레벨인 경우도 마찬가지로 제 2 노드(N2)의 전압은 다음 수학식 2와 같이 표시된다.
제 1 데이터(D0)가 로우 레벨이고 제 2 데이터(D1)가 로우 레벨이라고 가정하면, 제 12 스위치(NM12)와 제 22 스위치(NM22)가 턴온되므로 제 2 노드(N2)의 전압은 다음 수학식 3과 같이 표시된다.
이상에서 살펴본 바와 같이 이전 데이터와 현재 데이터에 따라 메인탭 드라이버(13)는 3개의 레벨을 갖는 듀오바이너리 신호를 생성한다.
프리탭 드라이버(12)와 포스트탭 드라이버(14)는 메인탭 드라이버(13)와 실질적으로 동일한 구조를 가진다.
다만 프리탭 드라이버(12)에 포함된 전류원은 프리 제어 신호(ECPR)에 따라 제어되며 포스트탭 드라이버(14)에 포함된 전류원은 포스트 제어 신호(ECPO)에 따라 제어된다.
본 실시예에서 프리탭 드라이버(12)에 포함된 전류원은 0.5mA를 기준으로 프리 제어 신호(ECPR)에 따라 제어되고, 포스트탭 드라이버(14)에 포함된 전류원은 1mA를 기준으로 포스트 제어 신호(ECPO)에 따라 제어된다.
프리 제어 신호(ECPR) 및 포스트 제어 신호(ECPO)의 크기는 제어 회로(200)에서 수행되는 등화 동작에 의해 제어된다.
이를 통해 출력 노드(N)에서 송신되는 신호의 심볼간 간섭(ISI) 현상을 제거할 수 있다.
등화 동작에 대해서는 아래에서 구체적으로 설명한다.
도 1로 돌아가 수신기(2)는 아날로그 수신회로(60), 듀오바이너리 변환회로(100), 클록 수신 회로(70), 데이터 직렬화기(80) 및 제어 회로(200)를 포함한다.
아날로그 수신회로(60)는 데이터 채널(31)에서 듀오바이너리 신호를 수신하여 출력한다.
아날로그 수신회로(60)는 연속 시간 선형 등화기(CTLE: Continuous Time Linear Equalizer)와 같이 잘 알려진 회로를 이용하여 구현할 수 있으므로 구체적인 설명을 생략한다.
클록 수신 회로(70)는 클록 채널(70)로부터 클록 신호(RCLK)를 수신하여 홀수 클록 신호(CKO)와 짝수 클록 신호(CKE)를 출력한다.
홀수 클록 신호(CKO)는 클록 신호(RCLK)의 홀수 번째 에지에 동기된 신호이고 짝수 클록 신호(CKE)는 클록 신호(RCLK)의 짝수 번째 에지에 동기된 신호로서 각각 클록 신호(RCLK)의 주파수의 1/2에 대응하는 주파수를 가진다.
듀오바이너리 변환회로(100)는 제 1 기준 전압(VH), 제 2 기준 전압(VL), 홀 수 클록 신호(CKO), 짝수 클록 신호(CKE) 및 듀오바이너리 신호인 입력 신호(DIN)를 디코딩하여 NRZ 형태의 홀수 디지털 신호(RDO)와 짝수 디지털 신호(RDE)를 출력한다.
데이터 직렬화기(80)는 홀수 클록 신호(CKO)와 짝수 클록 신호(CKE)에 따라 홀수 데이터 신호(RDE)와 짝수 데이터 신호(RDO)를 직렬화하여 출력한다.
제어 회로(200)는 입력 신호(DIN)에 포함된 심볼간 간섭(ISI)을 제거하는 등화동작을 제어한다.
제어 회로(200)는 등화 동작을 위해 듀오바이너리 변환회로(100)에서 샘플링된 입력 신호(DIN)의 레벨을 이용하여 프리 제어 신호 및 포스트 제어 신호(ECPR, ECPO)를 조절하여 제어 채널(33)을 통해 송신기(1)로 전송한다.
또한 제어 회로(200)는 듀오바이너리 회로(100)에 제공되는 제 1 기준전압(VH)과 제 2 기준전압(VL)을 제어한다.
제어 회로(200)에서 수행하는 등화 동작과 기준 전압 제어 동작에 대해서는 아래에서 구체적으로 개시한다.
도 8은 본 발명의 일 실시예에 의한 듀오바이너리 변환회로(100)를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 듀오바이너리 변환회로(100)는 제 1 내지 제 4 비교부(110 ~ 140), 제 1 선택부(210), 제 2 선택부(220), 제 1 플립플롭(310), 제 2 플립플롭(320)을 포함한다.
입력 신호(DIN)는 전술한 바와 같이 아날로그 수신회로(60)에서 출력하는 듀오바이너리 신호이다.
듀오바이너리 신호는 3개의 레벨을 가지므로 듀오바이너리 변환회로(100)는 이들을 구별하기 위하여 제 1 기준 전압(VH)과 제 2 기준 전압(VL)을 사용할 수 있다.
제 1 기준 전압(VH)은 상위 기준 전압, 제 2 기준 전압(VL)은 하위 기준 전압으로 지칭할 수 있다.
제 2 기준 전압(VL)은 레벨 0과 레벨 1을 구별하고 제 1 기준 전압(VH)은 레벨 1과 레벨 2를 구별한다.
듀오바이너리 변환회로(100)는 홀수 클록 신호(CKO)와 짝수 클록 신호(CKE)를 사용한다.
예를 들어 클록 신호(CLK)가 10 GHz인 경우 짝수 클록 신호(CKE)와 홀수 클록 신호(CKO)는 모두 5 GHz의 주파수를 가져 고주파 신호를 변환하는데 있어서 동작 마진이 향상될 수 있다.
제 1 비교부(110)는 짝수 클록 신호(CKE)에 동기하여 입력 신호(DIN)와 제 1 기준 전압(VH)의 비교 결과(DHE)를 출력한다.
제 1 비교부(110)는 입력 신호(DIN)가 더 크면 하이 레벨 신호를 출력하고 입력 신호(DIN)가 더 작으면 로우 레벨 신호를 출력한다.
제 2 비교부(120)는 짝수 클록 신호(CKE)에 동기하여 입력 신호(DIN)와 제 2 기준 전압(VL)의 비교 결과(DLE)를 출력한다.
제 2 비교부(120)는 입력 신호(DIN)가 더 크면 하이 레벨 신호를 출력하고 입력 신호(DIN)가 더 작으면 로우 레벨 신호를 출력한다.
이하에서는 제 1 비교부(110)와 제 2 비교부(120)에서 출력되는 비교 결과를 종합하여 제 1 비교 신호(VSE)로 지칭한다.
제 3 비교부(130)는 홀수 클록 신호(CKO)에 동기하여 입력 신호(DIN)와 제 1 기준 전압(VH)의 비교 결과(DHO)를 출력한다.
제 3 비교부(130)는 입력 신호(DIN)가 더 크면 하이 레벨 신호를 출력하고 입력 신호(DIN)가 더 작으면 로우 레벨 신호를 출력한다.
제 4 비교부(140)는 홀수 클록 신호(CKO)에 동기하여 입력 신호(DIN)와 제 2 기준 전압(VL)의 비교 결과(DLO)를 출력한다.
제 4 비교부(140)는 입력 신호(DIN)가 더 크면 하이 레벨 신호를 출력하고 입력 신호(DIN)가 더 작으면 로우 레벨 신호를 출력한다.
이하에서는 제 3 비교부(130)와 제 4 비교부(140)에서 출력되는 신호를 종합하여 제 2 비교 신호(VSO)로 지칭한다.
제 1 비교부(110)와 제 3 비교부(130)는 입력 신호(DIN)를 제 1 기준 전압(VH)과 비교하며 이는 입력 신호(DIN)가 도 2의 레벨 1 또는 2에 속하는지 결정하기 위하여 사용할 수 있다.
제 2 비교부(120)와 제 4 비교부(140)는 입력 신호(DIN)를 제 2 기준 전압(VL)과 비교하며 이는 입력 신호(DIN)가 도 2의 레벨 0 또는 1에 속하는지 결정하기 위하여 사용할 수 있다.
현재 결정된 NRZ 데이터가 0인 경우 다음 NRZ 데이터는 0 또는 1이고 이 경우 듀오바이너리 신호의 레벨 0 또는 1에 대응한다.
이에 따라 현재 결정된 NRZ 데이터가 0인 경우 다음 NRZ 데이터를 결정하기 위하여 제 2 기준 전압(VL)과 비교해야 한다.
반대로 현재 결정된 NRZ 데이터가 1인 경우 다음 NRZ 데이터는 0 또는 1이고 이 경우 듀오바이너리 신호의 레벨 1 또는 2에 대응한다.
이에 따라 현재 결정된 NRZ 데이터가 1인 경우 다음 NRZ 데이터를 결정하기 위하여 제 1 기준 전압(VH)과 비교해야 한다.
홀수 클록 신호(CKO)를 기준으로 현재 결정된 데이터(VDO)에 따라 다음에 결정할 데이터는 제 1 비교부(110) 또는 제 2 비교부(120)에서 출력되므로 제 2 선택부(220)의 출력(VDO)은 제 1 선택부(210)의 선택 신호로 인가된다.
즉, 제 2 선택부(220)의 출력(VDO)이 하이 레벨인 경우 제 1 선택부(210)는 제 1 비교부(110)의 출력을 선택하고, 로우 레벨인 경우 제 1 선택부(210)는 제 2 비교부(120)의 출력을 선택한다.
반대로 짝수 클록 신호(CKE)를 기준으로 현재 결정된 데이터(VDE)에 따라 다음에 결정할 데이터는 제 3 비교부(130) 또는 제 4 비교부(140)에서 출력되므로 제 1 선택부(210)의 출력(VDE)은 제 2 선택부(220)의 선택 신호로 인가된다.
즉, 제 1 선택부(210)의 출력(VDE)이 하이 레벨인 경우 제 2 선택부(220)는 제 3 비교부(130)의 출력을 선택하고, 로우 레벨인 경우 제 2 선택부(220)는 제 4 비교부(140)의 출력을 선택한다.
제 1 플립플롭(310)은 짝수 클록 신호(CKE)에 따라 제 1 선택부(210)의 출력을 래치하여 짝수 데이터 신호(RDE)를 출력한다.
제 2 플립플롭(320)은 홀수 클록 신호(CKO)에 따라 제 2 선택부(220)의 출력을 래치하여 홀수 데이터 신호(RDO)를 출력한다.
듀오바이너리 변환회로(100)는 제 5 비교부(150), 제 6 비교부(160), 제 3 선택부(230) 및 제 4 선택부(240)를 더 포함할 수 있다.
이들은 제어 회로(200)의 등화 동작 과정에서 사용될 수 있다.
제 5 비교부(150)는 짝수 클록 신호(CKE)에 동기하여 입력 신호(DIN)와 제 3 선택부(230)의 출력의 비교 결과(DZE)를 출력한다.
제 6 비교부(160)는 홀수 클록 신호(CKO)에 동기하여 입력 신호(DIN)와 제 4 선택부(240)의 출력의 비교 결과(DZO)를 출력한다.
제 3 선택부(230)는 전압 선택 신호(VSEL)에 따라 중간 전압(VZ) 또는 짝수 기준 전압(VRE)을 선택하여 출력한다.
짝수 기준 전압(VRE)의 레벨은 제어 회로(200)의 제어에 따라 조절될 수 있다.
제 4 선택부(240)는 전압 선택 신호(VSEL)에 따라 중간 전압(VZ) 또는 홀수 기준 전압(VRO)을 선택하여 출력한다.
홀수 기준 전압(VRO)의 레벨은 제어 회로(200)의 제어에 따라 조절될 수 있다.
제 5 비교부(150), 제 6 비교부(160), 제 3 선택부(230) 및 제 4 선택부(240)를 이용한 등화동작에 대해서는 아래에서 구체적으로 설명한다.
도 9는 듀오바이너리 변환회로(100)의 동작을 설명하는 타이밍도이다.
입력 신호(DIN)로서 듀오바이너리 데이터 DB0, DB1, DB2, DB3, DB4가 순차적으로 입력된다.
짝수 클록 신호(CKE)의 상승 에지(t0)이후 비교 시간(Tcomp)이 경과한 시각(t1)에서 제 1 비교부(110)와 제 2 비교부(120)는 듀오바이너리 데이터 DB0에 대응하는 제 1 비교 신호(VSE)를 출력한다.
t1에서 선택 시간(Tmux)이 경과한 후 제 1 선택부(210)는 제 1 비교 신호(VSE)에 대응하는 제 1 선택 신호(VDE)를 출력한다.
도 9에서 t1에서 선택 시간(Tmux)이 경과한 시각이 t2와 일치하는 것으로 도시되어 있으나 반드시 그런 것은 아니다.
이때 선택 시간(Tmux)은 제 1 선택부(210)에 입력되는 선택 신호가 결정되어야 하는 시간을 포함한다.
t2는 짝수 클록 신호(CKE)의 하강 에지인데 이는 홀수 클록 신호(CKO)의 상승 에지에 대응한다.
이에 따라 홀수 클록 신호(CKO)의 상승 에지(t2)이후 비교 시간(Tcomp)이 경과한 시각(t3)에서 제 3 비교부(130)와 제 4 비교부(140)는 듀오바이너리 데이터 DB1에 대응하는 제 2 비교 신호(VSO)를 출력한다.
제 1 플립플롭(310)은 짝수 클록 신호(CKE)의 다음 상승 에지(t4)에서 제 1 선택 신호(VDE)를 래치하여 듀오바이너리 데이터 DB0를 제 1 출력 신호(RDE)로서 출력한다.
도 8의 듀오바이너리 변환회로(100)가 정상적으로 동작하기 위하여 제 2 선택부(220)에 입력되는 선택 신호 즉 제 1 선택부(210)의 출력 신호는 제 2 신호(VSO)가 변하기 전에 미리 결정되어 있어야 한다.
이에 따라 다음 수학식 4가 만족되어야 한다.
t0 + Tui = t2이므로 이를 수학식 4에 적용하면 다음 수학식 5가 성립한다.
수학식 5를 통해 선택 시간(Tmux)이 짝수 클록 신호(CKE)의 반주기(Tui) 또는 클록 신호(CLK)의 한 주기 미만이면 충분함을 알 수 있다.
이를 통해 본 발명의 일 실시예에 의한 듀오바이너리 변환회로(100)의 동작 마진이 충분함을 알 수 있다.
제 2 선택부(220)는 제 1 선택부(210)에서 출력된 제 1 선택 신호(VDE)에 따라 제 2 비교 신호(VSO) 중 어느 하나를 선택하여 제 2 선택 신호(VDO)로서 출력한다.
제 2 플립플롭(320)은 홀수 클록 신호(CKO)의 상승 에지에서 제 2 선택 신호(VDO)를 샘플링하여 제 2 출력 신호(RDO)를 출력한다.
데이터 직렬화기(80)는 홀수 클록 신호(CKO)와 짝수 클록 신호(CKE)를 이용하여 홀수 데이터 신호(RDO)와 짝수 데이터 신호(RDE)를 직렬화화 수 있다.
전술한 바와 같이 제어 회로(200)는 등화 동작과 기준 전압 제어 동작을 수행하며 이들에 대해서는 아래에서 구체적으로 개시한다.
도 10은 등화 동작 전후의 파형을 비교한 그래프이다.
본 발명에서 등화 동작은 듀오바이너리 신호에서 심볼간 간섭을 제거하여 아이(EYE) 다이어그램 상에서 아이의 크기를 가능한 최대로 확장하는 것을 목적으로 한다.
심볼간 간섭을 제거하기 위하여 본 실시예에서는 포스트 커서와 프리 커서를 제거한다.
예를 들어 포스트 커서가 제거되었다는 것은 듀오바이너리 신호의 레벨이 0에서 1로 변하는 경우와 2에서 1로 변하는 경우 모두 레벨 1의 전압이 동일한 것을 의미한다.
또한 프리 커서가 제거되었다는 것은 신호의 레벨이 1에서 0으로 변하거나 신호의 레벨이 1에서 2로 변하는 경우 모두 신호가 동일한 레벨에서 출발함을 의미한다.
본 실시예에서 등화 동작이 완료되었다는 것은 레벨 1을 나타내는 신호의 전압이 중간 전압(VZ)으로 일정하게 됨을 의미한다.
도 10(A)는 등화 동작이 완료되기 전으로서 레벨 1의 전압이 중간 전압(VZ)으로부터 벗어나 있다.
도 10(B)는 등화 동작이 완료된 후로서 레벨 1의 전압이 중간 전압(VZ)과 일치한다.
도 11은 등화 동작의 정도에 따른 차이를 설명하는 그래프이다.
도 11(A)는 등화가 부족하게 진행된 상태를 나타낸다.
예를 들어 등화가 부족하여 포스트 커서가 완전히 제거되지 않은 경우를 가정한다.
(a) 시점에 레벨 2에서 (b) 시점에 레벨 1로 천이하는 상황을 가정하면 (b) 시점에서 레벨 1의 전압이 중간 전압(VZ)보다 더 높게 샘플링되고, (a) 시점에 레벨 0에서 (b) 시점에 레벨 1로 천이하는 상황을 가정하면 (b) 시점에서 레벨 1의 전압이 중간 전압(VZ)보다 더 낮게 샘플링된다.
이를 상쇄하기 위해서는 포스트탭 드라이버(14)의 구동력을 높이는 것이 바람직하다.
다음으로 등화가 부족하여 프리 커서가 완전히 제거되지 않은 경우를 가정한다.
(a) 시점에 레벨 1에서 (b) 시점에 레벨 0으로 천이하는 경우는 (a) 시점에서 레벨 1의 전압이 중간 전압보다 낮게 샘플링되고, (a) 시점에 레벨 1에서 (b) 시점에 레벨 2로 천이하는 경우는 (a) 시점에서 레벨 1의 전압이 중간 전압보다 높게 샘플링된다.
이를 상쇄하기 위해서는 프리탭 드라이버(12)의 구동력을 높이는 것이 바람직하다.
도 11(B)는 등화가 과도하게 진행된 상태를 나타낸다.
예를 들어 등화가 과도하여 포스트 커서가 필요 이상으로 제거된 경우를 가정한다.
(a) 시점에 레벨 2에서 (b) 시점에 레벨 1로 천이하는 상황을 가정하면 (b) 시점에서 레벨 1의 전압이 중간 전압(VZ)보다 더 낮게 샘플링되고, (a) 시점에 레벨 0에서 (b) 시점에 레벨 1로 천이하는 상황을 가정하면 (b) 시점에서 레벨 1의 전압이 중간 전압(VZ)보다 더 높게 샘플링된다.
이를 상쇄하기 위해서는 포스트탭 드라이버(14)의 구동력을 낮추는 것이 바람직하다.
다음으로 등화가 과도하여 프리 커서가 필요 이상으로 제거된 경우를 가정한다.
(a) 시점에 레벨 1에서 (b) 시점에 레벨 0으로 천이하는 경우는 (a) 시점에서 레벨 1의 전압이 중간 전압보다 높게 샘플링되고, (a) 시점에 레벨 1에서 (b) 시점에 레벨 2로 천이하는 경우는 (a) 시점에서 레벨 1의 전압이 중간 전압보다 낮게 샘플링된다.
이를 상쇄하기 위해서는 프리탭 드라이버(12)의 구동력을 낮추는 것이 바람직하다.
레벨 1의 상태가 중간 전압(VZ)보다 더 높은 경우는 상태 "10"인 경우에 대응하고 레벨 1의 상태가 중간 전압(VZ)보다 더 낮은 경우는 상태 "01"인 경우에 대응한다.
도 12는 등화 동작 시 프리탭 드라이버(12)와 포스트탭 드라이버(14)의 구동력을 제어하는 방법을 나타내는 표이다.
Up은 구동력을 증가시키는 것을 나타내며 이는 프리 제어 신호(ECPR) 또는 포스트 제어 신호(ECPO)를 증가시키는 것을 나타낸다.
예를 들어 이전 상태가 "00"이고 현재 상태가 "01"인 경우 포스트 제어 신호(ECPO)를 증가시켜 포스트탭 드라이버(14)의 구동력을 증가시킨다.
Down은 구동력을 감소시키는 것을 나타내며 이는 프리 제어 신호(ECPR) 또는 포스트 제어 신호(ECPO)를 감소시키는 것을 나타낸다.
예를 들어 이전 상태가 "10"이고 현재 상태가 "00"인 경우 프리 제어 신호(ECPR)를 감소시켜 프리탭 드라이버(12)의 구동력을 감소시킨다.
도 13은 본 발명의 일 실시예에 의한 등화 동작을 설명하는 순서도이다.
먼저 프리 계수와 포스트 계수를 초기화한다(S100).
이때 프리 계수는 프리 제어 신호(ECPR)에 대응하고 포스트 계수는 포스트 제어 신호(ECPO)에 대응한다.
이후 데이터 샘플링을 개시하여 상태를 결정하고 저장한다(S110).
이때 현재 상태와 이전 상태 두 가지 정보를 저장한다.
예를 들어 현재 상태를 짝수 클록 신호(CKE)에 동기된 제 1 비교부(110)와 제 2 비교부(120)의 출력(DHE, DLE)을 기준으로 결정할 수 있다.
이때 이전 상태는 홀수 클록 신호(CKO)에 동기된 제 3 비교부(130)와 제 4 비교부(140)의 출력(DHO, DLO)을 기준으로 결정할 수 있다.
이때 레벨 1에 대응하는 두가지 상태 "01"과 "10"을 구별하기 위하여 제 5 비교부(150)와 제 6 비교부(160)의 출력(DZE, DZO)를 추가로 사용할 수 있다.
이때 제어 회로(200)는 제 3 선택부(230)와 제 4 선택부(240)가 모두 중간 전압(VZ)을 선택하도록 제어한다.
예를 들어 제 1 비교부(110)와 제 2 비교부(120)의 출력(DHE, DLE)을 이용하여 현재 상태가 레벨 1로 판단된 경우에 제 5 비교부(150)의 출력(DZE)이 하이 레벨이면 즉 입력 신호(DIN)가 중간 전압(VZ)보다 높은 레벨 1이고 제 5 비교부(150)의 출력(DZE)이 로우 레벨이면 즉 입력 신호(DIN)가 중간 전압(VZ)보다 낮은 레벨 1인 것으로 결정한다.
이하에서 중간 전압(VZ)보다 높은 레벨 1을 레벨 1H로 표시하고, 중간 전압(VZ)보다 낮은 레벨 1을 레벨 1L로 표시할 수 있다.
또한 레벨 1H는 상태 "10"에 대응하는 것으로 표시하고 레벨 1L는 상태 "01"에 대응하는 것으로 표시할 수 있다.
이후 현재 상태를 판단한다(S120).
도 12의 표에 개시된 바와 같이 포스트 계수 조정은 현재 상태가 "01" 또는 "10"인 경우에 수행되고 프리 계수 조정은 현재 상태가 "00" 또는 "11"인 경우에 수행된다.
현재 상태가 "10"인 경우 단계(S130)으로 진행하고 현재 상태가 "01"인 경우 단계(S131)로 진행하여 포스트 계수를 조절한다.
단계(S130)에서 이전 상태를 판단한다.
이전 상태가 "10", "01"인 경우에는 프리 계수를 조절하지 않으므로 단계(S110)으로 돌아간다.
이전 상태가 "11"인 경우에는 등화 동작이 부족한 상태를 나타내므로 프리 계수를 증가시킨다(S140). 이후 단계(S110)로 돌아간다.
이전 상태가 "00"인 경우에는 등화 동작이 과도한 상태를 나타내므로 프리 계수를 감소시킨다(S141). 이후 단계(S110)로 돌아간다.
단계(S131)에서 이전 상태를 판단한다.
이전 상태가 "10", "01"인 경우에는 프리 계수를 조절하지 않으므로 단계(S110)로 돌아간다.
이전 상태가 "00"인 경우에는 등화 동작이 부족한 상태를 나타내므로 프리 계수를 증가시킨다(S140). 이후 단계(S110)로 돌아간다.
이전 상태가 "11"인 경우에는 등화 동작이 과도한 상태를 나타내므로 프리 계수를 감소시킨다(S141). 이후 단계(S110)로 돌아간다.
현재 상태가 "00"인 경우 단계(S150)으로 진행하고 현재 상태가 "11"인 경우 단계(S151)로 진행하여 포스트 계수를 조절한다.
단계(S150)에서 이전 상태를 판단한다.
이전 상태가 "00", "11"인 경우에는 포스트 계수를 조절하지 않으므로 단계(S110)로 돌아간다.
이전 상태가 "01"인 경우에는 등화 동작이 부족한 상태를 나타내므로 포스트 계수를 증가시킨다(S160). 이후 단계(S110)로 돌아간다.
이전 상태가 "10"인 경우에는 등화 동작이 과도한 상태를 나타내므로 포스트 계수를 감소시킨다(S161). 이후 단계(S110)로 돌아간다.
단계(S151)에서 이전 상태를 판단한다.
이전 상태가 "10", "01"인 경우에는 포스트 계수를 조절하지 않으므로 단계(S110)로 돌아간다.
이전 상태가 "10"인 경우에는 등화 동작이 부족한 상태를 나타내므로 포스트 계수를 증가시킨다(S160). 이후 단계(S110)로 돌아간다.
이전 상태가 "01"인 경우에는 등화 동작이 과도한 상태를 나타내므로 포스트 계수를 감소시킨다(S161). 이후 단계(S110)로 돌아간다.
도 14는 본 발명의 일 실시예에 의한 기준 전압 조절 동작을 설명하는 순서도이다.
전술한 바와 같이 제어 회로(200)는 등화 동작을 수행하여 아이의 크기를 확장한다.
제어 회로(200)는 제 1 기준 전압(VH)과 제 2 기준 전압(VL)이 아이의 중간에 위치하도록 기준 전압 조절 동작을 수행한다.
기준 전압 조절 동작은 등화 동작과 병행하여 수행될 수 있다.
본 실시예에서는 도 13에서 단계(S140, S141, S160, S161)를 수행한 후 기준 전압 조절 동작을 수행한다.
등화 동작 도중에 기준 전압 조절 동작을 수행하는 시점은 본 실시예를 참조하여 다양하게 설계 변경될 수 있다.
예를 들어 다른 실시예에서는 미리 정해진 횟수만큼 프리 계수 또는 포스트 계수를 조절한 후 기준 전압 조절 동작을 수행할 수 있다.
도 14는 제 1 기준 전압(VH)을 조절하는 동작을 나타낸다.
먼저 제 1 기준 전압(VH)을 초기화한다(S200).
다음으로 변량(Δ)을 초기화한다(S210).
다음으로 기준 전압을 조절하며 입력 신호(DIN)와 비교한 결과를 저장한다(S220).
DECAL1은 기준 전압을 제 1 조정 전압(VH + Δ)로 설정하고 입력 신호(DIN)와 비교한 결과에 대응한다.
DECAL2는 기준 전압을 제 2 조정 전압(VH - Δ)로 설정하고 입력 신호(DIN)와 비교한 결과에 대응한다.
DH는 기준 전압을 VH로 설정하고 입력 신호(DIN)와 비교한 결과에 대응한다.
제어 회로(200)는 제 5 비교부(150), 제 6 비교부(160)의 출력(DZE, DZO)으로부터 DECAL1, DECAL2, DH를 결정할 수 있다.
이를 위하여 제어 회로(200)는 제 3 선택부(230)와 제 4 선택부(240)가 대응하는 레벨의 기준 전압을 출력하도록 제어할 수 있다.
또한 제어 회로(200)는 홀수 기준 전압(VRO) 및 짝수 기준 전압(VRE)의 크기가 제 1 조정 전압 또는 제 2 조정 전압이 되도록 제어할 수 있다.
이후 DECAL1과 DECAL2의 값이 동일한 지 판단한다(S230).
두 값이 동일한 것은 제 1 조정 전압과 제 2 조정 전압이 모두 아이의 내부에 존재하는 것을 의미한다.
두 값이 동일하다면 변량(Δ)을 증가시키고 단계(S220)로 진행한다.
도 15는 변량(Δ)을 증가시키기 전의 제 1 기준 전압(VH), 제 1 조정 전압, 제 2 조정 전압을 나타낸 아이 다이어그램이고, 도 16은 변량(Δ)을 증가시킨 후의 제 1 기준 전압(VH), 제 1 조정 전압, 제 2 조정 전압을 나타낸 아이 다이어그램이다.
만일 DECAL1과 DECAL2의 값이 다르다면 제 1 조정 전압 또는 제 2 조정 전압이 아이(EYE)의 경계에 도달했음을 의미한다.
제 1 조정 전압이 경계에 도달한 경우는 제 1 조정 전압이 아이의 상한에 도달한 경우에 대응하고, 제 2 조정 전압이 경계에 도달한 경우는 제 2 조정 전압이 아이의 하한에 도달한 경우에 대응한다.
이후 DECAL1과 DH의 값이 동일한지 판단한다(S240).
만일 DECAL1과 DH의 값이 동일하다면 제 2 조정 전압이 경계에 도달한 경우를 의미한다.
이에 따라 제 1 기준 전압(VH)을 미리 정해진 폭만큼 증가시킨 후(S250) 단계(S210)로 진행한다.
만일 DECAL1과 DH의 값이 동일하지 않다면 제 1 조정 전압이 경계에 도달한 경우를 의미한다.
이에 따라 제 1 기준 전압(VH)을 미리 정해진 폭만큼 감소시킨 후(S251) 단계(S210)로 진행한다.
도 16은 제 1 조정 전압이 아이의 상한선에 도달한 경우의 아이 다이어그램을 나타낸다.
도 17은 도 16과 같은 상태에서 제 1 기준 전압(VH)의 레벨을 낮추고 변량(Δ)을 초기한 후의 아이 다이어그램을 나타낸다.
제 2 기준 전압(VL)을 조절하는 동작은 제 1 기준 전압(VH)을 조절하는 동작에 관한 이상의 개시로부터 통상의 기술자가 용이하게 도출할 수 있는 것이므로 이에 대한 개시는 생략한다.
본 발명의 권리범위는 이상의 개시로 한정되는 것은 아니다. 본 발명의 권리범위는 청구범위에 문언적으로 기재된 범위와 그 균등범위를 기준으로 해석되어야 한다.
1000: 트랜시버 1: 송신기
2: 수신기 10: 듀오바이너리 드라이버
11: 프리 드라이버 12: 프리탭 드라이버
13: 메인탭 드라이버 14: 포스트탭 드라이버
15: 제 1 지연회로 16: 제 2 지연회로
20: 데이터 병렬화기 30: 클록 변환회로
40: 클록 버퍼 50: 클록 드라이버
31: 데이터 채널 32: 클록 채널
33: 제어 채널
60: 아날로그 수신회로 70: 클록 수신회로
80: 데이터 직렬화기 100: 듀오바이너리 변환회로
110 ~ 160: 제 1 비교부 ~ 제 6 비교부
210 ~ 220: 제 1 선택부 ~ 제 4 선택부
310, 320: 제 1 플립플롭, 제 2 플립플롭
200: 제어 회로

Claims (20)

  1. 중간 전압, 상기 중간 전압보다 높은 제 1 기준 전압, 상기 중간 전압보다 낮은 제 2 기준 전압을 이용하여 듀오바이너리 신호인 입력 신호의 레벨을 결정하여 상기 입력 신호를 NRZ 신호로 변환하는 듀오바이너리 변환회로; 및
    상기 레벨로부터 상기 입력 신호의 심볼간 간섭을 제거하기 위한 제어 신호를 생성하고 상기 레벨로부터 상기 제 1 기준 전압 또는 상기 제 2 기준 전압을 조절하는 제어 회로
    를 포함하되,
    상기 제어 회로는 상기 제어 신호로서 포스트 제어 신호 또는 프리 제어 신호를 생성하며, 상기 포스트 제어 신호는 상기 심볼간 간섭 중 포스트 커서를 조절하고, 상기 프리 제어 신호는 상기 심볼간 간섭 중 프리 커서를 제어하는 트랜시버.
  2. 삭제
  3. 청구항 1에 있어서, 상기 제어 회로는 상기 레벨의 현재값이 1에 대응하는 경우 현재 입력된 상기 입력 신호와 상기 중간 전압을 비교한 결과 및 상기 레벨의 이전값에 따라 상기 포스트 제어 신호를 조절하는 트랜시버.
  4. 청구항 1에 있어서, 상기 제어 회로는 상기 레벨의 이전값이 1에 대응하는 경우 이전에 입력된 상기 입력 신호와 상기 중간 전압을 비교한 결과 및 상기 레벨의 현재값에 따라 상기 프리 제어 신호를 조절하는 트랜시버.
  5. 청구항 1에 있어서, 상기 제어 회로는 상기 포스트 제어 신호 또는 상기 프리 제어 신호를 조절한 후 상기 제 1 기준 전압 또는 상기 제 2 기준 전압을 조절하는 트랜시버.
  6. 청구항 5에 있어서, 상기 제어 회로는 상기 제 1 기준 전압에 변량을 더한 제 1 조정 전압과 상기 제 1 기준 전압에서 변량을 뺀 제 2 조정 전압을 설정하고, 상기 제 1 기준 전압에 대응하는 상기 입력 신호의 레벨, 상기 제 1 기준 전압을 상기 제 1 조정 전압으로 변경하였을 때의 상기 입력 신호의 레벨 및 상기 제 1 기준 전압을 상기 제 2 조정 전압으로 변경하였을 때의 상기 입력 신호의 레벨을 이용하여 상기 변량을 조절하거나 상기 제 1 기준 전압의 레벨을 조절하는 트랜시버.
  7. 청구항 1에 있어서, 상기 듀오바이너리 변환회로는
    짝수 클록 신호에 동기하여 상기 입력 신호를 상기 제 1 기준 전압과 비교하는 제 1 비교부;
    상기 짝수 클록 신호에 동기하여 상기 입력 신호를 상기 제 2 기준 전압과 비교하는 제 2 비교부;
    홀수 클록 신호에 동기하여 상기 입력 신호를 상기 제 1 기준 전압과 비교하는 제 3 비교부;
    상기 홀수 클록 신호에 동기하여 상기 입력 신호를 상기 제 2 기준 전압과 비교하는 제 4 비교부;
    상기 제 1 비교부 또는 상기 제 2 비교부의 값을 선택하는 제 1 선택부; 및
    상기 제 1 선택부의 출력에 따라 상기 제 3 비교부 또는 상기 제 4 비교부의 값을 선택하는 제 2 선택부
    상기 짝수 클록 신호에 동기하여 상기 제 1 선택부의 출력을 래치하여 출력하는 제 1 플립플롭; 및
    상기 홀수 클록 신호에 동기하여 상기 제 2 선택부의 출력을 래치하여 출력하는 제 2 플립플롭
    를 포함하되,
    상기 제 1 선택부는 상기 제 2 선택부의 출력에 따라 상기 제 1 비교부 또는 상기 제 2 비교부의 값을 선택하는 트랜시버.
  8. 청구항 7에 있어서, 상기 듀오바이너리 변환회로는
    상기 짝수 클록 신호에 따라 상기 입력 신호와 상기 중간 전압을 비교하는 제 5 비교부; 및
    상기 홀수 클록 신호에 따라 상기 입력 신호와 상기 중간 전압을 비교하는 제 6 비교부
    를 더 포함하는 트랜시버.
  9. 청구항 8에 있어서,
    상기 중간 전압 또는 짝수 기준 전압을 선택하여 상기 제 5 비교부에 제공하는 제 3 선택부; 및
    상기 중간 전압 또는 홀수 기준 전압을 선택하여 상기 제 6 비교부에 제공하는 제 4 선택부
    를 더 포함하되, 상기 제 5 비교부는 상기 입력 신호와 상기 제 3 선택부의 출력을 비교하고, 상기 제 6 비교부는 상기 입력 신호와 상기 제 4 선택부의 출력을 비교하는 트랜시버.
  10. 청구항 1에 있어서, 병렬 데이터와 상기 제어 신호에 따라 출력 노드에 연결된 데이터 채널을 구동하여 상기 입력 신호를 제공하는 듀오바이너리 드라이버를 더 포함하는 트랜시버.
  11. 청구항 10에 있어서,
    상기 제어 회로는 상기 제어 신호로서 메인 제어 신호를 더 생성하고,
    상기 듀오 바이너리 드라이버는
    상기 병렬 데이터와 상기 병렬 데이터에 대응하는 다위상 클록 신호를 연산하여 병렬 연산 데이터를 생성하는 프리 드라이버;
    상기 병렬 연산 데이터를 지연하는 제 1 지연 회로;
    상기 제 1 지연 회로의 출력을 지연하는 제 2 지연 회로;
    상기 병렬 연산 데이터와 상기 프리 제어 신호에 따라 상기 출력 노드를 구동하는 프리탭 드라이버;
    상기 제 1 지연 회로의 출력 및 상기 메인 제어 신호에 따라 상기 출력 노드를 구동하는 메인탭 드라이버; 및
    상기 제 2 지연 회로의 출력 및 상기 포스트 제어 신호에 따라 상기 출력 노드를 구동하는 포스트탭 드라이버
    를 포함하는 트랜시버.
  12. 청구항 11에 있어서, 상기 다위상 클록 신호는 4상 클록 신호이고 상기 병렬 연산 데이터는 각각 상기 4상 클록 신호 중 어느 하나와 동기되는 제 1 데이터, 제 2 데이터, 제 3 데이터 및 제 4 데이터를 포함하는 트랜시버.
  13. 청구항 12에 있어서, 상기 메인탭 드라이버는,
    전원 전압과 제 1 노드 사이에 연결된 제 1 저항;
    전원 전압과 제 2 노드 사이에 연결된 제 2 저항;
    상기 제 1 데이터에 따라 상기 제 1 노드와 제 3 노드를 연결하는 제 11 스위치;
    상기 제 1 데이터를 반전한 신호에 따라 상기 제 2 노드와 상기 제 3 노드를 연결하는 제 12 스위치;
    상기 제 2 데이터에 따라 상기 제 1 노드와 제 4 노드를 연결하는 제 21 스위치;
    상기 제 2 데이터를 반전한 신호에 따라 상기 제 2 노드와 상기 제 4 노드를 연결하는 제 22 스위치;
    상기 제 3 데이터에 따라 상기 제 1 노드와 상기 제 3 노드를 연결하는 제 31 스위치;
    상기 제 3 데이터를 반전한 신호에 따라 상기 제 2 노드와 상기 제 3 노드를 연결하는 제 32 스위치;
    상기 제 4 데이터에 따라 상기 제 1 노드와 상기 제 4 노드를 연결하는 제 41 스위치;
    상기 제 4 데이터를 반전한 신호에 따라 상기 제 2 노드와 상기 제 4 노드를 연결하는 제 42 스위치;
    상기 제 3 노드에 연결되어 상기 메인 제어 신호에 따라 구동 전류를 제어하는 제 1 전류원; 및
    상기 제 4 노드에 연결되어 상기 메인 제어 신호에 따라 구동 전류를 제어하는 제 2 전류원;
    을 포함하되 상기 출력 노드는 상기 제 2 노드에 연결되는 트랜시버.
  14. 중간 전압, 상기 중간 전압보다 높은 제 1 기준 전압, 상기 중간 전압보다 낮은 제 2 기준 전압을 이용하여 듀오바이너리 신호인 입력 신호의 레벨을 결정하여 상기 입력 신호를 NRZ 신호로 변환하는 듀오바이너리 변환회로를 포함하는 트랜시버의 동작 방법으로서,
    상기 레벨로부터 상기 입력 신호의 심볼간 간섭을 제거하기 위한 제어 신호를 생성하는 등화 동작 단계; 및
    상기 제 1 기준 전압 또는 상기 제 2 기준 전압을 조절하는 기준 전압 조절 단계
    를 포함하되,
    상기 제어 신호는 포스트 제어 신호 또는 프리 제어 신호를 포함하며, 상기 포스트 제어 신호는 상기 심볼간 간섭 중 포스트 커서를 조절하고, 상기 프리 제어 신호는 상기 심볼간 간섭 중 프리 커서를 제어하는 트랜시버의 동작 방법.
  15. 청구항 14에 있어서, 상기 등화 동작 단계는
    상기 입력 신호와 상기 중간 전압, 상기 제 1 기준 전압, 상기 제 2 기준 전압을 비교하여 상기 레벨의 현재값 및 이전값을 결정하는 결정 단계;
    상기 레벨의 현재값이 레벨 1에 대응하고 상기 레벨의 이전값이 레벨 0 또는 레벨 2에 대응하는 경우 상기 프리 제어 신호를 조절하는 프리 계수 조절 단계; 및
    상기 레벨의 현재값이 레벨 0 또는 레벨 2에 대응하고 상기 레벨의 이전값이 레벨 1에 대응하는 경우 상기 포스트 제어 신호를 조절하는 포스트 계수 조절 단계
    를 포함하는 트랜시버의 동작 방법.
  16. 청구항 15에 있어서, 상기 결정 단계는 상기 입력 신호의 레벨이 레벨 1에 대응하는 경우 상기 입력 신호가 상기 중간 전압보다 높은 경우 상기 레벨 1을 레벨 1H로 결정하고, 상기 입력 신호가 상기 중간 전압보다 낮은 경우 상기 레벨 1을 레벨 1L로 결정하는 트랜시버의 동작 방법.
  17. 청구항 16에 있어서, 상기 프리 계수 조절 단계는
    상기 레벨의 현재값이 레벨 1H에 대응하는 경우, 상기 레벨의 이전값이 레벨 0에 대응하면 상기 프리 제어 신호를 감소시키고 레벨 2에 대응하면 상기 프리 제어 신호를 증가시키는 단계; 및
    상기 레벨의 현재값이 레벨 1L에 대응하는 경우, 상기 레벨의 이전값이 레벨 2에 대응하면 상기 프리 제어 신호를 감소시키고 레벨 0에 대응하면 상기 프리 제어 신호를 증가시키는 단계
    를 포함하는 트랜시버의 동작 방법.
  18. 청구항 16에 있어서, 상기 포스트 계수 조절 단계는
    상기 레벨의 현재값이 레벨 0에 대응하는 경우, 상기 레벨의 이전값이 레벨 1L에 대응하면 상기 포스트 제어 신호를 증가시키고 레벨 1H에 대응하면 상기 포스트 제어 신호를 감소시키는 단계; 및
    상기 레벨의 현재값이 레벨 2에 대응하는 경우, 상기 레벨의 이전값이 레벨 1H에 대응하면 상기 포스트 제어 신호를 증가시키고 레벨 1L에 대응하면 상기 포스트 제어 신호를 감소시키는 단계
    를 포함하는 트랜시버의 동작 방법.
  19. 청구항 14에 있어서, 상기 기준 전압 조절 단계는
    제 1 기준 전압의 변량을 초기화하는 단계;
    제 1 기준 전압에 상기 변량을 더한 제 1 조정 전압을 상기 제 1 기준 전압 대신 사용하여 상기 입력 신호의 제 1 레벨을 결정하는 단계;
    제 1 기준 전압에서 상기 변량을 뺀 제 2 조정 전압을 상기 제 1 기준 전압 대신 사용하여 상기 입력 신호의 제 2 레벨을 결정하는 단계;
    상기 제 1 기준 전압에 대응하는 상기 입력 신호의 제 3 레벨을 결정하는 단계; 및
    상기 제 1 레벨, 상기 제 2 레벨, 상기 제 3 레벨에 따라 상기 제 1 기준 전압 또는 상기 변량을 조절하는 단계;
    를 포함하는 트랜시버의 동작 방법.
  20. 청구항 19에 있어서,
    상기 조절하는 단계는
    상기 제 1 레벨과 상기 제 2 레벨이 동일한 경우 상기 변량을 조절하는 단계; 및
    상기 제 1 레벨과 상기 제 레벨이 상이한 경우 상기 제 1 레벨과 상기 3 레벨을 비교하여 상기 제 1 기준 전압을 조절하는 단계
    를 포함하는 트랜시버의 동작 방법.
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