KR102657122B1 - 마이크로 엘이디의 플립 본딩 방법 - Google Patents

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Abstract

마이크로 엘이디의 플립 본딩 방법이 개시된다. 이 플립 본딩 방법은, 엘이디 기판과 상기 엘이디 기판 상에 형성된 다수의 엘이디 셀을 포함하는 마이크로 엘이디를 준비하는 단계; 상기 엘이디 기판과 열팽창계수가 상이한 서브마운트 기판을 준비하는 단계; 및 상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 위치한 솔더를 이용하여, 상기 마이크로 엘이디와 상기 서브마운트 기판을 플립 본딩하는 단계를 포함하며, 상기 플립 본딩 단계는, 상기 엘이디 기판과 상기 서브마운트 기판의 열팽창 계수 차이로 인한 변형량 차이를 억제하도록, 상기 서브마운트 기판의 온도와 상기 엘이디 기판의 온도를 서로 다른 가열-냉각 곡선(heating-cooling curvatures)으로 제어한다.

Description

마이크로 엘이디의 플립 본딩 방법{flip boding method of micro LED}
본 발명은 서브마운트 기판 상에 그 서브마운트 기판과 열팽창 계수 차이가 큰 투광성 기판을 포함하는 마이크로 엘이디를 정밀하게 플립 본딩하는 방법에 관한 것이다.
마이크로 엘이디 모듈을 이용하는 디스플레이 장치가 알려져 있다. 마이크로 엘이디 모듈은 다수의 엘이디 셀을 포함하는 마이크로 엘이디를 서브마운트 기판 상에 플립 본딩하여 제작된다.
통상, 마이크로 엘이디는 투광성 사파이어 기판과, 상기 투광성 사파이어 기판 상에 형성되고 다수의 엘이디 셀을 갖는 질화갈륨계 반도체 발광부를 포함한다. 반도체 발광부는 식각에 의해 형성된 n형 반도체층 노출 영역을 포함하며, 상기 n형 반도체층 노출 영역 상에 상기 다수의 엘이디 셀이 매트릭스 배열로 형성된다. 각 엘이디 셀은 n형 반도체층, 활성층 및 p형 도전형 반도체층을 포함하고, 각 엘이디 셀의 p형 도전형 반도체층에는 p형 전극패드가 형성된다. 또한 상기 n형 반도체층 노출 영역에는 n형 전극패드가 형성된다.
한편, 서브마운트 기판은 마이크로 엘이디의 전극패드들에 대응되게 마련된 다수의 전극들을 포함한다. 솔더 범프를 이용하여 마이크로 엘이디를 마운드 기판에 플립 본딩함으로써, 마이크로 엘이디의 전극패드들이 서브마운트 기판의 전극들과 연결된다. 마이크로 엘이디를 서브마운트 기판에 플립 본딩하기 위해서는, 솔더 범프의 적어도 일부를 구성하는 솔더를 용융점 근처의 온도로 가열하여야 한다. 이때, Si 기반 서브마운트 기판의 열팽창계수와 사파이어 기판의 열팽창 계수의 차이가 크기 때문에, 플립 본딩 공정 중의 가열 및 냉각시, Si 서브마운트 기판과 사파이어 기판 사이에는 팽창 변형량 및 수축 변형량에 있어서 큰 차이를 나타내며, 이 차이로 인해 서브마운트 기판과 마이크로 엘이디 사이에는 심각한 미스얼라인먼트(misalignment)이 발생한다. 이와 같은 미스얼라인먼트는 마이크로 엘이디의 전극패드들과 서브마운트 기판의 전극들이 연결되지 못하거나, 더 심각하게는, 잘못 연결되어 쇼트 등과 같은 심각한 불량을 초래한다.
예컨대 마이크로 엘이디의 기반이 되는 사파이어 기판의 열팽창계수가 7.6㎛m-1K이고, Si 기반 서브마운트 기판의 열팽창 계수가 2.6㎛m-1K이므로, 온도에 따라, 사파이어 기판의 열팽창계수가 Si 기반 서브마운트 기판의 열팽창계수의 대략 2.5배에 이른다. 플립 본딩에 사용하는 범프가 용융점이 높은 솔더를 사용하면, 본딩 온도가 높아지는데, 이때, 열팽창계수의 심각한 차이로 인해 마이크로 엘이디와 서브마운트 기판 사이에 미스얼라인먼트가 발생되어 본딩이 안 될 수있다. 예컨대, 260℃ 솔더 용융점 온도를 본딩 온도로 설정하면, 1cm 기판 기준으로, 약 5~6um 미스얼라인먼트가 발생되어 마이크로 엘이디의 플립 본딩과 같이 2um 본딩 정밀도가 요구되는 공정에서는 실질적으로 이용이 어렵게 된다.
따라서, 당해 기술 분야에는 마이크로 엘이디와 서브마운트 기판을 플립 본딩함에 있어서 마이크로 엘이디 측 사파이어 기판과 서브마운트 기판 사이의 열팽창 계수 차이로 인한 미스얼라인먼트 문제를 해결하는 기술의 필요성이 존재한다.
대한민국등록특허10-1150861(2012.05.22. 등록) 대한민국등록특허10-0470904(2005.01.31.등록)
본 발명이 해결하고자 하는 과제는, 서브마운트 기판 상에 그 서브마운트 기판과 열팽창 계수 차이가 큰 엘이디 기판을 포함하는 마이크로 엘이디를 플립 본딩하되, 열팽창 계수 차이를 상쇄하는 서로 다른 온도 조건에서 서브마운트 기판과 마이크로 엘이디를 플립 본딩하여, 열팽창 계수 차이로 인한 미스얼라인먼트를 방지하는 마이크로 엘이디의 플립 본딩 방법을 제공하는 것이다.
본 발명의 일측면에 따른 마이크로 엘이디의 플립 본딩 방법은, 엘이디 기판과 상기 엘이디 기판 상에 형성된 다수의 엘이디 셀을 포함하는 마이크로 엘이디를 준비하는 단계; 상기 엘이디 기판과 열팽창계수가 상이한 서브마운트 기판을 준비하는 단계; 및 상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 위치한 솔더를 이용하여, 상기 마이크로 엘이디와 상기 서브마운트 기판을 플립 본딩하는 단계를 포함하며, 상기 플립 본딩 단계는, 상기 엘이디 기판과 상기 서브마운트 기판의 열팽창 계수 차이로 인한 변형량 차이를 억제하도록, 상기 서브마운트 기판의 온도와 상기 엘이디 기판의 온도를 서로 다른 가열-냉각 곡선(heating-cooling curvatures)으로 제어한다.
일 실시예에 따라, 상기 플립 본딩 단계는 승온 구간, 가열 온도 유지 구간 및 냉각 구간에서 상기 엘이디 기판과 상기 서브마운트 기판을 다른 온도로 제어한다.
일 실시예에 따라, 상기 승온 구간에서는, 상기 엘이디 기판의 온도가 상온으로부터 제1 유지 온도까지 제1 가열 기울기로 상승하는 한편, 상기 서브마운트 기판의 온도는 상온으로부터 상기 제1 유지 온도보다 높은 제2 유지 온도까지 제2 가열 기울기로 상승하며, 상기 제2 가열 기울기는 상기 제1 가열 기울기보다 크게 정해진다.
일 실시예에 따라, 상기 가열 온도 유지 구간에서는, 상기 엘이디 기판의 온도가 상기 제1 유지 온도로 일정 시간 유지되고, 상기 서브마운트 기판의 온도는 상기 제2 유지 온도로 일정 시간 유지된다.
일 실시예에 따라, 상기 냉각 구간에서는, 상기 엘이디 기판의 온도가 상기 제1 유지 온도로부터 상온까지 하강하는 한편, 상기 서브마운트 기판의 온도는 상기 제2 유지 온도로부터 상온까지 하강한다.
일 실시예에 따라, 상기 냉각 구간에서, 상기 엘이디 기판의 냉각이 완료되는 시점과 상기 서브마운트 기판의 냉각이 완료되는 시점이 다르게 정해진다.
일 실시예에 따라, 상기 냉각 구간의 적어도 일부 구간에서는, 상기 엘이디 기판의 냉각 기울기와 상기 서브마운트 기판의 냉각 기울기가 같게 정해진다.
일 실시예에 따라, 상기 플립 본딩 단계는 상기 마이크로 엘이디를 고정하는 척에 구비된 온도 조절부로 상기 엘이디 기판의 온도를 제어하는 것을 포함한다.
일 실시예에 따라, 상기 플립 본딩 단계는 상기 서브마운트 기판을 고정하는 척에 구비된 온도 조절부로 상기 서브마운트 기판의 온도를 제어하는 것을 포함한다.
일 실시예에 따라, 상기 엘이디 기판은 사파이어 기판이며, 상기 엘이디 셀 각각은 상기 사파이어 기판 상에서 성장된 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 에피층(epitaxial layers)을 식각하여 형성된다.
일 실시예에 따라, 상기 서브마운트 기판은 Si 기반 기판 모재와, 상기 다수의 엘이디 셀에 대응되게 상기 Si 기반 기판 모재에 형성된 다수의 CMOS셀과 상기 다수의 CMOS셀과 연결되는 다수의 전극을 포함한다.
일 실시예에 따라, 상기 마이크로 엘이디를 준비하는 단계는 상기 엘이디 기판 상의 n형 반도체층 노출 영역 상에 상기 다수의 엘이디 셀을 매트릭스 배열로 형성하는 것을 포함하며, 상기 다수의 엘이디 셀 각각은 n형 반도체층, 활성층 및 p형 반도체층을 포함한다.
일 실시예에 따라, 상기 마이크로 엘이디를 준비하는 단계는 상기 n형 반도체층 노출 영역 상에 n형 전극패드를 형성하고 상기 다수의 엘이디 셀 각각의 p형 반도체층에 p형 전극패드를 형성하는 것을 포함한다.
일 실시예에 따라, 상기 플립 본딩하는 단계는 다수의 솔더를 이용하여 상기 다수의 p형 전극패드와 상기 n형 전극패드를 상기 서브마운트 기판 상에 형성된 다수의 개별 전극 및 공통 전극에 연결하는 것을 포함한다.
일 실시에에 따라, 상기 마이크로 엘이디를 준비하는 단계는 상기 다수의 엘이디 셀과 상기 n형 반도체층의 노출 영역을 모두 덮도록 부동태층을 형성하고, 상기 다수의 p형 전극패드와 상기 n형 전극패드를 노출시키는 패드 노출홀을 형성하는 것을 포함한다.
본 발명의 다른 측면에 따라, 플립본딩 모듈이 제공되며, 이 플립본딩 모듈은, 기판; 상기 기판 상에 형성된 다수의 엘이디 셀을 포함하는 마이크로 엘이디; 및 상기 기판과 열팽창 계수가 상이한 서브마운트 기판을 포함하며, 상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 위치한 솔더가 이용되어, 상기 마이크로 엘이디와 상기 서브마운트 기판이 플립 본딩되고, 상기 플립 본딩은, 상기 기판과 상기 서브마운트 기판의 열팽창 계수 차이로 인한 변형량 차이를 억제하도록, 상기 기판의 온도와 상기 서브마운트 기판의 온도가 서로 다르게 제어되면서 수행된다.
일 실시예에 따라, 상기 기판은 사파이어 기판이며, 상기 엘이디 셀 각각은 상기 사파이어 기판 상에서 성장된 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 에피층(epitaxial layers)을 식각하여 형성된 것일 수 있다.
일 실시예에 따라, 상기 서브마운트 기판은 Si 기반 기판 모재와, 상기 다수의 엘이디 셀에 대응되게 상기 si 기반 기판 모재에 형성된 다수의 CMOS셀과 상기 다수의 CMOS셀과 연결되는 다수의 전극을 포함하는 것일 수있다.
일 실시예에 따라, 상기 기판과 상기 서브마운트 기판 사이의 열팽창 계수 차이는 2 배 이상인 것이 바람직하다.
일 실시예에 따라, 상기 플립 본딩은 승온구간, 가열 온도 유지구간 및 냉각 구간에서 상기 기판과 상기 서브마운트 기판을 다른 온도로 제어한다.
본 발명에 따른 플립 본딩 방법은, 서브마운트 기판 상에 그 서브마운트 기판과 열팽창 계수 차이가 큰 엘이디 기판을 포함하는 마이크로 엘이디를 플립 본딩하되, 열팽창 계수 차이를 상쇄하는 서로 다른 온도 조건에서 서브마운트 기판과 마이크로 엘이디를 플립 본딩하여, 열팽창 계수 차이로 인한 서브마운트 기판과 엘이디 기판 사이의 변형량 차이 및 그로 인한 미스얼라인먼트를 방지한다.
도 1a 내지 도 1e는 마이크로 엘이디를 제작하는 공정을 설명하기 위한 도면이다.
도 2는 서브마운트 기판의 일부를 도시한 단면도이다.
도 3 및 도 4는 서브마운트 기판에 솔더를 포함하는 범프를 형성하는 공정을 설명하기 위한 도면이다.
도 5는 마이크로 엘이디와 서브마운트 기판을 플립 본딩하는 공정을 설명하기 위한 도면이다.
도 6은 도 5에 도시된 플립 본딩 공정시 마이크로 엘이디와 서브마운트 기판의 가열-냉각 곡선을 보인 도면이다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 첨부된 도면들 및 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 사람이 용이하게 이해할 수 있도록 간략화되고 예시된 것이므로, 도면들 및 실시예들이 본 발명의 범위를 한정하는 것으로 해석되어서는 아니 될 것이다.
본 발명의 일 실시예에 따르면, 마이크로 엘이디를 액티브 매트릭스 기판인 서브마운트 기판에 플립 본딩하는 플립 본딩 방법이 제공된다. 본 발명의 일 실시예에 따른 플립 본딩 방법은 전기 회로와 전극들이 미리 형성된 Si 기반의 서브마운트 기판을 준비하는 공정과 사파이어 기판을 기반으로 하는 마이크로 엘이디를 제작하는 공정에 뒤 이어 수행된다.
이하에서는, 마이크로 엘이디 제작, 범프 형성, 마이크로 엘이디와 서브마운트 기판의 플립 본딩에 대해 차례로 설명한다.
마이크로 엘이디 제작
도 1a 내지 도 1e를 참조하여 마이크로 엘이디를 제작하는 공정에 대하여 설명한다.
먼저, 도 1a에 도시된 바와 같이, 열팽창 계수가 7.6㎛m-1K인 투광성 사파이어 기판(131)의 주면(primary surface) 상에 n형 반도체층(132), 활성층(133) 및 p형 반도체층(134)을 포함하는 에피층이 형성된다.
다음, 도 1b에 도시된 바와 같이, 마스크 패턴을 이용하여 상기 에피층을 일정 깊이 식각하여, 엘이디 셀(130)들을 분리하는 도랑(101)들과, 적어도 상기 엘이디 셀(130)들의 외곽을 둘러싸는 n형 반도체층(132)의 노출 영역(102)을 형성하며, 이에 의해, n형 반도체층(132) 상에 활성층(133) 및 p형 반도체층(134)을 모두 포함하는 다수의 엘이디 셀(130)들이 형성된다. 도시하지 않았지만, n형 반도체층(132)과 사파이어 기판(131) 사이에는 버퍼층이 형성될 수 있다. 그리고, 상기 n형 반도체층(132)과 활성층(133) 사이, 상기 활성층(133)과 p형 반도체층(134) 사이, 그리고, p형 반도체층(134)의 노출 표면상에는 임의의 기능들을 수행하는 다른 반도체층들이 개재될 수 있다.
다음, 도 1c에 도시된 바와 같이, 엘이디 셀(130)들 각각의 p형 반도체층(134) 상에 p형 전극패드(150)를 형성하고, n형 반도체층(132) 노출 영역(102) 중 외곽 영역에 n형 전극패드(140)를 형성한다. 상기 p형 전극패드(150)와 상기 n형 전극패드(140)의 두께를 다르게 함으로써, 상기 p형 반도체층(134)과 n형 반도체층(132)의 단차를 보상하고, 이에 의해, 상기 p형 전극패드(150)의 솔더 본딩면과 상기 n형 전극패드(140)의 솔더 본딩면이 실질적으로 동일 평면상에 있도록 해줄수도 있다.
다음, 도 1d에 도시된 바와 같이, 상기 엘이디 셀(130)들과 상기 n형 반도체층(132)의 노출 영역(102)을 모두 덮도록 부동태층(160)을 형성한다.
다음, 도 1e에 도시된 바와 같이, 상기 p형 전극패드(150)를 노출시키는 제1 패드 노출 홀(162)과 상기 n형 전극패드(140)를 노출시키는 제2 패드 노출 홀(164)을 형성한다. 제1 패드 노출 홀(162)과 상기 제2 패드 노출홀(164)은 마스크 패턴을 이용한 식각에 의해 형성될 수 있다. 본 실시예에서, 상기 부동태층(160)은 상기 엘이디 셀(130)들의 단면 프로파일을 따라 거의 일정 두께로 형성되어, 이웃하는 엘이디 셀(130) 사이의 골(101)의 폭 및 깊이를 감소시키지만, 그 골이 그대로 유지되도록 함을 알 수 있다. 그러나, 상기 부동태층(160)이 상기 골(101)을 완전히 메우도록 형성될 수도 있다.
서브마운트 기판 준비 및 범프 형성
먼저 도 2를 참조하면, 필라 범프 형성 단계 전에, 대략 15,000㎛×10,000㎛ 크기를 가지며 엘이디 셀들에 대응되는 CMOS셀들이 형성된 Si 기반 서브마운트 기판(200)이 준비된다. 상기 서브마운트 기판(200)은 전술한 다수의 엘이디 셀에 상응하는 복수의 CMOS셀들과, 마이크로 엘이디의 p형 전극패드들에 대응되는 다수의 개별 전극(240)들과, 마이크로 엘이디의 n형 전극패드에 대응되는 공통 전극(미도시됨)을 포함할 수 있다. 상기 서브마운트 기판(200)은 Si 기반 기판 모재(201) 상에 행렬 배열로 형성되어 CMOS셀들과 연결되는 다수의 전극(240)들과, 상기 전극(240)들을 덮도록 형성된 부동태층(250)을 포함하며, 이 부동태층(250)에는 개별 전극(240)들을 노출시키는 전극 노출홀(252)들이 형성된다.
도 3 및 도 4를 참조하면, 상기 범프를 형성하는 공정은 제1 세척 단계(S101), UBM(Under Bump Metallurgy) 형성 단계(S102), 포토리소그래피 단계(S103), 스컴 제거 단계(S104), Cu 플레이팅 단계(S105), 솔더 금속 플레이팅 단계(S106), PR 제거 단계(S107), UBM 식각 단계(S108), 제2 세척 단계(S109), 리플로우 단계(S110) 및 제3 세척 단계(S111)를 포함한다.
제1 세척 단계(S101)는 스크러버(scrubber)를 이용하여 도 4의 (a)와 같이 도입된 서브마운트 기판(200)에 대하여 세척을 수행한다. 서브마운트 기판(200)은 CMOS 공정에 의해 CMOS셀이 형성된 기판 모재(201)에 Al 또는 Cu 재료에 의해 형성된 패드형 전극(240)과, 상기 전극(240)의 일 영역을 노출시키는 전극 노출홀(252)을 구비한 채 상기 기판 모재(201)에 형성된 부동태층(250)을 포함한다.
UBM 형성 단계(S102)는, 도 4의 (b)에 도시된 바와 같이, 전극(240)과 Cu 필라 사이의 접착성을 높이고 솔더의 확산을 방지하기 위한 UBM(261)을 상기 부동태층(250)과 상기 전극(240)을 덮도록 서브마운트 기판(200) 상에 형성한다. 본 실시예에서 UBM(261)은 Ti/Cu 적층 구조로 형성되는 것이며, 해당 금속의 스퍼터링에 의해 형성될 수 있다.
포토리소그래피 단계(103)는, 도 4의 (c) 에 도시된 바와 같이, 서브마운트 기판(200) 상의 UBM(261)을 전체적으로 덮도록 감광성 PR(Photoresist; 300)을 형성한 후, 그 위에 마스크 패턴(미도시됨)을 올려놓고 빛을 가해 전극(240) 직상의 UBM(261) 일 영역만을 노출시키는 전극 노출홀(302)을 형성한다. 다음, 포토리소그래피 단계 수행 중 발생한 스컴을 제거하는 스컴 제거 단계(S104)가 수행된다.
다음, Cu 플레이팅(plating) 단계(S105)와 솔더 금속 플레이팅 단계(S106)가 차례로 수행되어, 도 4의 (d)에 도시된 바와 같이, PR(300)의 오프닝(302)을 통해 먼저 Cu가 플레이팅되어 Cu 필라(262)가 형성되며, 상기 Cu 필라(262) 상에 솔더 금속으로서 SnAg가 플레이팅되어 SnAg 솔더 캡(263)이 일정 두께의 층상으로 형성된다. 본 명세서에서, Cu가 Cu 또는 Cu를 포함하는 Cu합금일 수 있다는 것에 유의한다.
다음, PR 제거 단계(S107)가 수행되어, 도 4의 (e)에 도시된 바와 같이, Cu 필라(262)와 솔더(263)를 포함하는 범프의 상면과 측면이 노출된다.
다음, UBM 식각 단계(S108)이 수행되어, 도 4의 (f)에 도시된 바와 같이, Cu 필라(262) 직하 영역에 위치하는 UBM(261)을 제외한 나머지 UBM이 식각으로 제거된다. 다음, 잔류물을 제거하는 제2 세척 단계(S109)가 수행된다. UBM 식각 단계(S109) 후, 서브마운트 기판(200)의 전극(240) 상의 UBM(261) 상에 Cu 필라(262) 및 솔더 캡(263)이 차례로 적층된 범프(260)가 형성된다. 다음, 리플로우 단계(S110)가 수행되어, 층상의 솔더(263)가 용융 후 응고되어, 반구형 또는 반원 단면 형상으로 형성한다. 급속 열처리(RTP; Rapid Thermal Processing)가 유용하게 이용될 수 있다. 다음, 리플로우 단계(S110) 후에 다시 잔류물을 제거하는 제3 세척 단계(S111)이 수행된다.
상기 서브마운트 기판(200) 상의 Cu 필라 범프(260)들 간격은 Cu 필라(262)의 직경과 거의 같은 것이 바람직하며, Cu 필라 범프(260)의 간격이 5㎛를 초과하지 않는 것이 좋다. 만일 Cu 필라 범프(260)의 간격이 5㎛을 초과하면 Cu 필라 범프(260)의 직경 및 그에 상응하는 엘이디 셀의 크기도 커져야 하므로 마이크로 엘이디를 포함하는 디스플레이 장치의 정밀도를 떨어뜨릴 수 있게 된다.
플립 본딩
도 5의 (a) 및 (b)에 도시된 바와 같이, 2.6㎛m-1K의 열팽창 계수를 갖는 Si 기판 모재를 기반으로 하는 서브마운트 기판(200)에 Si 기판 모재의 열팽창 계수의 약 2.5배에 이르는 7.6㎛m-1K의 열팽창 계수를 갖는 사파이어 기판(131)을 기반으로 한 마이크로 엘이디(100) 간의 플립 본딩이 수행된다.
앞에서 언급한 바와 같이, 서브마운트 기판(200)은 마이크로 엘이디(100)의 전극패드(150)들에 대응되게 마련된 다수의 전극들을 포함하며, 상기 다수의 전극들 각각에는 Cu 필라(262)와 SnAg 솔더(즉, 솔더캡; 263)로 구성된 범프(260)가 미리 형성된다.
위와 같은 범프를 이용해 마이크로 엘이디(100)를 마운드 기판(200)에 플립 본딩함으로써, 마이크로 엘이디(100)의 전극패드(150)들이 서브마운트 기판(200)의 전극들과 연결된다.
마이크로 엘이디(100)를 서브마운트 기판(200)에 플립 본딩하기 위해서는, 범프(260)의 적어도 일부를 구성하는 솔더(263)를 용융점 근처의 온도로 가열하여야 한다. 이때, Si 기반 서브마운트 기판(200)의 열팽창계수와 마이크로 엘이디(100)의 사파이어 기판(131)의 열팽창 계수의 차이가 크기 때문에, 마이크로 엘이디(100)와 서브마운트 기판(200)의 온도를 별도로 제어하지 않고 기존과 같이 플립 본딩 공정을 수행할 경우, Si 기반 서브마운트 기판(200)과 사파이어 기판(131) 사이에는 변형량 차이가 생기며, 이는 플립 본딩되는 서브마운트 기판(200)과 마이크로 엘이디(100) 사이에 심각한 미스얼라인먼트를 발생시킨다. 사파이어 기판의 열팽창계수는 Si 기반 서브마운트 기판의 열팽창계수의 대략 2.5배에 이르며, 본 발명은 열팽창 계수 차이가 2배 이상 나는 플립 본딩의 경우에 바람직하게 이용될 수 있다.
일예로, 솔더를 용융시키는 250℃ 온도 조건으로 1cm 길이의 사파이어 기판(131)을 기반으로 하는 마이크로 엘이디(100)와 1cm 길이를 갖는 Si 기반 서브마운트 기판(200)을 플립 본딩하는 경우, 서브마운트 기판(200)은 Si의 열팽창 계수에 의해 5.85㎛의 길이 변화량이 있게 되고, 마이크로 엘이디(100)의 사파이어 기판(131)은 사파이어의 열팽창 계수에 의해 17.1㎛의 길이 변화량이 있게 되어, 상기 두 기판의 본딩 공정시 나타나는 길이 변화는 11.25㎛가 된다. 결국, 이 길이 변화량의 차이는 셀 얼라인먼트 심하게 틀어지는 현상을 야기한다.
이와 같이 셀 얼라인먼트가 틀어지는 현상을 막기 위해, 본 발명은, 구동 IC 및 회로가 구비된 Si 기반 서브마운트 기판(200)과 사파이어 기판(131)의 열팽창계수를 고려하여, Si 기반 서브마운트 기판(200)과 사파이어 기판(131)을 서로 다른 온도로 제어하면서, 마이크로 엘이디(100)와 서브마운트 기판(200) 사이의 솔더(263), 더 구체적으로는, 마이크로 엘이디(100)의 각 엘이디 셀(130)에 형성된 전극패드(150)와 서브마운트 기판(200) 사이에 개재된 범프(260)의 솔더(263)를 가열하여, 마이크로 엘이디(100)와 서브마운트 기판(200)을 플립 본딩한다.
상기 사파이어 기판(131)의 온도는 사파이어 기판(131)과 면하여 마이크로 엘이디(100)를 지지하는 제1 척(5a)에 구비된 제1 온도조절부(5b)에 의해 제어되고, Si 기반 서브마운트 기판(200)의 온도는 상기 서브마운트 기판(200)을 지지하는 제2 척(6a)에 구비된 제2 온도조절부(6b)에 의해 제어된다.
플립 본딩 공정 중 서브마운트 기판(200)과 마이크로 엘이디(100)의 사파이어 기판(131)에 대한 온도는, 도 6에 가장 잘 도시된 바와 같이, 승온 구간(A1)과, 가열 온도 유지 구간(A2)과, 냉각 구간(A3) 각각에서 서로 다르게 제어된다.
승온 구간(A1)에서는, 제1 척(5a)에 구비된 제1 온도 조절부(5b)에 의해 사파이어 기판(131)의 온도가 상온으로부터 제1 유지 온도인 대략 170℃~180℃까지 제1 가열 기울기로 선형적으로 상승하고, 제2 척(6a)에 구비된 제2 온도 조절부(6b)에 의해 Si 기반 서브마운트 기판(200)의 온도가 상온으로부터 제2 유지 온도인 350℃~400℃까지 제1 기울기보다 큰 제2 가열 기울기로 선형적으로 상승한다.
가열 온도 유지 구간에서(A2)는 용융 상태의 솔더(264)를 사이에 두고 서브마운트 기판(200)과 마이크로 엘이디(100)를 수직 방향으로 가압하는 힘이 가해지며, 사파이어 기판(131)의 온도는 제1 유지 온도인 125℃로 일정 시간 유지되고, Si 기반 서브마운트 기판(200)의 온도는 제2 유지 온도인 260℃로 일정 시간 유지된다.
사파이어 기판(131)의 가열 온도 유지 구간 시작 시점과 서브마운트 기판(200)의 가열 온도 유지 구간 시작 시점은 a1으로 같고 사파이어 기판(131)의 가열 온도 유지 구간 종료 시점과 서브마운트 기판(200)의 가열 온도 유지 구간 종료 시점은 a2 같다.
냉각 구간(A3)에서는 사파이어 기판(131)이 제1 유지 온도로부터 상온까지 냉각되는 한편 Si 기반 서브마운트 기판(200) 제2 유지 온도로부터 상온까지 냉각된다. 이때, 냉각 구간(A3)의 적어도 일부 구간에서의 사파이어 기판(131)의 냉각 기울기와 Si 기판 서브마운트 기판(200)의 냉각 기울기는 동일한 것이 바람직하다. 이로 인해, 상기 냉각 구간에서, 상기 사파이어 기판(131)의 냉각이 완료되어 상온에 이르는 시점은 상기 서브마운트 기판(200)의 냉각이 완료되어 상온에 이르는 시점보다 앞에 있게 된다.
만일, 사파이어 기판(131)과 서브마운트 기판(200)의 냉각 완료 시점을 같게 하기 위해, 사파이어 기판(131)의 냉각 기울기와 서브마운트 기판(200)의 냉각 기울기를 과하게 다르게 할 경우, 상기 사파이어 기판(131)과 상기 서브마운트 기판(200) 사이에는 심각한 수축 변형량 차이가 발생하여, 솔더에 의한 연결부가 끊어지고, 엘이디 셀의 얼라인먼트가 틀어지게 될 수 있다.
100..............................마이크로 엘이디
130..............................엘이디 셀
131..............................엘이디 기판(또는, 사파이어 기판)
200..............................서브마운트 기판

Claims (20)

  1. 엘이디 기판과 상기 엘이디 기판 상에 형성된 다수의 엘이디 셀을 포함하는 마이크로 엘이디를 준비하는 단계;
    상기 엘이디 기판과 열팽창계수가 상이한 서브마운트 기판을 준비하는 단계; 및
    상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 위치한 솔더를 이용하여, 상기 마이크로 엘이디와 상기 서브마운트 기판을 플립 본딩하는 단계를 포함하며,
    상기 플립 본딩 단계는, 승온 구간, 가열 온도 유지 구간 및 냉각 구간에서 상기 엘이디 기판과 상기 서브마운트 기판을 다른 온도로 제어하며,
    상기 승온 구간에서는, 상기 엘이디 기판의 온도가 상온으로부터 제1 유지 온도까지 제1 가열 기울기로 상승하는 한편, 상기 서브마운트 기판의 온도는 상온으로부터 제2 유지 온도까지 제2 가열 기울기로 상승하도록 제어하며,
    상기 가열 온도 유지 구간에서는 상기 엘이디 기판 및 상기 서브마운트 기판의 가열 온도 유지 구간 시작 시점과 가열 온도 유지 구간 종료 시점이 같도록 제어하며,
    상기 냉각 구간에서, 상기 엘이디 기판의 냉각이 완료되는 시점은 상기 서브마운트 기판의 냉각이 완료되는 시점보다 이전이도록 제어하는 것을 특징으로 하는 플립본딩 방법.
  2. 삭제
  3. 청구항 1에 있어서, 상기 승온 구간에서는, 상기 제2 유지 온도는 상기 제1 유지 온도보다 높으며,
    상기 제2 가열 기울기는 상기 제1 가열 기울기보다 큰 것을 특징으로 하는 특징으로 하는 플립 본딩 방법.
  4. 청구항 1에 있어서, 상기 가열 온도 유지 구간에서는, 상기 엘이디 기판의 온도가 상기 제1 유지 온도로 일정 시간 유지되고, 상기 서브마운트 기판의 온도는 상기 제2 유지 온도로 일정 시간 유지되는 것을 특징으로 하는 플립 본딩 방법.
  5. 청구항 1에 있어서, 상기 냉각 구간에서는, 상기 엘이디 기판의 온도가 상기 제1 유지 온도로부터 상온까지 하강하는 한편, 상기 서브마운트 기판의 온도는 상기 제2 유지 온도로부터 상온까지 하강하는 것을 특징으로 하는 플립 본딩 방법.
  6. 삭제
  7. 청구항 1에 있어서, 상기 냉각 구간에서는, 상기 엘이디 기판의 냉각 기울기와 상기 서브마운트 기판의 냉각 기울기가 같은 것을 특징으로 하는 플립 본딩 방법.
  8. 청구항 1에 있어서, 상기 플립 본딩 단계는 상기 마이크로 엘이디를 고정하는 척에 구비된 온도 조절부로 상기 엘이디 기판의 온도를 제어하는 것을 특징으로 하는 플립 본딩 방법.
  9. 청구항 1에 있어서, 상기 플립 본딩 단계는 상기 서브마운트 기판을 고정하는 척에 구비된 온도 조절부로 상기 서브마운트 기판의 온도를 제어하는 것을 특징으로 하는 플립 본딩 방법.
  10. 청구항 1에 있어서, 상기 엘이디 기판은 사파이어 기판이며, 상기 엘이디 셀 각각은 상기 사파이어 기판 상에서 성장된 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 에피층(epitaxial layers)을 식각하여 형성된 것을 특징으로 하는 플립 본딩 방법.
  11. 청구항 1에 있어서, 상기 서브마운트 기판은 Si 기반 기판 모재와, 상기 다수의 엘이디 셀에 대응되게 상기 Si 기반 기판 모재에 형성된 다수의 CMOS셀과 상기 다수의 CMOS셀과 연결되는 다수의 전극을 포함하는 것을 특징으로 하는 플립 본딩 방법.
  12. 청구항 1에 있어서, 상기 마이크로 엘이디를 준비하는 단계는 상기 엘이디 기판 상의 n형 반도체층 노출 영역 상에 상기 다수의 엘이디 셀을 매트릭스 배열로 형성하는 것을 포함하며, 상기 다수의 엘이디 셀 각각은 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 것을 특징으로 하는 플립 본딩 방법.
  13. 청구항 12에 있어서, 상기 마이크로 엘이디를 준비하는 단계는 상기 n형 반도체층 노출 영역 상에 n형 전극패드를 형성하고 상기 다수의 엘이디 셀 각각의 p형 반도체층에 p형 전극패드를 형성하는 것을 특징으로 하는 플립 본딩 방법.
  14. 청구항 13에 있어서, 상기 플립 본딩하는 단계는 다수의 솔더를 이용하여 상기 다수의 p형 전극패드와 상기 n형 전극패드를 상기 서브마운트 기판 상에 형성된 다수의 개별 전극 및 공통 전극에 연결하는 것을 특징으로 하는 플립 본딩 방법.
  15. 청구항 13에 있어서, 상기 마이크로 엘이디를 준비하는 단계는 상기 다수의 엘이디 셀과 상기 n형 반도체층의 노출 영역을 모두 덮도록 부동태층을 형성하고, 상기 다수의 p형 전극패드와 상기 n형 전극패드를 노출시키는 패드 노출홀을 형성하는 것을 포함하는 것을 특징으로 하는 플립 본딩 방법.
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