KR102651547B1 - 발광 장치 및 이를 포함하는 디스플레이 장치 - Google Patents

발광 장치 및 이를 포함하는 디스플레이 장치 Download PDF

Info

Publication number
KR102651547B1
KR102651547B1 KR1020180107388A KR20180107388A KR102651547B1 KR 102651547 B1 KR102651547 B1 KR 102651547B1 KR 1020180107388 A KR1020180107388 A KR 1020180107388A KR 20180107388 A KR20180107388 A KR 20180107388A KR 102651547 B1 KR102651547 B1 KR 102651547B1
Authority
KR
South Korea
Prior art keywords
light emitting
light
reflective film
semiconductor layer
patterns
Prior art date
Application number
KR1020180107388A
Other languages
English (en)
Other versions
KR20200028789A (ko
Inventor
최준희
공기호
박진주
한주헌
황경욱
강승진
박정훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180107388A priority Critical patent/KR102651547B1/ko
Priority to US16/562,791 priority patent/US11424388B2/en
Publication of KR20200028789A publication Critical patent/KR20200028789A/ko
Application granted granted Critical
Publication of KR102651547B1 publication Critical patent/KR102651547B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H01L33/46—Reflective coating, e.g. dielectric Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/10—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a light reflecting structure, e.g. semiconductor Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0091—Scattering means in or on the semiconductor body or semiconductor body package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/501—Wavelength conversion elements characterised by the materials, e.g. binder
    • H01L33/502—Wavelength conversion materials
    • H01L33/504—Elements with two or more wavelength conversion materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/507—Wavelength conversion elements the elements being in intimate contact with parts other than the semiconductor body or integrated with parts other than the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)

Abstract

발광 장치는 기판, 기판 상에 제공되는 발광 패턴, 발광 패턴과 상기 기판 사이에 제공되는 제1 반사막, 발광 패턴의 측면 상에 제공되는 제2 반사막, 및 발광 패턴과 제2 반사막 사이에 제공되는 패시베이션 막을 포함하되, 제2 반사막은 발광 패턴에 전기적으로 연결되고, 발광 패턴 내에서 생성된 광은 제1 및 제2 반사막들에 반사되어, 발광 패턴의 상면을 통해 방출된다.

Description

발광 장치 및 이를 포함하는 디스플레이 장치{LIGHT EMITTING DEVICE AND DISPLAY DEVICE INCLDING THE SAME}
본 개시는 발광 장치 및 디스플레이 장치에 관한 것으로, 구체적으로 광 특성이 개선된 발광 장치 및 디스플레이 장치를 제공한다.
디스플레이 장치로 LCD(liquid crystal display)와 OLED(organic light emitting diode) 디스플레이 등이 널리 사용되고 있다. 최근에는 마이크로-LED(micro-light emitting diode)를 이용하여 고해상도 디스플레이 장치를 제작하는 기술이 각광을 받고 있. 그러나, 마이크로-LED를 이용한 고해상도 디스플레이 장치를 제작하기 위해서는 고효율의 소형 LED 칩들 제작하여야 하며, 소형 LED 칩들을 적절한 위치에 배열시키기 위해서 고난이도의 전사(transfer) 기술이 요구된다.
본 개시는 발광 장치의 광 특성을 개선하는 것을 제공한다.
본 개시는 디스플레이 장치의 광 특성을 개선하는 것을 제공한다.
다만, 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
일 측면에 있어서,
기판;
상기 기판 상에 제공되는 발광 패턴;
상기 발광 패턴과 상기 기판 사이에 제공되는 제1 반사막;
상기 발광 패턴의 측면 상에 제공되는 제2 반사막; 및
상기 발광 패턴과 상기 제2 반사막 사이에 제공되는 패시베이션 막을 포함하되,
상기 제2 반사막은 상기 발광 패턴에 전기적으로 연결되고,
상기 발광 패턴 내에서 생성된 광은 상기 제1 및 제2 반사막들에 반사되어, 상기 발광 패턴의 상면을 통해 방출되는 발광 장치가 제공된다.
상기 제2 반사막은 상기 패시베이션 막을 따라 연장되어, 상기 발광 패턴의 상기 상면에 직접 접할 수 있다.
상기 제2 반사막은 상기 제1 반사막에 인접한 영역에서 상기 기판의 상면에 평행한 방향을 따라 상기 제1 반사막과 중첩할 수 있다.
상기 발광 패턴의 상기 상면에 제공되는 투명 전극을 더 포함하되, 상기 제2 반사막은 상기 투명 전극을 통해 상기 발광 패턴에 전기적으로 연결되는 발광 장치가 제공된다.
상기 제1 반사막은 상기 기판의 상면을 따라 연장되어, 상기 발광 패턴의 상기 측면으로부터 상기 기판의 상면에 평행한 방향을 따라 돌출될 수 있다.
상기 제1 반사막은 전도성을 갖는 분포 브래그 반사기(Distributed Bragg Reflector, DBR)를 포함할 수 있다.
상기 제1 반사막은 절연성을 갖는 분포 브래그 반사기(DBR)을 포함하고, 상기 제1 반사막을 상기 기판의 상면에 수직한 방향을 따라 관통하는 전도성 비아를 더 포함할 수 있다.
상기 제1 반사막은 금속을 포함할 수 있다.
상기 발광 패턴의 상면에 제공된 광 추출 패턴들을 더 포함하는 발광 장치가 제공된다.
상기 기판의 바닥면에 제공되는 수직 하부 전극을 더 포함하되, 상기 발광 패턴은 상기 제1 반사막 상에 차례로 적층된 하부 반도체 층, 활성 층, 상부 반도체 층을 포함하고, 상기 기판 및 상기 하부 반도체 층은 제1 도전형을 갖고, 상기 상부 반도체 층은 상기 제1 도전형과 다른 제2 도전형을 가지며, 상기 수직 하부 전극은 상기 기판 및 상기 제1 반사막을 통해 상기 하부 반도체 층에 전기적으로 연결되고, 상기 패시베이션 막은 상기 상부 반도체 층의 상면에 직접 접할 수 있다.
상기 제1 반사막과 상기 기판 사이에 제공된 시드 반도체 층을 더 포함하되, 상기 시드 반도체 층은: 하부 영역; 및 상기 하부 영역의 상면으로부터 상기 기판의 상면에 수직한 방향으로 돌출된 돌출 영역을 포함하는 발광 장치가 제공된다.
상기 제1 반사막은 상기 발광 패턴 및 상기 돌출 영역 사이에 배치되고, 상기 돌출 영역의 측면, 상기 제1 반사막의 상기 측면, 및 상기 발광 패턴의 상기 측면은 공면을 이룰 수 있다.
상기 하부 영역의 상기 상면에 제공되는 수평 하부 전극을 더 포함하되, 상기 발광 패턴은 상기 제1 반사막 상에 차례로 적층된 하부 반도체 층, 활성 층, 상부 반도체 층을 포함하고, 상기 하부 반도체 층 및 상기 시드 반도체 층은 제1 도전형을 갖고, 상기 상부 반도체 층은 상기 제1 도전형과 다른 제2 도전형을 가지며, 상기 수평 하부 전극과 상기 하부 반도체 층은 상기 시드 반도체 층 및 상기 제1 반사막을 통해 서로 전기적으로 연결되고, 상기 패시베이션 막은 상기 상부 반도체 층의 상면에 직접 접하는 발광 장치가 제공된다.
일 측면에 있어서,
기판;
상기 기판 상에 제공되는 복수의 발광 패턴들;
상기 복수의 발광 패턴들과 상기 기판 사이에 각각 제공되는 복수의 제1 반사막들;
상기 복수의 발광 패턴들 사이에 각각 제공되는 복수의 패시베이션 막들;
상기 복수의 패시베이션 막들을 따라 각각 연장하는 복수의 제2 반사막들; 및
상기 복수의 발광 패턴들에 각각 전기적으로 연결되는 복수의 트랜지스터들을 포함하되,
상기 복수의 발광 패턴들 내에서 생성된 광들은 상기 제1 및 제2 반사막들에 반사되어, 상기 복수의 발광 패턴들의 상면들을 통해 각각 방출되는 디스플레이 장치가 제공된다.
상기 복수의 발광 패턴들 및 상기 복수의 제2 반사막 상에 제공되는 하부 캡핑막을 더 포함하되, 상기 복수의 발광 패턴들 사이에 메사 영역들이 제공되고, 상기 하부 캡핑막은: 상부 영역; 상기 상부 영역으로부터 상기 복수의 발광 패턴들을 향해 각각 돌출된 제1 돌출 캡핑 영역들; 및 상기 상부 영역으로부터 상기 메사 영역들 내로 각각 돌출된 제2 돌출 캡핑 영역들을 포함하는 디스플레이 장치가 제공된다.
상기 기판과 상기 복수의 제1 반사막들 사이에 제공되는 시드 반도체 층을 더 포함하되, 상기 시드 반도체 층은: 하부 영역; 및 상기 하부 영역의 상면으로부터 상기 기판의 상면에 수직한 방향으로 돌출된 복수의 돌출 영역들을 포함하는 디스플레이 장치가 제공된다.
상기 복수의 패시베이션 막들의 각각은, 상기 복수의 발광 패턴들 중 상기 복수의 패시베이션 막들의 각각에 바로 인접한 발광 패턴의 측면으로부터 상기 발광 패턴의 상면까지 연장되어, 상기 발광 패턴의 상기 상면에 접할 수 있다.
상기 복수의 발광 패턴들 및 상기 복수의 제2 반사막 상에 제공되는 하부 캡핑막; 및 상기 복수의 발광 패턴들 사이에 각각 제공되는 복수의 콘택들을 더 포함하되, 상기 하부 캡핑막은: 상부 영역; 및 상기 상부 영역으로부터 상기 복수의 발광 패턴들을 향해 각각 돌출된 돌출 캡핑 영역들을 포함하고, 상기 복수의 콘택들은 상기 상부 영역 및 상기 복수의 제2 반사막들 사이에 각각 배치되는 디스플레이 장치가 제공된다.
상기 복수의 발광 패턴들 상에 각각 제공되는 복수의 광 제어 패턴들을 더 포함하되, 상기 광 제어 패턴들은 각각 상기 복수의 발광 패턴들로부터 방출된 광들을 수용하여, 수용한 상기 광들의 특성을 제어하는 디스플레이 장치가 제공된다.
상기 복수의 발광 패턴들의 각각은 청색 광을 방출하고, 상기 복수의 광 제어 패턴들은: 청색 광을 수용하여 적색 광을 방출하는 제1 광 제어 패턴; 청색 광을 수용하여 녹색 광을 방출하는 제2 광 제어 패턴; 및 청색 광을 수용하여 청색 광을 방출하는 제3 광 제어 패턴을 포함할 수 있다.
본 개시에 따르면, 발광 장치의 광 지향성 및 발광 효율이 개선될 수 있다.
본 개시에 따르면, 디스플레이 장치의 광 지향성 및 발광 효율이 개선될 수 있다.
본 개시에 따르면, 디스플레이 장치의 크로스토크(crosstalk) 현상이 최소화될 수 있다.
다만, 효과는 상기 개시에 한정되지 않는다.
도 1은 예시적인 실시예들에 따른 발광 장치의 단면도이다.
도 2는 예시적인 실시예들에 따른 발광 장치의 단면도이다.
도 3은 예시적인 실시예들에 따른 발광 장치의 단면도이다.
도 4는 예시적인 실시예들에 따른 발광 장치의 단면도이다.
도 5는 예시적인 실시예들에 따른 발광 장치의 단면도이다.
도 6은 예시적인 실시예들에 따른 발광 장치의 단면도이다.
도 7은 예시적인 실시예들에 따른 발광 장치의 단면도이다.
도 8은 예시적인 실시예들에 따른 디스플레이 장치의 단면도이다.
도 9는 예시적인 실시예들에 따른 디스플레이 장치의 단면도이다.
도 10은 예시적인 실시예들에 따른 디스플레이 장치의 단면도이다.
도 11은 예시적인 실시예들에 따른 디스플레이 장치의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "...부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도 1은 예시적인 실시예들에 따른 발광 장치의 단면도이다.
도 1을 참조하면, 기판(100), 버퍼층(110), 시드 반도체 층(120), 제1 반사막(210), 발광 패턴(300), 패시베이션 막들(400), 제2 반사막들(220), 및 수직 하부 전극(510)을 포함하는 발광 장치(11)가 제공될 수 있다. 기판(100)은 제1 도전형을 갖는 반도체 기판을 포함할 수 있다. 예를 들어, 기판(100)은 n형 실리콘(Si) 기판을 포함할 수 있다.
버퍼층(110)은 기판(100) 상에 제공될 수 있다. 버퍼층(110)은 기판(100)과 시드 반도체 층(120) 사이의 격자 상수 차이를 완화할 수 있다. 예를 들어, 버퍼층(110)의 격자 상수는 시드 반도체 층(120)의 격자 상수와 기판(100)의 격자 상수 사이 값을 가질 수 있다. 버퍼층(110)은 제1 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 버퍼층(110)은 n형 GaN 또는 n형 AlN/AlGaN를 포함할 수 있다.
시드 반도체 층(120)은 버퍼층(110) 상에 제공될 수 있다. 시드 반도체 층(120)은 제1 반사막(210)을 성장시키기 위한 시드층(seed layer)일 수 있다. 시드 반도체 층(120)은 하부 영역(121) 및 돌출 영역(122)을 포함할 수 있다. 돌출 영역(122)은 하부 영역(121)의 상면(121u)으로부터 기판(100)의 상면(100u)에 수직한 제1 방향(D1)으로 돌출될 수 있다. 시드 반도체 층(120)은 제1 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 시드 반도체 층(120)은 n형 GaN를 포함할 수 있다.
제1 반사막(210)은 시드 반도체 층(120)의 돌출 영역(122) 상에 제공될 수 있다. 제1 반사막(210)은 광을 반사할 수 있다. 제1 반사막(210)은 발광 패턴(300) 내에서 생성된 광이 발광 패턴(300)의 하부로 방출되는 것을 방지할 수 있다. 제1 반사막(210)은 돌출 영역(122)의 상면(122u)을 따라 연장될 수 있다. 제1 반사막(210)의 측면(210s)은 돌출 영역(122)의 측면(122s)과 공면을 이룰 수 있다. 제1 반사막(210)은 돌출 영역(122)의 상면(122u)을 완전히 덮을 수 있다. 제1 반사막(210)은 전도성을 갖는 분포 브래그 반사기(Distributed Bragg Reflector, 이하 DBR)를 포함할 수 있다. 예를 들어, 제1 반사막(210)은 실리콘(Si)으로 도핑된 AlxGa1-xN/GaN (0=x<1)를 포함할 수 있다.
발광 패턴(300)은 제1 반사막(210) 상에 제공될 수 있다. 발광 패턴(300)은 발광 패턴(300) 외부로부터 인가되는 전기적 신호를 이용하여, 광을 생성할 수 있다. 발광 패턴(300)의 측면(300s)은 제1 반사막(210)의 측면(210s)과 공면을 이룰 수 있다. 발광 패턴(300)은 하부 반도체 층(310), 활성층(330), 및 상부 반도체 층(320)을 포함할 수 있다. 하부 반도체 층(310)은 제1 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 하부 반도체 층(310)은 n형 GaN를 포함할 수 있다.
상부 반도체 층(320)은 하부 반도체 층(310) 상에 제공될 수 있다. 상부 반도체 층(320)은 제1 도전형과 다른 제2 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 상부 반도체 층(320)은 p형 GaN를 포함할 수 있다.
활성층(330)은 하부 반도체 층(310)과 상부 반도체 층(320) 사이에 배치될 수 있다. 활성층(330)은 제1 및 상부 반도체 층들(310, 320)로부터 제공된 전자 및 정공을 수용하여, 광을 생성할 수 있다. 활성층(330)은 단일 양자 우물(Single Quantum Well, SQW), 다중 양자 우물(Multi Quantum Well, MQW), 초격자(Super Lattices, SLs), 또는 이들의 조합을 포함할 수 있다. 예를 들어, 활성층(330)은 InxGa1-xN/GaN(0=x<1)를 포함할 수 있다.
패시베이션 막들(400)의 각각은 발광 패턴(300)의 상면(300u) 및 측면(300s), 제1 반사막(210)의 측면(210s), 돌출 영역(122)의 측면(122s), 및 하부 영역(121)의 상면(121u)을 따라 연장할 수 있다. 패시베이션 막들(400)은 발광 패턴(300), 제1 반사막(210), 및 시드 반도체 층(120)을 보호하고, 서로 단선되어야 할 층들(예를 들어, 상부 및 하부 반도체 층들(310, 320))이 서로 단락되는 것을 방지할 수 있다. 패시베이션 막들(400)은 발광 패턴(300)의 상면(300u)의 단부들을 덮을 수 있다. 패시베이션 막들(400)은 발광 패턴(300)의 상면(300u)을 노출할 수 있다. 패시베이션 막들(400)의 각각에서, 하부 영역(121)의 상면(121u)을 따라 연장하는 부분은 제1 반사막(210)의 상면(210u)보다 낮은 레벨에 배치될 수 있다. 패시베이션 막들(400)은 절연 물질을 포함할 수 있다. 예를 들어, 패시베이션 막들(400)은 SiO2, Al2O3, SiN, AlN, 또는 이들의 조합을 포함할 수 있다.
제2 반사막들(220)은 패시베이션 막들(400)의 표면 상에 각각 제공될 수 있다. 제2 반사막들(220)은 광을 반사할 수 있다. 제2 반사막들(220)은 발광 패턴(300) 내에서 생성된 광이 발광 패턴(300)의 측면(300s) 방향으로 방출되는 것을 방지할 수 있다. 제2 반사막들(220)은 패시베이션 막들(400)을 따라 각각 연장되어, 발광 패턴(300)의 상면(300u)에 직접 접할 수 있다. 제2 반사막들(220)은 발광 패턴(300)의 상면(300u)을 노출할 수 있다. 발광 패턴(300)의 상면(300u) 중, 제2 반사막들(220)에 의해 노출된 부분을 통해 광이 방출될 수 있다.
제2 반사막들(220)은 제1 반사막(210)에 인접한 영역에서 기판(100)의 상면(100u)에 평행한 제2 방향(D2)을 따라 제1 반사막(210)과 중첩될 수 있다. 다시 말해, 제2 반사막들(220)은 각각 제1 반사막(210)의 상면(210u)보다 낮은 레벨에 배치되는 부분들을 가질 수 있다. 발광 패턴(300)의 바닥면 및 측면(300s)은 각각 제1 및 제2 반사막들(210, 220)에 의해 둘러싸일 수 있다. 이에 따라, 발광 패턴(300) 내에서 생성된 광은 발광 패턴(300)의 상면(300u)을 통해 바로 방출되거나, 제1 및 제2 반사막들(210, 220)에 의해 반사되어, 발광 패턴(300)의 상면(300u)을 통해 방출될 수 있다.
제2 반사막들(220)은 전도성을 가질 수 있다. 제2 반사막들(220)은 상부 반도체 층(320)에 전기적으로 연결될 수 있다. 제2 반사막들(220)은 상부 반도체 층(320)의 도전형에 대응하는 전도성 물질을 포함할 수 있다. 예를 들어, 제2 반사막들(220)은 p-전극 물질(예를 들어, Al 또는 Ag)을 포함할 수 있다.
발광 패턴(300)은 상면(300u)을 제외하고, 제1 및 제2 반사막들(210, 220)에 의해 둘러싸일 수 있다. 활성층(330)으로부터 발광 패턴(300)의 측부 및 하부를 향해 방출된 광들은 제1 및 제2 반사막들(210, 220)에 의해 반사될 수 있다. 활성층(330)으로부터 발광 패턴(300)의 상면(300u)을 향해 방출된 광 및 제1 및 제2 반사막들(210, 220)에 의해 반사되어 발광 패턴(300)의 상면(300u)을 향해 반사된 광은 발광 패턴(300)의 상면(300u)을 통해 발광 패턴(300) 외부로 방출될 수 있다. 이에 따라, 발광 패턴(300) 내부에서 생성된 광의 누설이 최소화되고, 광 지향성이 최대화될 수 있다. 결과적으로, 발광 장치(11)의 발광 효율이 최대화될 수 있다.
수직 하부 전극(510)은 기판(100)을 사이에 두고 발광 패턴(300)의 반대편에 제공될 수 있다. 수직 하부 전극(510)은 기판(100)의 바닥면에 배치될 수 있다. 수직 하부 전극들(510)은 발광 패턴(300)에 대응할 수 있다. 수직 하부 전극(510)은 제1 방향(D1)을 따라 발광 패턴(300)과 중첩될 수 있다. 다만, 수직 하부 전극(510)의 위치는 한정적인 것이 아니다. 다른 예시적인 실시예들에서, 수직 하부 전극(510)은 제1 방향(D1)을 따라 발광 패턴(300)과 중첩되지 않는 위치에 배치될 수 있다. 수직 하부 전극(510)은 도전 물질을 포함할 수 있다. 수직 하부 전극(510)은 기판(100)의 도전형에 대응하는 전도성 물질을 포함할 수 있다. 예를 들어, 수직 하부 전극(510)은 n-전극 물질(예를 들어, Ti/Al 또는 Mo)을 포함할 수 있다.
제1 및 제2 반사막들(210, 220)은 발광 패턴(300) 내부에서 생성되어, 발광 패턴(300)의 하부 및 측부 방향으로 진행하는 광들을 반사할 수 있다. 이에 따라, 발광 패턴(300)의 광의 누설 특성 및 광의 지향성 특성이 개선될 수 있다. 결과적으로, 발광 장치(11)의 광 지향성 및 발광 효율이 개선될 수 있다.
도 2는 예시적인 실시예들에 따른 발광 장치의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. 이하에서, 발광 장치(12)는 도 1을 참조하여 설명된 것과의 차이점을 중심으로 설명된다.
도 2를 참조하면, 도 1을 참조하여 설명된 것과 달리, 발광 장치(12)는 투명 전극(520)을 포함할 수 있다. 투명 전극(520)은 상부 반도체 층(320) 상에 제공될 수 있다. 투명 전극(520)은 발광 패턴(300)의 상면(300u)을 따라 연장될 수 있다. 투명 전극(520)은 제2 반사막들(220)과 상부 반도체 층(320) 사이에 제공되어, 제2 반사막들(220)을 상부 반도체 층(320)으로부터 이격시킬 수 있다.
투명 전극(520)의 단부들은 제2 반사막들(220)에 의해 덮일 수 있다. 투명 전극(520)은 제2 반사막들(220)에 의해 노출될 수 있다. 투명 전극(520) 중, 상기 노출된 부분을 통해 광이 방출될 수 있다.
투명 전극(520)은 제2 반사막들(220) 및 상부 반도체 층(320)에 직접 접할 수 있다. 이에 따라, 투명 전극(520)은 제2 반사막들(220)의 각각과 상부 반도체 층(320)을 전기적으로 연결시킬 수 있다. 예를 들어, 투명 전극(520)은 ITO(Indium Tin Oxide), ZnO, IZO(Indium Zinc Oxide), Ag, Au, 그래핀, 나노 와이어, 또는 이들의 조합을 포함할 수 있다.
도 3은 예시적인 실시예들에 따른 발광 장치의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. 이하에서, 발광 장치(13)는 도 1을 참조하여 설명된 것과의 차이점을 중심으로 설명된다.
도 3을 참조하면, 도 1을 참조하여 설명된 것과 달리, 발광 장치(13)는 제1 반사막(도 1의 210) 대신 제3 반사막(230) 및 전도성 비아들(232)을 포함할 수 있다. 제3 반사막(230)은 돌출 영역(122)과 하부 반도체 층(310) 사이에 배치될 수 있다. 제3 반사막(230)은 광을 반사할 수 있다. 제3 반사막(230)은 발광 패턴(300) 내에서 생성된 광이 발광 패턴(300)의 하부로 방출되는 것을 방지할 수 있다.
제3 반사막(230)은 절연성을 갖는 분포 브래그 반사기(DBR)를 포함할 수 있다. 예를 들어, 제3 반사막(230)은 ZrO2/SiO2를 포함하는 분포 브래그 반사기(DBR)를 포함할 수 있다. 제3 반사막(230)은 고온에서 안정할 수 있다. 예를 들어, 제3 반사막(230)은 약 400 도(℃) 내지 약 500 도(℃)에서 열화되지 않을 수 있다.
전도성 비아들(232)은 제3 반사막(230) 내에 제공될 수 있다. 전도성 비아들(232)은 제1 방향(D1)으로 연장되어, 제3 반사막(230)을 관통할 수 있다. 전도성 비아들(232)은 시드 반도체 층(120)과 하부 반도체 층(310)을 전기적으로 연결시킬 수 있다. 전도성 비아들(232)은 전도성 물질을 포함할 수 있다. 예를 들어, 전도성 비아들(232)은 금속(예를 들어, Cu)을 포함할 수 있다. 두 개의 전도성 비아들(232)이 도시되었으나, 이는 예시적인 것이다. 다른 예시적인 실시예들에서, 하나의 전도성 비아 또는 셋 이상의 전도성 비아들이 제공될 수 있다.
도 4는 예시적인 실시예들에 따른 발광 장치의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. 이하에서, 발광 장치(14)는 도 1을 참조하여 설명된 것과의 차이점을 중심으로 설명된다.
도 4를 참조하면, 도 1을 참조하여 설명된 것과 달리, 발광 장치(14)는 광 추출 패턴들(600)을 더 포함할 수 있다. 광 추출 패턴들(600)은 발광 패턴(300)의 상면(300u)에 제공될 수 있다. 광 추출 패턴들(600)은 발광 패턴(300) 내에서 생성된 광을 발광 패턴(300) 외부로 방출시킬 수 있다. 즉, 광 추출 패턴들(600)은 발광 장치(14)의 광 추출 효율을 개선될 수 있다. 광 추출 패턴들(600)의 피치들은 약 1 마이크로미터(㎛) 내지 약 5 마이크로미터(㎛)일 수 있다. 광 추출 패턴들(600)의 크기들은 약 0.5 마이크로미터(㎛) 내지 2 마이크로미터(㎛)일 수 있다.
도 5는 예시적인 실시예들에 따른 발광 장치의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. 이하에서, 발광 장치(15)는 도 1을 참조하여 설명된 것과의 차이점을 중심으로 설명된다.
도 5를 참조하면, 도 1을 참조하여 설명된 것과 달리, 발광 장치(15)는 수직 하부 전극(510) 대신 수평 하부 전극(530)을 포함할 수 있다. 수평 하부 전극(530)은 하부 영역(121)의 상면(121u)에 제공될 수 있다. 수평 하부 전극(530)은 시드 반도체 층(120) 및 제1 반사막(210)을 통해 하부 반도체 층(310)에 전기적으로 연결될 수 있다. 수평 하부 전극(530)은 제2 반사막(220)으로부터 이격될 수 있다. 수평 하부 전극(530)은 제2 반사막(220)으로부터 전기적으로 단선될 수 있다. 예를 들어, 수평 하부 전극(530)과 제2 반사막(220) 사이에 절연막(미도시)이 제공될 수 있다. 수평 하부 전극(530)은 시드 반도체 층(120)의 도전형에 대응하는 전도성 물질을 포함할 수 있다. 예를 들어, 수직 하부 전극(510)은 Ti/Al 또는 Mo를 포함할 수 있다.
기판(100)은 절연성 기판을 포함할 수 있다. 예를 들어, 기판(100)은 진성 실리콘 기판 또는 사파이어 기판을 포함할 수 있다.
도 6은 예시적인 실시예들에 따른 발광 장치의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. 이하에서, 발광 장치(16)는 도 1을 참조하여 설명된 것과의 차이점을 중심으로 설명된다.
도 6을 참조하면, 도 1을 참조하여 설명된 것과 달리, 제1 반사막(210) 및 패시베이션 막(400)은 기판(100) 상에 직접 제공될 수 있다. 즉, 발광 장치(16)는 버퍼층(도 1의 110) 및 시드 반도체 층(도 1의 120)을 포함하지 않을 수 있다. 제1 반사막(210)은 기판(100)에 직접 접할 수 있다. 예시적인 실시예들에서, 제1 반사막(210)은 전도성을 갖는 분포 브래그 반사기(DBR)를 포함할 수 있다. 예를 들어, 제1 반사막(210)은 실리콘(Si)으로 도핑된 AlxGa1-xN/GaN (0=x<1)를 포함할 수 있다. 다른 예시적인 실시예들에서, 제1 반사막(210)은 금속을 포함할 수 있다. 예를 들어, 제1 반사막(210)은 Ag/Au 또는 Al/Au를 포함할 수 있다. Ag/Au 또는 Al/Au를 포함하는 제1 반사막(210)은 접합층 역할을 수행할 수 있다. 예를 들어, 제1 반사막(210)은 공융 접합(Eutectic bonding)층일 수 있다. 제1 반사막(210)은 발광 패턴(300)을 기판(100) 상에 고정시킬 수 있다.
패시베이션 막(400)은 기판(100)에 직접 접할 수 있다. 패시베이션 막(400)의 바닥면은 제1 반사막(210)의 바닥면과 공면을 이룰 수 있다.
제2 반사막들(220)은 제1 반사막(210)에 인접한 영역에서 기판(100)의 상면(100u)에 평행한 제2 방향(D2)을 따라 제1 반사막(210)과 중첩될 수 있다. 다시 말해, 제2 반사막들(220)은 각각 제1 반사막(210)의 상면(210u)보다 낮은 레벨에 배치되는 부분들을 가질 수 있다. 발광 패턴(300)의 바닥면 및 측면(300s)은 각각 제1 및 제2 반사막들(210, 220)에 의해 둘러싸일 수 있다. 이에 따라, 발광 패턴(300) 내에서 생성된 광은 발광 패턴(300)의 상면(300u)을 통해 바로 방출되거나, 제1 및 제2 반사막들(210, 220)에 의해 반사되어, 발광 패턴(300)의 상면(300u)을 통해 방출될 수 있다.
제1 및 제2 도전형들은 각각 p형 및 n형일 수 있다. 예를 들어, 하부 반도체 층(310)은 p형 GaN를 포함할 수 있고, 상부 반도체 층(320)은 n형 GaN를 포함할 수 있다.
예시적인 실시예들에서, 발광 장치(16)는 도 2를 참조하여 설명된 투명 전극(도 2의 520)을 더 포함할 수 있다. 예시적인 실시예들에서, 발광 장치(16)는 도 4를 참조하여 설명된 광 추출 패턴들(도 4의 600)을 더 포함할 수 있다. 예시적인 실시예들에서, 발광 장치(16)는 제1 반사막(210) 대신 도 3을 참조하여 설명된 제3 반사막(도 3의 230) 및 전도성 비아들(도 3의 232)을 포함할 수 있다.
도 7은 예시적인 실시예들에 따른 발광 장치의 단면도이다. 설명의 간결함을 위해, 도 6을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. 이하에서, 발광 장치(17)는 도 6을 참조하여 설명된 것과의 차이점을 중심으로 설명된다.
도 7을 참조하면, 도 6을 참조하여 설명된 것과 달리, 발광 장치(17)는 제1 반사막(도 6의 210) 대신 제4 반사막(240)을 포함할 수 있다. 제4 반사막(240)은 그 위치 및 형상을 제외하면, 도 6을 참조하여 설명된 제1 반사막(도 6의 210)과 실질적으로 동일할 수 있다. 제4 반사막(240)은 기판(100)과 하부 반도체 층(310) 사이의 영역으로부터 기판(100)과 패시베이션 막(400) 사이의 영역으로 연장할 수 있다. 즉, 제4 반사막(240)은 기판(100)과 하부 반도체 층(310) 사이 및 기판(100)과 패시베이션 막(400) 사이에 배치될 수 있다. 제4 반사막(240)은 광을 반사할 수 있다. 제4 반사막(240)은 발광 패턴(300) 내에서 생성된 광이 발광 패턴(300)의 하부로 방출되는 것을 방지할 수 있다.
패시베이션 막(400)은 제4 반사막(240)에 의해 기판(100)으로부터 이격될 수 있다. 패시베이션 막(400)은 제2 반사막(220)과 제4 반사막(240) 사이의 영역을 따라 연장할 수 있다. 즉, 패시베이션 막(400)은 제2 반사막(220)과 제4 반사막(240) 사이에 배치될 수 있다.
도 8은 예시적인 실시예들에 따른 디스플레이 장치의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 8을 참조하면, 발광 장치 어레이 층(10), TFT 어레이 층(20), 및 광 제어 층(30)을 포함하는 디스플레이 장치(1)가 제공될 수 있다. 디스플레이 장치(1)는 복수의 픽셀들(PX)을 포함할 수 있다. 다만, 설명의 편의를 위해 하나의 픽셀(PX)이 도시되었다. 픽셀(PX)은 서로 다른 색들을 갖는 광들을 각각 방출하는 제1 서브 픽셀(SPX1), 제2 서브 픽셀(SPX2), 및 제3 서브 픽셀(SPX3)을 포함할 수 있다. 예를 들어, 제1 내지 제3 서브 픽셀들(SPX1, SPX2, SPX3)은 각각 적색 광, 녹색 광, 및 청색 광을 방출할 수 있다.
발광 장치 어레이 층(10)은 기판(100), 하부 버퍼층(110), 시드 반도체 층(120), 제1 반사막들(210), 발광 패턴들(300), 패시베이션 막들(400), 제2 반사막들(220), 하부 캡핑막(700), 및 수직 하부 전극들(510)을 포함할 수 있다. 기판(100) 및 하부 버퍼층(110)은 각각 도 1을 참조하여 설명된 기판(도 1의 100) 및 버퍼층(도 1의 110)과 실질적으로 동일할 수 있다. 기판(100) 및 하부 버퍼층(110)은 제1 내지 제3 서브 픽셀들(SPX1, SPX2, SPX3)을 가로지를 수 있다.
시드 반도체 층(120)은 하부 영역(121) 및 하부 영역(121)의 상면(121u)으로부터 기판(100)의 상면(100u)에 수직한 제1 방향(D1)으로 돌출된 돌출 영역들(122)을 포함할 수 있다. 하부 영역(121)은 기판(100)의 상면(100u)에 평행한 제2 방향(D2)을 따라 연장할 수 있다. 돌출 영역들(122)은 기판(100)의 상면(100u)에 평행한 제2 방향(D2)으로 배열될 수 있다. 돌출 영역들(122)은 제1 내지 제3 서브 픽셀들(SPX1, SPX2, SPX3) 내에 각각 제공될 수 있다. 시드 반도체 층(120)은 제1 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 시드 반도체 층(120)은 n형 GaN를 포함할 수 있다.
제1 반사막들(210)은 돌출 영역들(122) 상에 각각 제공될 수 있다. 제1 반사막들(210)은 제2 방향(D2)을 따라 배열될 수 있다. 제1 반사막들(210)은 제1 내지 제3 서브 픽셀들(SPX1, SPX2, SPX3) 내에 각각 제공될 수 있다. 제1 반사막들(210)의 각각은 도 1을 참조하여 설명된 제1 반사막(210)과 실질적으로 동일할 수 있다.
발광 패턴들(300)은 제1 반사막들(210) 상에 각각 제공될 수 있다. 발광 패턴들(300)은 제1 내지 제3 서브 픽셀들(SPX1, SPX2, SPX3) 내에 각각 제공될 수 있다. 발광 패턴들(300)은 서로 동일한 색의 광들을 각각 방출할 수 있다. 예를 들어, 발광 패턴들(300)은 청색 광들을 각각 방출할 수 있다. 발광 패턴들(300)의 각각은 하부 반도체 층(310), 상부 반도체 층(320), 및 활성층(330)을 포함할 수 있다. 하부 반도체 층(310), 상부 반도체 층(320), 및 활성층(330)은 도 1을 참조하여 설명된 것들과 실질적으로 동일할 수 있다.
발광 패턴들(300) 사이에 메사 영역들(MR)이 제공될 수 있다. 메사 영역들(MR)의 각각은 발광 패턴들(300)의 서로 마주하는 측면들(300s), 제1 반사막들(210)들의 서로 마주하는 측면들(210s), 돌출 영역들(122)의 서로 마주하는 측면들(122s), 및 하부 영역(121)의 상면(121u)에 의해 정의되는 오목한 영역일 수 있다. 발광 패턴들(300)은 메사 영역들(MR)에 의해 서로 이격될 수 있다.
발광 패턴들(300) 사이에 패시베이션 막들(400)이 제공될 수 있다. 패시베이션 막들(400)의 각각은 서로 바로 인접한 한 쌍의 서브 픽셀들(예를 들어, 제1 및 제2 서브 픽셀들(SPX1, SPX2) 및 제2 및 제3 서브 픽셀들(SPX2, SPX3))에 걸쳐 제공될 수 있다. 패시베이션 막들(400)의 각각은 그 형상을 제외하면, 도 1을 참조하여 설명된 패시베이션 막(도 1의 400)과 실질적으로 동일할 수 있다. 패시베이션 막들(400)의 각각은 일 발광 패턴(300)의 측면(300s)으로부터 하부 영역(121)의 상면(121u)을 지나 다른 발광 패턴(300)의 측면(300s)까지 연장할 수 있다. 다시 말해, 패시베이션 막들(400)의 각각은 메사 영역(MR)의 측면 및 바닥면을 따라 연장할 수 있다. 패시베이션 막들(400)의 각각의 양 단부들은 각각 서로 바로 인접한 한 쌍의 발광 패턴들(300)의 상면들(300u) 상에 배치될 수 있다.
패시베이션 막들(400) 상에 제2 반사막들(220)이 각각 제공될 수 있다. 제2 반사막들(220)의 각각은 서로 바로 인접한 한 쌍의 서브 픽셀들에 걸쳐 제공될 수 있다. 제2 반사막들(220)의 각각은 그 형상을 제외하면, 도 1을 참조하여 설명된 제2 반사막(도 1의 220)과 실질적으로 동일할 수 있다. 제2 반사막들(220)은 패시베이션 막들(400)을 따라 연장할 수 있다. 제2 반사막들(220)은 패시베이션 막들(400)을 각각 덮을 수 있다. 제2 반사막들(220)의 각각의 양 단부들은 서로 바로 인접한 한 쌍의 발광 패턴들(300)의 상면들(300u)에 직접 접할 수 있다. 제2 반사막들(220)의 각각은 서로 바로 인접한 한 쌍의 상부 반도체 층들(320)에 전기적으로 연결될 수 있다.
발광 패턴들(300) 및 제2 반사막들(220) 상에 하부 캡핑막(700)이 제공될 수 있다. 하부 캡핑막(700)은 발광 패턴들(300) 및 제2 반사막들(220)을 보호할 수 있다. 하부 캡핑막(700)은 제1 내지 제3 서브 픽셀들(SPX1, SPX2, SPX3)을 가로지를 수 있다. 하부 캡핑막(700)은 발광 패턴들(300) 상에서 제2 방향(D2)을 따라 연장할 수 있다. 하부 캡핑막(700)은 절연 물질을 포함할 수 있다. 예를 들어, 하부 캡핑막(700)은 SiO2, Al2O3, SiN, AlN, 또는 이들의 조합을 포함할 수 있다.
하부 캡핑막(700)은 상부 영역(710), 제1 돌출 캡핑 영역들(720), 및 제2 돌출 캡핑 영역들(730)을 포함할 수 있다. 상부 영역(710)은 제2 방향(D2)을 따라 연장할 수 있다. 제1 돌출 캡핑 영역들(720)은 상부 영역(710)으로부터 발광 패턴들(300)을 향해 돌출될 수 있다. 제1 돌출 캡핑 영역들(720)은 제1 내지 제3 서브 픽셀들(SPX1, SPX2, SPX3) 내에 각각 제공될 수 있다. 제1 돌출 캡핑 영역들(720)의 각각은 서로 바로 인접한 제2 반사막들(220) 사이에 배치될 수 있다. 제1 돌출 캡핑 영역들(720)의 각각은 서로 바로 인접한 제2 반사막들(220)의 서로 마주보는 면들 및 상기 제2 반사막들(220)에 의해 노출된 발광 패턴(300)의 상면(300u)에 의해 정의되는 영역을 채울 수 있다.
제2 돌출 캡핑 영역들(730)은 상부 영역(710)으로부터 메사 영역들(MR) 내로 각각 연장될 수 있다. 제2 돌출 캡핑 영역들(730)의 각각은 서로 바로 인접한 한 쌍의 서브 픽셀들에 걸쳐 제공될 수 있다. 제2 돌출 캡핑 영역들(730)은 메사 영역들(MR)을 각각 채울 수 있다. 제2 돌출 캡핑 영역들(730)은 발광 패턴들(300)과 제2 방향(D2)을 따라 중첩될 수 있다. 제2 돌출 캡핑 영역들(730)은 제2 반사막들(220)에 각각 직접 접할 수 있다.
수직 하부 전극들(510)은 기판(100)의 바닥면에 제공될 수 있다. 수직 하부 전극들(510)은 발광 패턴들(300)에 각각 대응할 수 있다. 수직 하부 전극들(510)은 발광 패턴들(300)에 각각 수직적으로 중첩될 수 있다. 수직 하부 전극들(510)의 각각은 도 1을 참조하여 설명된 수직 하부 전극(510)과 실질적으로 동일할 수 있다.
TFT 어레이 층(20)은 발광 장치 어레이 층(10) 상에 제공될 수 있다. TFT 어레이 층(20)은 상부 버퍼층(1110), 하부 절연막(1120), 상부 절연막(1130), 상부 캡핑층(1140), 박막 트랜지스터들(TFT), 수직 전도성 라인들(VCL), 및 수평 전도성 라인들(HCL)을 포함할 수 있다. 상부 버퍼층(1110)은 하부 캡핑막(700) 상에 배치될 수 있다. 상부 버퍼층(1110)은 하부 캡핑막(700)의 상면을 따라 연장할 수 있다. 상부 버퍼층(1110)은 절연 물질을 포함할 수 있다. 예를 들어, 상부 버퍼층(1110)은 SiO2, Al2O3, SiN, AlN, 또는 이들의 조합을 포함할 수 있다.
하부 절연막(1120)은 상부 버퍼층(1110) 상에 제공될 수 있다. 하부 절연막(1120)은 상부 버퍼층(1110)의 상면을 따라 연장할 수 있다. 하부 절연막(1120)은 박막 트랜지스터들(TFT)의 각각의 게이트 절연막 기능을 가질 수 있다. 하부 절연막(1120)은 절연 물질을 포함할 수 있다. 예를 들어, 하부 절연막(1120)은 SiO2, Al2O3, SiN, AlN, 또는 이들의 조합을 포함할 수 있다.
상부 절연막(1130)은 하부 절연막(1120) 상에 제공될 수 있다. 상부 절연막(1130)은 하부 절연막(1120)의 상면을 따라 연장할 수 있다. 상부 절연막(1130)은 박막 트랜지스터들(TFT)의 게이트들(G)을 보호하고, 수평 전도성 라인(HCL) 및 수직 전도성 라인(VCL)을 배치하기 위한 층간 절연막 역할을 수행할 수 있다. 상부 절연막(1130)은 절연 물질을 포함할 수 있다. 예를 들어, 상부 절연막(1130)은 SiO2, Al2O3, SiN, AlN, 또는 이들의 조합을 포함할 수 있다.
상부 캡핑층(1140)은 상부 절연막(1130) 상에 제공될 수 있다. 상부 캡핑층(1140)은 상부 절연막(1130)의 상면을 따라 연장할 수 있다. 상부 캡핑층(1140)은 박막 트랜지스터들(TFT) 및 수평 및 수직 전도성 라인들(HCL, VCL)을 보호할 수 있다. 상부 캡핑층(1140)은 절연 물질을 포함할 수 있다. 예를 들어, 상부 캡핑층(1140)은 SiO2, Al2O3, SiN, AlN, 또는 이들의 조합을 포함할 수 있다.
박막 트랜지스터들(TFT)은 제2 반사막들(220)에 각각 대응하도록 배치될 수 있다. 박막 트랜지스터들(TFT)과 그에 대응하는 제2 반사막들(220) 사이에 비아들(V)이 각각 제공될 수 있다. 비아들(V)은 전도성 물질(예를 들어, 금속)을 포함할 수 있다. 박막 트랜지스터들(TFT)은 비아들(V)에 의해 제2 반사막들(220)에 각각 전기적으로 연결될 수 있다.
박막 트랜지스터들(TFT)의 각각은 소스 영역(S), 드레인 영역(D), 채널 영역(C), 게이트 전극(G), 및 하부 절연막(1120)을 포함할 수 있다. 드레인 영역(D)은 그에 대응하는 수직 전도성 라인(VCL) 및 수평 전도성 라인(HCL)을 통해 디스플레이 장치(1) 외부의 제어부(미도시)와 전기적으로 연결될 수 있다.
소스 영역(S)은 그에 대응하는 수직 전도성 라인들(VCL), 수평 전도성 라인들(HCL), 및 비아(V)를 통해 제2 반사막(220)과 전기적으로 연결될 수 있다.
채널 영역(C)은 소스 영역(S)과 드레인 영역(D) 사이에 배치될 수 있다. 예시적인 실시예들에서, 소스 영역(S), 채널 영역(C), 및 드레인 영역(D)은 제2 방향(D2)을 따라 연장된 비정질 실리콘 패턴의 양 단부들에 레이저를 조사하여 결정화시키는 공정에 의해 형성될 수 있다. 소스 영역(S) 및 드레인 영역(D)은 결정화된 영역들이고, 채널 영역(C)은 비정질 영역일 수 있다.
게이트 전극(G)은 하부 절연막(1120)을 사이에 두고 채널 영역(C)의 반대편에 제공될 수 있다. 게이트 전극(G)은 전도성 물질(예를 들어, 금속)을 포함할 수 있다.
광 제어 층(30)은 TFT 어레이 층(20) 상에 제공될 수 있다. 광 제어 층(30)은 블랙 매트릭스(black matrix)들(2000) 및 상기 블랙 매트릭스들(2000) 사이에 각각 배치된 제1 내지 제3 광 제어 패턴(2100, 2200, 2300)을 포함할 수 있다. 제1 내지 제3 광 제어 패턴들(2100, 2200, 2300)은 제1 내지 제3 서브 픽셀들(SPX1, SPX2, SPX3) 내에 각각 제공될 수 있다. 제1 내지 제3 광 제어 패턴들(2100, 2200, 2300)은 발광 패턴들(300)에 각각 대응될 수 있다.
제1 광 제어 패턴(2100)은 제1 서브 픽셀(SPX1) 내의 발광 패턴(300)에서 방출된 광을 수용하여 적색 광을 방출할 수 있다. 상기 발광 패턴(300)이 청색 광을 방출하는 경우, 제1 광 제어 패턴(2100)은 상기 청색 광에 의해 여기되어 적색 광을 방출하는 양자점들(Quantum Dots, 이하 QD) 또는 형광체(phosphor)을 포함할 수 있다. 양자점은 코어부와 껍질부를 갖는 코어-쉘(core-shell) 구조를 가질 수 있으며, 또한 쉘(shell)이 없는 입자 구조를 가질 수도 있다. 코어-쉘(core-shell) 구조는 싱글-쉘(single-shell) 또는 멀티-쉘(multi-shell)을 가질 수 있다. 예를 들어, 멀티-쉘(multi-shell)은 더블-쉘(double-shell)일 수 있다. 예시적인 실시예들에서, 양자점은 Ⅱ-Ⅵ 화합물 반도체, Ⅲ-Ⅴ 화합물 반도체, Ⅳ-Ⅵ 화합물 반도체, Ⅳ족 계열 반도체, 및 그래핀 양자점 중 적어도 하나를 포함할 수 있다. 예를 들어, 양자점은 Cd, Se, Zn, S 및 InP 중 적어도 하나를 포함할 수 있지만, 이에 한정되지는 않는다. 양자점의 지름은 수십 nm 이하일 수 있다. 예를 들어, 양자점의 지름은 약 10 nm 이하일 수 있다. 제1 광 제어 패턴(2100)은 포토레지스트(photoresist) 및 광 산란제를 더 포함할 수 있다.
제2 광 제어 패턴(2200)은 제2 서브 픽셀(SPX2) 내의 발광 패턴(300)에서 방출된 광을 수용하여 녹색 광을 방출할 수 있다. 상기 발광 패턴(300)이 청색 광을 방출하는 경우, 제2 광 제어 패턴(2200)은 상기 청색 광에 의해 여기되어 녹색 광을 방출하는 양자점들(QD) 또는 형광체를 포함할 수 있다. 제2 광 제어 패턴(2200)은 포토레지스트 및 광 산란제를 더 포함할 수 있다.
제3 광 제어 패턴(2300)은 제3 서브 픽셀(SPX3) 내의 발광 패턴(300)에서 방출된 광을 수용하여 동일한 색의 광을 방출할 수 있다. 상기 발광 패턴(300)에서 청색 광이 방출된 경우, 제3 광 제어 패턴(2300)은 상기 발광 패턴(300)에서 방출된 광을 수용하여 청색 광을 방출할 수 있다. 제3 광 제어 패턴(2300)은 포토레지스트 및 광 산란제를 포함할 수 있다.
블랙 매트릭스들(2000)의 각각은 서로 바로 인접한 한 쌍의 서브 픽셀들(예를 들어, 제1 및 제2 서브 픽셀들(SPX1, SPX2) 및 제2 및 제3 서브 픽셀들(SPX2, SPX3))에 걸쳐 제공될 수 있다. 블랙 매트릭스들(2000)은 제1 내지 제3 서브 픽셀들(SPX1, SPX2, SPX3) 사이에서 크로스토크(crosstalk)가 발생하는 것을 방지하도록 광을 흡수할 수 있다.
제1 및 제2 반사막들(210, 220)에 의해 발광 패턴들(300) 내부에서 생성된 광들의 누설이 방지되어, 서브 픽셀들(SPX1, SPX2, SPX3) 사이의 크로스토크가 최소화될 수 있다. 나아가, 발광 패턴들(300) 내에서 생성된 광들은 발광 패턴들(300)의 상면들(300u)로만 방출되므로, 발광 패턴들(300)의 광 지향성이 최대화될 수 있다. 결과적으로, 디스플레이 장치(1)의 광 지향성 및 발광 효율이 개선될 수 있다. 나아가, 디스플레이 장치(1)의 색섞임이 감소되어, 콘트라스트(contrast) 특성이 개선될 수 있다.
도 9는 예시적인 실시예들에 따른 디스플레이 장치의 단면도이다. 설명의 간결함을 위해, 도 8을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. 이하에서, 디스플레이 장치(2)는 도 8을 참조하여 설명된 것과의 차이점을 중심으로 설명된다.
도 9를 참조하면, 도 8을 참조하여 설명된 것과 달리, 디스플레이 장치(2)는 제2 돌출 캡핑 영역(도 8의 720) 대신 콘택들(CT)을 포함할 수 있다. 콘택들(CT)은 서로 바로 인접한 발광 패턴들(300) 사이에 각각 제공될 수 있다. 콘택들(CT)은 제2 반사막들(220)과 하부 캡핑막(700) 사이에 각각 제공될 수 있다. 콘택들(CT)은 메사 영역들(MR)을 각각 채울 수 있다. 콘택들(CT)은 제2 반사막들(220)에 각각 접할 수 있다. 콘택들(CT)은 전도성을 가질 수 있다. 예를 들어, 콘택들(CT)은 금속(예를 들어, 구리(Cu))을 포함할 수 있다. 이에 따라, 콘택들(CT)은 반사막들(220)과 전기적으로 연결될 수 있다.
도 10은 예시적인 실시예들에 따른 디스플레이 장치의 단면도이다. 설명의 간결함을 위해, 도 6 및 도 8을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. 이하에서, 디스플레이 장치(3)는 도 8을 참조하여 설명된 것과의 차이점을 중심으로 설명된다.
도 10을 참조하면, 도 8을 참조하여 설명된 것과 달리, 제1 반사막들(210) 및 패시베이션 막들(400)은 기판(100) 상에 직접 제공될 수 있다. 즉, 디스플레이 장치(3)는 하부 버퍼층(도 8의 110) 및 시드 반도체 층(도 8의 120)을 포함하지 않을 수 있다.
제1 반사막들(210)의 바닥면들 및 패시베이션 막들(400)의 바닥면들은 기판(100)의 상면(100u)에 직접 접할 수 있다. 기판(100)의 상면(100u)에 인접한 영역에서, 제1 반사막들(210)의 바닥면들과 패시베이션 막들(400)의 바닥면들은 공면을 이룰 수 있다. 제1 반사막들(210)의 각각은 도 6을 참조하여 설명된 제1 반사막(도 6의 210)과 실질적으로 동일할 수 있다. 예를 들어, 제1 반사막들(210)의 각각은 전도성을 갖는 분포 브래그 반사기(DBR) 또는 금속을 포함할 수 있다.
발광 패턴들(300)의 각각은 도 6을 참조하여 설명된 발광 패턴들(도 6의 300)과 실질적으로 동일할 수 있다. 예를 들어, 하부 반도체 층(310)은 p형 GaN를 포함할 수 있고, 상부 반도체 층(320)은 n형 GaN를 포함할 수 있다.
제1 반사막들(210)에 인접한 영역들에서, 제2 반사막들(220)은 제1 반사막들(210)과 제2 방향(D2)을 따라 중첩할 수 있다. 발광 패턴들(300)의 각각의 바닥면 및 측면(300s)은 각각 제1 및 제2 반사막들(210, 220)에 의해 둘러싸일 수 있다. 이에 따라, 발광 패턴들(300)의 각각 내에서 생성된 광은 발광 패턴들(300)의 각각의 상면(300u)을 통해 바로 방출되거나, 제1 및 제2 반사막들(210, 220)에 의해 반사되어, 발광 패턴들(300)의 각각의 상면(300u)을 통해 방출될 수 있다.
도 11은 예시적인 실시예들에 따른 디스플레이 장치의 단면도이다. 설명의 간결함을 위해, 도 7, 도 8, 및 도 10을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. 이하에서, 디스플레이 장치(4)는 도 10을 참조하여 설명된 것과의 차이점을 중심으로 설명된다.
도 11을 참조하면, 도 10을 참조하여 설명된 것과 달리, 디스플레이 장치(4)는 제1 반사막들(210) 대신 제4 반사막(240)을 포함할 수 있다. 제4 반사막(240)은 그 위치 및 형상을 제외하면, 도 7을 참조하여 설명된 제4 반사막(240)과 실질적으로 동일할 수 있다.
제4 반사막(240)은 기판(100)의 상면(100u)을 따라 연장할 수 있다. 제4 반사막(240)은 제1 내지 제3 서브 픽셀들(SPX1, SPX2, SPX3)에 걸쳐 제공될 수 있다. 제4 반사막(240)은 기판(100)과 하부 반도체 층들(310) 사이 및 기판(100)과 패시베이션 막들(400) 사이에 배치될 수 있다. 제4 반사막(240)은 광을 반사할 수 있다. 제4 반사막(240)은 발광 패턴(300) 내에서 생성된 광이 발광 패턴(300)의 하부로 방출되는 것을 방지할 수 있다.
패시베이션 막들(400)은 제4 반사막(240)에 의해 기판(100)으로부터 이격될 수 있다. 패시베이션 막들(400)의 각각은 제2 반사막들(220)의 각각과 제4 반사막(240) 사이의 영역을 따라 연장할 수 있다. 패시베이션 막(400)은 제2 반사막(220)과 제4 반사막(240) 사이에 배치될 수 있다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
10: 발광 장치 어레이 층 20: TFT 어레이 층
30: 광 제어층 100: 기판
110, 1110: 버퍼층 120: 시드 반도체 층
210: 제1 반사막 220: 제2 반사막
230: 제3 반사막 240: 제4 반사막
300: 발광 패턴 400: 패시베이션 막
510: 수직 하부 전극 520: 투명 전극
530: 수평 하부 전극 600: 광 추출 패턴
700: 하부 캡핑막 1110: 상부 버퍼층
1120: 하부 절연막 1130: 상부 절연막
1140: 상부 캡핑층 TFT: 박막 트랜지스터들
VCL: 수직 전도성 라인들 HCL: 수평 전도성 라인들
2000: 블랙 매트릭스
2100, 2200, 2300: 제1 내지 제3 광 제어 패턴들

Claims (20)

  1. 기판;
    상기 기판 상에 제공되는 발광 패턴;
    상기 발광 패턴과 상기 기판 사이에 제공되는 제1 반사막;
    상기 발광 패턴의 측면 상에 제공되는 제2 반사막; 및
    상기 발광 패턴과 상기 제2 반사막 사이에 제공되는 패시베이션 막을 포함하되,
    상기 제2 반사막은 상기 발광 패턴에 전기적으로 연결되고,
    상기 발광 패턴 내에서 생성된 광은 상기 제1 및 제2 반사막들에 반사되어, 상기 발광 패턴의 상면을 통해 방출되고,
    상기 제1 반사막과 상기 기판 사이에 시드 반도체 층을 포함하되,
    상기 시드 반도체 층은:
    하부 영역; 및
    상기 하부 영역의 상면으로부터 상기 기판의 상면에 수직한 방향으로 돌출된 돌출 영역을 포함하고,
    상기 제1 반사막은 상기 발광 패턴 및 상기 돌출 영역 사이에 배치되고,
    상기 돌출 영역의 측면, 상기 제1 반사막의 측면, 및 상기 발광 패턴의 상기 측면은 공면을 이루고,
    상기 하부 영역의 상기 상면에 제공되는 수평 하부 전극을 더 포함하되,
    상기 발광 패턴은 상기 제1 반사막 상에 차례로 적층된 하부 반도체 층, 활성 층, 상부 반도체 층을 포함하고,
    상기 하부 반도체 층 및 상기 시드 반도체 층은 제1 도전형을 갖고,
    상기 상부 반도체 층은 상기 제1 도전형과 다른 제2 도전형을 가지며,
    상기 수평 하부 전극과 상기 하부 반도체 층은 상기 시드 반도체 층 및 상기 제1 반사막을 통해 서로 전기적으로 연결되고,
    상기 패시베이션 막은 상기 상부 반도체 층의 상면에 직접 접하는 발광 장치.
  2. 제 1 항에 있어서,
    상기 제2 반사막은 상기 패시베이션 막을 따라 연장되어, 상기 발광 패턴의 상기 상면에 직접 접하는 발광 장치.
  3. 제 1 항에 있어서,
    상기 제2 반사막은 상기 제1 반사막에 인접한 영역에서 상기 기판의 상면에 평행한 방향을 따라 상기 제1 반사막과 중첩하는 발광 장치.
  4. 제 1 항에 있어서,
    상기 발광 패턴의 상기 상면에 제공되는 투명 전극을 더 포함하되,
    상기 제2 반사막은 상기 투명 전극을 통해 상기 발광 패턴에 전기적으로 연결되는 발광 장치.
  5. 제 1 항에 있어서,
    상기 제1 반사막은 상기 기판의 상면을 따라 연장되어, 상기 발광 패턴의 상기 측면으로부터 상기 기판의 상면에 평행한 방향을 따라 돌출되는 발광 장치.
  6. 제 1 항에 있어서,
    상기 제1 반사막은 전도성을 갖는 분포 브래그 반사기(Distributed Bragg Reflector, DBR)를 포함하는 발광 장치.
  7. 제 1 항에 있어서,
    상기 제1 반사막은 절연성을 갖는 분포 브래그 반사기(DBR)를 포함하고,
    상기 제1 반사막을 상기 기판의 상면에 수직한 방향을 따라 관통하는 전도성 비아를 더 포함하는 발광 장치.
  8. 제 1 항에 있어서,
    상기 제1 반사막은 금속을 포함하는 발광 장치.
  9. 제 1 항에 있어서,
    상기 발광 패턴의 상면에 제공된 광 추출 패턴들을 더 포함하는 발광 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 기판;
    상기 기판 상에 제공되는 복수의 발광 패턴들;
    상기 복수의 발광 패턴들과 상기 기판 사이에 각각 제공되는 복수의 제1 반사막들;
    상기 복수의 발광 패턴들 사이에 각각 제공되는 복수의 패시베이션 막들;
    상기 복수의 패시베이션 막들을 따라 각각 연장하는 복수의 제2 반사막들; 및
    상기 복수의 발광 패턴들에 각각 전기적으로 연결되는 복수의 트랜지스터들을 포함하되,
    상기 복수의 발광 패턴들 내에서 생성된 광들은 상기 제1 및 제2 반사막들에 반사되어, 상기 복수의 발광 패턴들의 상면들을 통해 각각 방출되고,
    상기 제1 반사막과 상기 기판 사이에 시드 반도체 층을 포함하되,
    상기 시드 반도체 층은:
    하부 영역; 및
    상기 하부 영역의 상면으로부터 상기 기판의 상면에 수직한 방향으로 돌출된 돌출 영역을 포함하고,
    상기 제1 반사막은 상기 발광 패턴 및 상기 돌출 영역 사이에 배치되고,
    상기 돌출 영역의 측면, 상기 제1 반사막의 측면, 및 상기 발광 패턴의 측면은 공면을 이루고,
    상기 하부 영역의 상기 상면에 제공되는 수평 하부 전극을 더 포함하되,
    상기 발광 패턴은 상기 제1 반사막 상에 차례로 적층된 하부 반도체 층, 활성 층, 상부 반도체 층을 포함하고,
    상기 하부 반도체 층 및 상기 시드 반도체 층은 제1 도전형을 갖고,
    상기 상부 반도체 층은 상기 제1 도전형과 다른 제2 도전형을 가지며,
    상기 수평 하부 전극과 상기 하부 반도체 층은 상기 시드 반도체 층 및 상기 제1 반사막을 통해 서로 전기적으로 연결되고,
    상기 패시베이션 막은 상기 상부 반도체 층의 상면에 직접 접하는 디스플레이 장치.
  15. 제 14 항에 있어서,
    상기 복수의 발광 패턴들 및 상기 복수의 제2 반사막 상에 제공되는 하부 캡핑막을 더 포함하되,
    상기 복수의 발광 패턴들 사이에 메사 영역들이 제공되고,
    상기 하부 캡핑막은:
    상부 영역;
    상기 상부 영역으로부터 상기 복수의 발광 패턴들을 향해 각각 돌출된 제1 돌출 캡핑 영역들; 및
    상기 상부 영역으로부터 상기 메사 영역들 내로 각각 돌출된 제2 돌출 캡핑 영역들을 포함하는 디스플레이 장치.
  16. 제 15 항에 있어서,
    상기 기판과 상기 복수의 제1 반사막들 사이에 제공되는 시드 반도체 층을 더 포함하되,
    상기 시드 반도체 층은:
    하부 영역; 및
    상기 하부 영역의 상면으로부터 상기 기판의 상면에 수직한 방향으로 돌출된 복수의 돌출 영역들을 포함하는 디스플레이 장치.
  17. 제 14 항에 있어서,
    상기 복수의 패시베이션 막들의 각각은, 상기 복수의 발광 패턴들 중 상기 복수의 패시베이션 막들의 각각에 바로 인접한 발광 패턴의 측면으로부터 상기 발광 패턴의 상면까지 연장되어, 상기 발광 패턴의 상기 상면에 접하는 디스플레이 장치.
  18. 제 14 항에 있어서,
    상기 복수의 발광 패턴들 및 상기 복수의 제2 반사막 상에 제공되는 하부 캡핑막; 및
    상기 복수의 발광 패턴들 사이에 각각 제공되는 복수의 콘택들을 더 포함하되,
    상기 하부 캡핑막은:
    상부 영역; 및
    상기 상부 영역으로부터 상기 복수의 발광 패턴들을 향해 각각 돌출된 돌출 캡핑 영역들을 포함하고,
    상기 복수의 콘택들은 상기 상부 영역 및 상기 복수의 제2 반사막들 사이에 각각 배치되는 디스플레이 장치.
  19. 제 14 항에 있어서,
    상기 복수의 발광 패턴들 상에 각각 제공되는 복수의 광 제어 패턴들을 더 포함하되,
    상기 광 제어 패턴들은 각각 상기 복수의 발광 패턴들로부터 방출된 광들을 수용하여, 수용한 상기 광들의 특성을 제어하는 디스플레이 장치.
  20. 제 19 항에 있어서,
    상기 복수의 발광 패턴들의 각각은 청색 광을 방출하고,
    상기 복수의 광 제어 패턴들은:
    청색 광을 수용하여 적색 광을 방출하는 제1 광 제어 패턴;
    청색 광을 수용하여 녹색 광을 방출하는 제2 광 제어 패턴; 및
    청색 광을 수용하여 청색 광을 방출하는 제3 광 제어 패턴을 포함하는 디스플레이 장치.
KR1020180107388A 2018-09-07 2018-09-07 발광 장치 및 이를 포함하는 디스플레이 장치 KR102651547B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020180107388A KR102651547B1 (ko) 2018-09-07 2018-09-07 발광 장치 및 이를 포함하는 디스플레이 장치
US16/562,791 US11424388B2 (en) 2018-09-07 2019-09-06 Light-emitting device and display device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180107388A KR102651547B1 (ko) 2018-09-07 2018-09-07 발광 장치 및 이를 포함하는 디스플레이 장치

Publications (2)

Publication Number Publication Date
KR20200028789A KR20200028789A (ko) 2020-03-17
KR102651547B1 true KR102651547B1 (ko) 2024-03-28

Family

ID=69720055

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180107388A KR102651547B1 (ko) 2018-09-07 2018-09-07 발광 장치 및 이를 포함하는 디스플레이 장치

Country Status (2)

Country Link
US (1) US11424388B2 (ko)
KR (1) KR102651547B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11637219B2 (en) * 2019-04-12 2023-04-25 Google Llc Monolithic integration of different light emitting structures on a same substrate
KR20220045477A (ko) 2020-10-05 2022-04-12 삼성전자주식회사 마이크로 발광 디스플레이 장치 및 그 제조 방법
US11901491B2 (en) * 2020-10-29 2024-02-13 Lumileds Llc Light emitting diode devices
WO2023070464A1 (zh) * 2021-10-28 2023-05-04 京东方科技集团股份有限公司 一种发光器件及其制备方法、发光基板及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110193123A1 (en) * 2010-02-11 2011-08-11 Ji Hyung Moon Light emitting device, light emitting device package and lighting system

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2411445C (en) * 2000-06-08 2011-08-16 Nichia Corporation Semiconductor laser device, and method of manufacturing the same
US7430231B2 (en) 2005-04-29 2008-09-30 Ningyi Luo Vertical cavity surface emitting laser (VCSEL) arrays pumped solid-state lasers
KR101209038B1 (ko) * 2005-11-18 2012-12-06 삼성디스플레이 주식회사 유기 발광 표시 장치
US8008683B2 (en) * 2008-10-22 2011-08-30 Samsung Led Co., Ltd. Semiconductor light emitting device
KR100999784B1 (ko) * 2010-02-23 2010-12-08 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
US8927959B2 (en) * 2010-06-18 2015-01-06 Sensor Electronic Technology, Inc. Deep ultraviolet light emitting diode
KR101799450B1 (ko) * 2011-05-24 2017-11-20 엘지이노텍 주식회사 발광 소자 및 발광 소자 패키지
JP6088132B2 (ja) 2011-12-05 2017-03-01 昭和電工株式会社 発光ダイオード及びその製造方法
KR101476207B1 (ko) 2012-06-08 2014-12-24 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치
KR20150015983A (ko) * 2013-08-02 2015-02-11 엘지이노텍 주식회사 발광소자
CN104103722B (zh) * 2013-04-15 2017-03-01 展晶科技(深圳)有限公司 发光二极管晶粒及其制造方法
KR20150092478A (ko) 2014-02-05 2015-08-13 엘지이노텍 주식회사 발광 소자
KR102460072B1 (ko) * 2015-09-10 2022-10-31 삼성전자주식회사 반도체 발광 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110193123A1 (en) * 2010-02-11 2011-08-11 Ji Hyung Moon Light emitting device, light emitting device package and lighting system

Also Published As

Publication number Publication date
US20200083405A1 (en) 2020-03-12
US11424388B2 (en) 2022-08-23
KR20200028789A (ko) 2020-03-17

Similar Documents

Publication Publication Date Title
KR102651547B1 (ko) 발광 장치 및 이를 포함하는 디스플레이 장치
JP7359537B2 (ja) 高解像度ディスプレイ装置
US11605757B2 (en) Display device using semiconductor light emitting diode
KR20230163997A (ko) 표시 장치
KR102581137B1 (ko) 표시 장치
US11769788B2 (en) High-resolution display device
KR102650659B1 (ko) 디스플레이 장치
KR20210048290A (ko) 디스플레이 장치 및 이의 제조 방법
KR102550331B1 (ko) 마이크로 led 전사 방법, 이를 이용한 마이크로 led 표시 패널 제조 방법 및 마이크로 led 표시 패널
KR20170106566A (ko) 디스플레이 장치
KR20210022726A (ko) 발광 다이오드를 구비하는 광전자 장치
US11978728B2 (en) Display device
KR102566499B1 (ko) 발광 소자
US10276632B2 (en) Display device using semiconductor light-emitting diodes, and manufacturing method therefor
KR20220033544A (ko) 표시 장치 및 이의 제조 방법
KR20220004849A (ko) 표시 장치
KR102504334B1 (ko) 발광 소자
KR102579242B1 (ko) 마이크로 led 표시 장치 및 마이크로 led 표시 장치 제조 방법
US20240145643A1 (en) Display device and manufacturing method thereof
KR20240116033A (ko) 발광 소자 및 이를 포함하는 표시 장치
KR20230132649A (ko) 표시 장치 및 이의 제조 방법
KR20240117284A (ko) 발광 소자 및 이를 포함하는 표시 장치
KR20240027175A (ko) 표시 패널의 제조 장치
KR20240109851A (ko) 발광 소자 및 이를 포함하는 디스플레이 장치
KR20240033832A (ko) 디스플레이 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right