KR102649182B1 - 메모리 디바이스 및 이를 제조하는 방법 - Google Patents
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Abstract
메모리 디바이스를 제조하는 방법이 제공된다. 방법은, 기판 위에 하단 전극층을 형성하는 단계; 하단 전극층 위에 버퍼층을 형성하는 단계; 버퍼층의 상단 표면에 표면 처리를 수행하는 단계; 표면 처리를 수행하는 단계 후에, 버퍼층의 상단 표면 위에 저항 스위치층을 퇴적하는 단계; 저항 스위치층 위에 상단 전극을 형성하는 단계; 및 저항 스위치층을, 상단 전극 아래의 저항 스위치 소자로 패터닝하는 단계를 포함한다.
Description
집적 회로(IC, Integrated Circuit) 디바이스에서, 저항성 랜덤 액세스 메모리(RRAM, Resistive Random Access Memory)는 차세대 비휘발성 메모리 디바이스를 위한 새로운 기술이다. RRAM은, RRAM 셀들의 어레이를 포함하는 메모리 구조체로, 각각의 셀은 전자 전하(electronic charge)가 아닌 저항 값을 이용하여 데이터의 비트를 저장한다. 특히, RRAM 셀은 저항 스위치층을 포함하며, 그 저항은 로직 "0" 또는 로직 "1"을 나타내도록 조정될 수 있다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 8은 본 개시의 일부 실시예에 따른 메모리 디바이스 형성의 다양한 단계를 도시한다.
도 9는 본 개시의 일부 실시예에 따른 메모리 디바이스의 단면도이다.
도 10은 본 개시의 일부 실시예에 따른 메모리 디바이스의 단면도이다.
도 11-17은 본 개시의 일부 실시예에 따른 메모리 디바이스의 형성에 있어서 다양한 단계를 도시한다.
도 18은 본 개시의 일부 실시예에 따른 메모리 디바이스의 단면도이다.
도 1 내지 도 8은 본 개시의 일부 실시예에 따른 메모리 디바이스 형성의 다양한 단계를 도시한다.
도 9는 본 개시의 일부 실시예에 따른 메모리 디바이스의 단면도이다.
도 10은 본 개시의 일부 실시예에 따른 메모리 디바이스의 단면도이다.
도 11-17은 본 개시의 일부 실시예에 따른 메모리 디바이스의 형성에 있어서 다양한 단계를 도시한다.
도 18은 본 개시의 일부 실시예에 따른 메모리 디바이스의 단면도이다.
아래의 개시는 본 개시의 다양한 피처를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록, 구성 요소 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제2 피처 위의 또는 그 상의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처가 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처가 직접 접촉부하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양일 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위의(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처들과 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
저항성 랜덤 액세스 메모리(RRAM, Resistive Random-Access Memory) 디바이스는 가변 저항을 갖는 유전체 데이터 저장층에 의해 상부(overlying) 상단 전극으로부터 분리된 하단 전극을 가진다. RRAM 디바이스는 유전체 데이터 저장층의 저항 상태에 기초하여 데이터를 저장하도록 구성된다. 예를 들어, 유전체 데이터 저장층은 제1 데이터 상태(예를 들어, '0')와 관련된 고-저항 상태 또는 제2 데이터 상태(예를 들어, '1')와 관련된 저-저항 상태를 가질 수 있다.
RRAM 디바이스의 동작 동안, 유전체 데이터 저장층의 저항 상태(resistive state)를 가역적으로(reversible) 변화시키기 위해 바이어스 전압이 하단 및 상단 전극에 인가된다. 바이어스 전압은, 유전체 데이터 저장층을 통해 연장되는 전도성 필라멘트를 형성하거나 깨뜨리도록(break) 전극과 유전체 데이터 저장층 사이의 산소의 이동을 제어함으로써 유전체 데이터 저장층의 저항 상태를 변경한다. 예를 들어, 바이어스 전압의 제1 세트는 전도성 경로/필라멘트(예를 들어, 산소 베이컨시(vacancy)의 체인)가 유전체 데이터 저장층을 가로 질러 형성되는 것을 유도하여 저-저항 상태를 달성할 수 있는 반면, 바이어스 전압의 제2 세트는 유전체 데이터 저장층 내의 전도성 경로/필라멘트를 깨뜨려 고-저항 상태를 달성할 수 있다.
저-저항 상태를 달성하도록 전도성 필라멘트를 형성할 때, 바이어스 전압은, 유전체 데이터 저장층으로부터의 산소가 상단 전극 내로 및/또는 상부 층 내로 깊숙이(deep) 이동하게 할 수 있다는 것이 알려졌다. 그러나 산소가 유전체 데이터 저장층에서 멀리 이동하면, 유전체 데이터 저장층으로 산소를 다시 끌어당겨서 이후 전도성 필라멘트를 깨뜨리는 것이 어려울 수 있다. RRAM 디바이스가 여러 주기에 걸쳐 작동함에 따라, 상단 전극 및/또는 상부 층 내로 깊숙이 이동하는 산소의 양이 증가하여 유전체 데이터 저장층이 손상되고 하드 리셋 비트(HRB, Hard Reset Bit) 문제가 발생하여, 결국 RRAM 고장으로 이어진다.
본 개시의 실시예는, 처리된 표면 위에 형성된 유전체 데이터 저장층을 갖는 RRAM 디바이스에 관한 것으로, 처리된 표면은 증가된 양의 산화물 베이컨시(vacancy)를 가진다. 표면의 산화물 베이컨시의 양을 증가시킴으로써, 유전체 데이터 저장층의 산화물 베이컨시의 양이 증가하여, 산소가 유전체 데이터 저장층에 가깝게 유지될 수 있고 RRAM 디바이스의 신뢰성이 향상될 수 있다.
다양한 실시예에 따른 RRAM 디바이스 및 이를 형성하는 방법이 제공된다. RRAM 디바이스를 형성하는 중간 단계가 설명된다. 실시예의 변형예가 논의된다. 다양한 도면 및 예시적인 실시예에 걸쳐, 유사한 참조 번호가 유사한 요소를 지정하도록 이용된다.
도 1-8은 본 개시의 일부 실시예에 따른 메모리 디바이스의 형성에 있어서 다양한 단계를 도시한다. 도시된 바는 단지 예시일 뿐이며 이하의 청구 범위에 구체적으로 언급된 것을 넘어 제한하려는 의도가 아니다. 추가의 동작이 도 1-8에 도시된 동작 이전, 도중 및 이후에 제공될 수 있다는 것이 이해될 것이다. 이하에서 설명되는 동작 중 일부는 방법의 추가 실시예를 위해 대체되거나 제거될 수 있다. 작업/공정의 순서는 상호 교환적일 수 있다.
도 1은 트랜지스터 및 그 위에 하나 이상의 금속/유전체층(110)을 갖는 반도체 기판을 도시한다. 반도체 기판은 실리콘 기판일 수 있다. 대안적으로, 기판은, 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물을 포함하는 화합물 반도체; 규소 게르마늄을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 기판은 반도체 온 절연체(SOI, Semiconductor On Insulator) 기판이다. 기판은 p-웰 및 n-웰과 같은 도핑된 영역을 포함할 수 있다. 트랜지스터는, 적합한 트랜지스터 제조 공정에 의해 형성되고, 폴리 실리콘 게이트 트랜지스터 또는 고-k 금속 게이트 트랜지스터와 같은 평면 트랜지스터 또는 핀 전계 효과 트랜지스터와 같은 다중 게이트 트랜지스터일 수 있다. 트랜지스터가 형성된 후에, 다중-레벨 상호 연결체(MLI, Multi-Level Interconnect)의 하나 이상의 금속/유전체층(110)이 트랜지스터 위에 형성된다.
금속/유전체층(110)은 층간 유전체(ILD, Inter-Layer Dielectric)층(114)에 임베딩된(embedded) 하나 이상의 전도성 피처(feature)(112)를 포함한다. ILD층(114)은 실리콘 산화물, 플루오르화 실리케이트 유리(FSG, Fluorinated Silicate Glass), 탄소 도핑된 실리콘 산화물, 테트라 에틸 오르토 실리케이트(TEOS, Tetra Ethyl Ortho Silicate) 산화물, 포스포 실리케이트 유리(PSG, Phospho Silicate Glass), 보로 포스포 실리케이트 유리(BPSG, BoroPhospho Silicate Glass), 블랙 다이아몬드®(Black Diamond®, 어플라이드 머티어리얼즈, 산타 클라라, 캘리포니아), 비정질 플루오르화 탄소, 저-k 유전체 물질 등 또는 이들의 조합일 수 있다. 전도성 피처(112)는 알루미늄, 알루미늄 합금, 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 코발트 등 및/또는 이들의 조합일 수 있다. 또한, 기판은 예를 들어 금속/유전체층(110) 하부의(underlying)' 능동 및 수동 디바이스를 포함할 수 있다. 이들 추가 구성 요소는 명확성을 위해 도면에서 생략된다.
유전체층(120)이 금속/유전체층(110) 상에 형성될 수 있다. 유전체층(120)은 실리콘 탄화물, 실리콘 산질화물, 실리콘 질화물, 탄소 도핑 실리콘 질화물 또는 탄소 도핑 실리콘 산화물일 수 있다. 유전체층(120)은 하나 또는 복수의 층을 포함할 수 있다. 일부 실시예에서, 유전체층(120)의 상단층의 물질은 후속 공정에서 형성되는 하단 전극 물질의 것과 상이한 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 저항 특성(resistance property)을 갖도록 선택된다. 유전체층(120)은, 화학적 기상 증착(CVD, Chemical Vapor Deposition), 예컨대 플라즈마 강화(PE, plasma enhanced) CVD, 고밀도 플라즈마(HDP, High-Density Plasma) CVD, 유도 결합 플라즈마(ICP, Inductively-Coupled-Plasma) CVD 등 또는 열적 CVD를 이용하여 금속/유전체층(110) 위에 퇴적된다.
하단 전극 비아(BEVA, Bottom Electrode Via)(130)가 유전체층(120) 내에 형성된다. BEVA(130)의 예시적인 형성 방법은, 유전체층(120) 내에 개구부(O1)를 에칭하고 전도성 피처(112)의 일부를 노출시키는 단계 및 적합한 전도성 물질로 개구부(OP1)를 충전하여 BEVA(130)을 형성하는 단계를 포함한다. 일부 실시예에서, 개구부(O1)를 물질로 충전한 후에, 화학적 기계적 연마(CMP) 공정과 같은 평탄화 공정을 수행하여 개구부(O1) 외부의 과잉의 전도성 물질을 제거한다. 일부 실시예에서, BEVA는, 전도성 피처(112)를 통해 트랜지스터와 같은 하부 전기적 구성 요소에 전기적으로 연결된다.
일부 실시예에서, BEVA(130)는 다층 구조체이고, 예를 들어 확산 장벽층 및 확산 장벽층의 리세스를 충전하는 충전 금속을 포함한다. 일부 실시예에서, 확산 장벽층은 금속 확산을 방지하기 위한 적절한 장벽으로서 기능할 수 있는 티타늄 질화물(TiN)층 또는 탄탈륨 질화물(TaN)층이다. 확산 장벽층의 형성은 예시적으로 CVD, PVD, ALD 등 및/또는 이들의 조합을 이용하여 수행될 수 있다. 일부 실시예에서, 충전 금속은 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 루테늄(Ru), 텅스텐(W), 알루미늄(Al), 구리(Cu), TiN, TaN 등, 및/또는 이들의 조합이다. 충전 금속의 형성은 예시적으로 CVD, PVD, ALD 등 및/또는 이들의 조합을 이용하여 수행될 수 있다.
그런 다음, 하단 전극 스택층(140)이 BEVA(130) 위에 그리고 유전체층(120) 위에 형성되어, 하단 전극 스택층(140)이 BEVA(130)의 상단 표면 및 유전체층(120)의 상단 표면을 따라 연장된다. 하단 전극 스택층(140)은 단층 구조체 또는 다층 구조체일 수 있다. 예를 들어, 하단 전극 스택층(140)은 제1 전극층(142), 제1 전극층(142) 위의 제2 전극층(144), 및 제2 전극층(144) 위의 버퍼층(146)을 포함한다.
일부 실시예에서, 제1 전극층(142)은 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 루테늄(Ru), 텅스텐(W), 알루미늄(Al), 구리(Cu), TiN, TaN 등, 및/또는 이들의 조합을 포함할 수 있다. 제1 전극층(142)의 형성은 예시적으로 CVD, PVD, ALD 등 및/또는 이들의 조합을 이용하여 수행될 수 있다.
일부 실시예에서, 제2 전극층(144)이 제1 전극층(142) 위에 형성된다. 제2 전극층(144)은 제1 전극층(142)과 상이한 물질을 포함할 수 있다. 예를 들어, 제2 전극층(144)은 Ru, Ti, W, Ni, Al, Pd 또는 Co, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제2 전극층(144)은 제1 전극층(142)보다 더 불활성(inactive)일 수 있다. 예를 들어, 제2 전극층(144)은 제1 전극층(142)보다 산소에 더 불활성일 수 있다. 일부 실시예에서, 제2 전극층(144)은 귀금속(noble metal)을 포함하는 반면, 제1 전극층(142)은 비-귀금속을 포함할 수 있다. 예를 들어, 제2 전극층(144)은 Ru, Pd 등을 포함할 수 있고, 제1 전극층(142)은 Ti, Ta, Al, W, TiN, TaN 등을 포함할 수 있다. 제2 전극층(144)은 ALD에 의해 퇴적될 수 있다. 대안적으로, 제2 전극층(144)은 무전해 도금 공정 또는 다른 적절한 공정에 의해 퇴적된다.
일부 실시예에서, 버퍼층(146)이 제2 전극층(144) 위에 형성된다. 버퍼층(146)은 제2 전극층(144)의 물질과 상이한 물질을 포함할 수 있다. 일부 실시예에서, 버퍼층(146)은 제2 전극층(144)보다 더 활성일 수 있다. 예를 들어, 일부 실시예에서, 버퍼층(146)은 비-귀금속을 포함하는 반면, 제2 전극층(144)은 귀금속을 포함할 수 있다. 예를 들어, 버퍼층(146)은 탄탈륨, TaN 또는 이들의 조합을 포함할 수 있다. 버퍼층(146)은 ALD에 의해 퇴적될 수 있다. 대안적으로, 버퍼층(146)은 무전해 도금 공정 또는 다른 적절한 공정에 의해 퇴적된다. 버퍼층(146)은 약 5옹스트롬 내지 약 20옹스트롬 범위의 두께를 가질 수 있다. 버퍼층(146)의 두께가 약 20옹스트롬을 초과하는 경우, RRAM 디바이스를 트리거하기 위한 형성 전압(forming voltage)이 너무 커서 로직 디바이스의 게이트 산화물이 견딜 수 없으며, 이는 고전압 로직 디바이스의 요건을 유도하고, 이는 더 많은 칩 영역을 차지할 수 있다. 버퍼층(146)의 두께가 약 5옹스트롬 미만인 경우, 버퍼층(146)의 상단 표면(146T)에 수행되는 후속 표면 처리가 상단 표면(146T)에 결함(defect)이 포함되지 않도록 할 수 있으며, 이로 인해 형성될 저항 스위치층(150)(도 3 참조)의 사이클링 개선에 실패할 것이다.
도 2를 참조한다. 버퍼층(146)의 상단 표면(146T)에 가스 또는 플라즈마를 유도함으로써 버퍼층(146)의 상단 표면(146T)에 표면 처리가 수행된다. 가스 또는 플라즈마는 산화물 함유 가스 또는 질소 함유 가스를 포함할 수 있다. 예를 들어, 가스 또는 플라즈마는 O2 또는 N2O를 포함할 수 있다. 일부 실시예에서, 표면 처리는 버퍼층(146)의 형성 후에 엑스-시투(ex-situ) 챔버에서 수행될 수 있다. 표면 처리 후에, 버퍼층(146)의 상단 표면(146T)은 댕글링 본드(dangling bond) 또는 산화물 베이컨시(oxide vacancy)와 같은 결함을 포함할 수 있다. 다시 말해서, 표면 처리는 하단 전극 스택층(140)의 상단 표면 위에 산화물 베이컨시를 생성할 수 있다.
일부 실시예에서, 표면 처리는 상단 표면(146T)에 인접한(adjoin) 버퍼층(146)의 상단부를 금속 함유 화합물층으로 바꿀 수 있다. 예를 들어, 표면 처리는 상단 표면(146T)에 인접한 버퍼층(146)의 상단부를 산화시킬 수 있다. 버퍼층(146)의 산화된 상단부는 이하에서 금속 함유 산화물층(146P)으로 지칭될 수 있다. 금속 함유 산화물층(146P)은 버퍼층(146)에 포함된 것과 동일한 금속을 가질 수 있다. 금속 함유 산화물층(146P) 및 버퍼층(146)에 포함된 금속은 비-귀금속일 수 있다. 예를 들어, 버퍼층(146)이 탄탈륨 또는 TaN을 포함하고, 금속 함유 산화물층(146P)은 TaO를 포함할 수 있다. 금속 함유 산화물층(146P)의 두께는 예를 들어, 약 3옹스트롬 내지 약 8옹스트롬 범위의 수(several) 옹스트롬일 수 있다. 일부 실시예에서, 금속 함유 산화물층(146P)은 TEM 및/또는 EDX 분석에 의해 관찰 가능하다. 때때로, 대안적인 실시예에서, 금속 함유 산화물층(146P)은 관찰하기에 너무 박형(thin)일 수 있다.
일부 실시예에서, 산화물 함유 가스(예를 들어, O2)를 이용하는 표면 처리는, 약 5 W 내지 약 800 W 범위의 전력 및 약 3초 내지 약 50초 범위의 지속 시간을 갖는 화학적 기상 증착(CVD) 챔버에서 수행된다. 전력이 약 800 W를 초과하거나 지속 시간이 약 50초를 초과하면, 형성될 저항 스위치층(150)(도 3 참조)에 누설 문제가 발생하여 RRAM 디바이스에 고장을 일으킬 수 있다. 전력이 약 5 W 미만이거나 지속 시간이 약 3초 미만인 경우, 형성될 저항 스위치층(150)(도 3 참조)의 사이클링이 효과적으로 개선되지 않을 수 있다.
일부 실시예에서, 질소 함유 가스(예를 들어, N2O)를 이용하는 표면 처리는 약 5 W 내지 약 600 W 범위의 전력 및 약 3초 내지 약 50초 범위의 지속 시간 기간을 갖는 화학적 기상 증착(CVD) 챔버에서 수행된다. 전력이 약 600 W를 초과하거나 지속 시간이 약 50초를 초과하면, 형성될 저항 스위치층(150)(도 3 참조)이 누설 문제를 가질 수 있으며, 이는 RRAM 디바이스에 고장을 일으킬 수 있다. 전력이 약 5 W 미만이거나 지속 시간이 약 3초 미만인 경우, 형성될 저항 스위치층(150)(도 3 참조)의 사이클링이 효과적으로 개선되지 않을 수 있다.
도 3을 참조한다. 이어서, 저항 스위치층(150), 캐핑층(160), 상단 전극층(170) 및 하드 마스크층(180)이 상단 표면(146T) 상에 형성된다. 금속 함유 산화물층(146P)이 관찰 가능한 일부 실시예에서, 저항 스위치층(150)은 금속 함유 산화물층(146P)과 접촉할 수 있다. 퇴적된 저항 스위치층(150)은 금속 함유 산화물층(146P)에 의해 하단 전극 스택층(140)의 버퍼층(146)과 이격될 수 있다. 금속 함유 산화물층(146P)이 관찰되지 않는 일부 실시예에서, 저항 스위치층(150)은 버퍼층(146)과 접촉할 수 있다. 저항 스위치층(150)은 고-저항 상태와 저-저항 상태 사이에 가역적인 상 변화(phase change)를 겪도록 구성된 가변 저항을 갖는 물질을 포함한다. 예를 들어, 저항 스위치층(150)은 고-k 필름을 포함할 수 있다. 일부 실시예에서, 저항 스위치층(150)은 금속 산화물이며, 이는 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 니켈 산화물, 탄탈륨 산화물, 티타늄 산화물 및 저항 스위치층으로 이용되는 다른 산화물일 수 있다. 금속 산화물은 비-화학량론적(non-stoichiometric) 산소 대 금속 비율을 가질 수 있다. 퇴적 방법에 따라, 산소 대 금속 비율 및 기타 공정 조건은 특정 저항 스위치층(150) 특성을 달성하도록 조정될 수 있다. 예를 들어, 한 세트의 조건은 낮은 '형성' 전압을 생성하고 다른 세트의 조건은 낮은 '읽기' 전압을 생성할 수 있다. 금속 산화물이 퇴적될 수 있다. 일부 실시예에서, 금속 산화물은 전이(transition) 금속 산화물이다. 다른 실시예에서, 저항 스위치층은 금속 산질화물이다.
저항 스위치층(150)은 금속 및 산소를 함유하는 전구체를 이용한 원자층 퇴적(ALD, Atomic Layer Deposition)과 같은 적절한 기술에 의해 형성될 수 있다. 다른 화학적 기상 증착(CVD) 기술이 이용될 수 있다. 다른 예에서, 저항 스위치층(150)은, 금속 타겟과 물리적 기상 증착(PVD, physical vapor deposition) 챔버로 산소 및 선택적으로 질소 가스 공급을 이용하는 스퍼터링 공정과 같은 PVD에 의해 형성될 수 있다. 또 다른 예에서, 저항 스위치층(150)은 전자-빔 퇴적 공정(electron-beam deposition process)으로 형성될 수 있다.
일부 경우에, 형성된 RRAM 디바이스가 많은 사이클에 걸쳐 작동될 때, 산소는 저항 스위치층(150)으로부터 멀리 이동할 수 있고, 산소를 저항 스위치층(150)으로 다시 끌어당겨서 이후 전도성 필라멘트를 깨뜨리는 것이 어려울 수 있는데, 이 경우 결과적으로 유전체 데이터 저장층이 손상되고 하드 리셋 비트(HRB, Hard Reset Bit) 문제가 발생하여, 결국 RRAM 고장으로 이어질 것이다.
본 개시의 일부 실시예에서, 저항 스위치층(150)이 위에 형성된 표면(146T)의 산화물 베이컨시의 양을 증가시킴으로써, 저항 스위치층(150)의 산화물 베이컨시의 양이 증가된다. 이러한 구성을 통해, 형성된 RRAM 디바이스가 작동될 때, 산소를 저항 스위치층(150)으로 다시 끌어당겨서 이후 전도성 필라멘트를 깨뜨리는 것이 더 쉬워질 수 있고, 따라서 RRAM 디바이스의 신뢰성을 향상시킬 수 있다.
다양한 실시예에서, 저항 스위치층(150) 위의 캐핑층(160)은 금속, 예를 들어 티타늄, 하프늄, 백금, 루테늄 또는 탄탈륨이다. 일부 실시예에서, 캐핑층은 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 다른 금속 산화 복합층, 또는 이들의 조합을 포함할 수 있다. 캐핑층(160)은 PVD 공정, CVD 또는 ALD 공정을 이용하여 퇴적될 수 있다.
상단 전극층(170)은 금속, 금속-질화물, 도핑된 폴리 실리콘 또는 다른 적절한 전도성 물질일 수 있다. 예를 들어, 상단 전극층(170)은 탄탈륨 질화물, 티타늄 질화물, 티타늄, 탄탈륨 또는 백금일 수 있다. 상단 전극층(170)은 단일층 또는 이중층일 수 있다. 상단 전극층(170)은 PVD, CVD, ALD, 또는 다른 적절한 기술에 의해 형성될 수 있다. 대안적으로, 상단 전극(340)은, 전기적 라우팅을 위해 상호 연결 구조체의 다른 부분에 디바이스를 전기적으로 연결하기 위한 다른 적절한 전도성 물질을 포함한다. 일부 실시예에서, 캐핑층(160) 및 상단 전극층(170)은 동일한 물질로 형성되지만, 특정 물질 특성을 변화시키기 위해 상이한 공정을 이용할 수 있다. 다른 실시예에서, 캐핑층(160)은 금속이고 상단 전극층(170)은 금속 질화물, 예를 들어, 캐핑층(160)은 티타늄이고 상단 전극층(170)은 탄탈륨 질화물일 수 있다.
하드 마스크층(180)은 실리콘 질화물, 실리콘 탄화물, 또는 다른 복합 유전체층으로 이루어질 수 있다. 일부 실시예에서, 실리콘 산질화물이 이용된다. 실리콘 산질화물은 하단 전극 금속에 대해 우수한 에칭 선택성을 가진다. 실리콘 탄화물, 탄소-도핑된 실리콘 질화물 또는 실리콘 질화물을 포함하는 다른 하드 마스크 물질이 이용될 수 있다.
도 4를 참조한다. 하드 마스크층(180), 상단 전극층(170) 및 캐핑층(160)(도 3 참조)이 하드 마스크(182), 상단 전극(172), 캐핑층(162)으로 각각 패터닝된다. 패터닝 공정은, 포토 레지스트가 하드 마스크층(180) 위에 퇴적되고(도 3 참조), 포토 레지스트를 방사선에 노출시켜서 패턴을 정의하고, 포토 레지스트를 현상하여 포토 레지스트 패턴을 생성하는 포토 리소그래피 작업을 포함할 수 있다. 그런 다음, 포토 레지스트 패턴은 하드 마스크층(180)의 원하는 부분을 보호하기 위한 에칭 마스크로서 이용된다(도 3 참조). 하드 마스크층(180)(도 3 참조)은 에칭 작업을 이용하여 패터닝될 수 있다. 일부 실시예에서, 하드 마스크층(180)(도 3 참조)을 패터닝하는 데 이용되는 에천트는 CF4, CH2F2 및/또는 다른 화학 물질(chemical)의 가스를 포함하는 에칭 화학 물질(chemistry)을 포함한다. 패터닝 후에 포토 레지스트 마스크가 제거된다. 일부 실시예에서, 포토 레지스트 마스크는 에천트에 산소를 첨가함으로써 제거될 수 있다. 이어서, 하드 마스크(182)는 상단 전극층(170) 및 캐핑층(160)을 패터닝하기 위한 에칭 마스크로 이용된다. 일부 실시예에서, 하드마스크(182)에 덮이지 않은 상단 전극층(170) 및 캐핑층(160)의 노출된 부분을 에칭하도록 에천트가 도포된다. 저항 스위치층(150)에 도달하면 에칭 공정이 중지된다. 오버 에칭의 양을 줄이기 위해 새로운 물질층에 도달했을 때 에칭의 끝을 감지하는 기술을 이용할 수 있다.
도 5를 참조한다. 스페이서층(190)이 하드 마스크(182) 및 저항 스위치층(150) 위에 퇴적된다. 스페이서층(190)은 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물로 이루어질 수 있다. 스페이서층(190)은 상단 전극(172) 및 캐핑층(162)의 상단 및 측벽을 덮는 스페이서 물질을 등각으로(conformally) 코팅함으로써 형성될 수 있다.
도 6을 참조한다. 스페이서층(190)(도 5 참조)의 수평 부분을 제거하고 스페이서층(190)의 수직 부분을 유지하여 스페이서(192)를 형성하도록 이방성 에칭 공정이 수행된다. 스페이서(192)는 하드 마스크(182), 상단 전극(172) 및 캐핑층(162)을 둘러싸고, 따라서 후속 에칭 작업으로부터 그들을 보호한다. 에칭 후에 스페이서(192)의 높이 및 폭은 퇴적 및 에칭 파라미터를 조정함으로써 조정될 수 있다.
다양한 실시예에 따르면, 등각 스페이서 물질의 형상을 에칭하여 스페이서를 형성할 수 있기 때문에, 패터닝된 마스크를 이용한 패터닝 없이 스페이서 에칭을 수행한다. 그러나, 다른 스페이서 형상은 패터닝된 마스크를 이용하여 스페이서 물질을 패터닝함으로써 형성될 수 있다. 패터닝된 마스크를 이용하는 경우 스페이서(192)는 적절한 형상으로 형성될 수 있다. 예를 들어, 스페이서(192)는 하드 마스크(182) 위의 일부 및 하드 마스크(182)의 상단 코너를 포함하여, 하단 전극 에칭 동안 메모리 구조체를 추가로 보호할 수 있다.
다음으로, 도 7을 참조한다. 저항 스위치층(150), 금속 함유 산화물층(146P), 버퍼층(146), 제2 전극층(144) 및 제1 전극층(142)(도 6 참조)이 저항 스위치 소자(152), 금속 함유 산화물부(146P'), 버퍼 소자(146'), 제2 전극(144') 및 제1 전극(142')으로 각각 패터닝된다. 스페이서(192) 및 하드 마스크(182)는, 저항 스위치층(150), 버퍼층(146), 제2 전극층(144) 및 제1 전극층(142)(도 6 참조)의 일부를 제거하기 위한 에칭 마스크로 이용된다. 일부 실시예에서, 버퍼 소자(146'), 제2 전극(144') 및 제1 전극(142')은 함께 하단 전극(140')으로 지칭될 수 있다. 작업을 통해, 메모리 구조체(MS)가 형성되고, 메모리 구조체(MS)는 하단 전극(140'), 하단 전극(140') 위의 금속 함유 산화물부(146P'), 금속 함유 산화물부(146P') 위의 저항 스위치 소자(152), 저항 스위치 소자(152) 위의 캐핑층(162), 캐핑층(162) 위의 상단 전극(172), 및 상단 전극(172) 위의 하드 마스크(182)를 포함한다.
본 실시예에서, 저항 스위치층(150) 및 상단 전극층(170)(도 5 참조)을 저항 스위치 소자(152) 및 상단 전극(172)으로 패터닝한 후에, 하단 전극 스택층(140)(도 6 참조)이 하단 전극(140')으로 패터닝된다. 일부 대안적인 실시예에서, 저항 스위치층(150) 및 상단 전극층(170)(도 5 참조)을 저항 스위치 소자(152) 및 상단 전극(172)으로 패터닝하기 전에, 하단 전극 스택층(140)(도 5 참조)이 하단 전극(140')으로 패터닝될 수 있다. 예를 들어, 하단 전극 스택층(140)(도 5 참조)이 하단 전극(140')으로 패터닝될 수 있고, 이어서 저항 스위치층(150) 및 상단 전극층(170)(도 5 참조)이 일부 실시예에서 하단 전극(140') 위에 퇴적된다.
도 8을 참조한다. 층간 유전체층(200)이 적절한 퇴적 기술을 이용하여 메모리 구조체(MS) 및 금속/유전체층(110) 위에 퇴적된다. 층간 유전체층(200)은 실리콘 산화물, 다공성 실리콘 산화물층과 같은 극저(extreme low) 또는 초저(extra low)-k 실리콘 산화물, 또는 다른 일반적으로 이용되는 층간 유전체 물질일 수 있다. 층간 유전체층(200)의 형성 후에, 상단 전극(172)을 노출시키도록 층간 유전체층(200) 내에 상단 전극 비아(200O)를 에칭한다. 그 후에, 상단 전극 비아(200O)가 금속과 같은 전도성 피처(210)로 충전된다. 충전물은 또한 금속 전도체에 더하여 하나 이상의 라이너 및 장벽층을 포함할 수 있다. 라이너 및/또는 장벽은 전도성이고 CVD 또는 PVD를 이용하여 퇴적될 수 있다. 금속은 PVD 또는 전기 화학 도금과 같은 도금 방법 중 하나를 이용하여 퇴적될 수 있다. 충전 후에, 화학적 기계적 연마(CMP)와 같은 평탄화 공정이 수행되어 과잉의 전도성 피처(210)를 제거한다.
금속/유전체층(230)이 메모리 구조체(MS) 및 층간 유전체층(200) 위에 형성될 수 있고, 금속/유전체층(230)은 층간 유전체(ILD, Inter-Layer Dielectric)층(234)에 임베딩된 하나 이상의 전도성 피처(232)를 포함할 수 있다. ILD층(234)은 실리콘 산화물, 플루오르화 실리케이트 유리(FSG, Fluorinated Silicate Glass), 탄소 도핑된 실리콘 산화물, 테트라 에틸 오르토 실리케이트(TEOS, Tetra Ethyl Ortho Silicate) 산화물, 포스포 실리케이트 유리(PSG, Phospho Silicate Glass), 보로 포스포 실리케이트 유리(BPSG, BoroPhospho Silicate Glass), 블랙 다이아몬드®(Black Diamond®, 어플라이드 머티어리얼즈, 산타 클라라, 캘리포니아), 비정질 플루오르화 탄소, 저-k 유전체 물질 등 또는 이들의 조합일 수 있다. 전도성 피처(232)는 알루미늄, 알루미늄 합금, 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 코발트 등 및/또는 이들의 조합일 수 있다.
본 개시의 일부 실시예에서, 표면(146T)에 대한 표면 처리는 저항 스위치 소자(152)의 산화물 베이컨시의 양을 증가시켜서 메모리 구조체(MS)의 신뢰성을 개선할 수 있다. 일부 실시예에서, 표면(146T)에 대한 표면 처리는 제1 데이터 상태(예를 들어, '0') 및 제2 데이터 상태(예를 들어, '1')에서 측정된 전류 간의 차이를 더 확대할 수 있으며, 이는 결과적으로 메모리 디바이스의 작동 윈도우(window)를 개선할 수 있다.
도 9는 본 개시의 일부 실시예에 따른 메모리 디바이스의 단면도이다. 본 실시예의 세부 사항은, 하단 전극(140’)의 구성을 제외하고, 도 1-8의 실시예의 세부 사항과 유사하다. 본 실시예에서, 하단 전극(140')은 제2 전극(144')을 포함하지 않을 수 있다. 예를 들어, 본 실시예에서, 버퍼 소자(146')의 하단 표면은 제1 전극(142')의 상단 표면과 직접 접촉한다. 본 실시예의 다른 세부 사항은 위에서 설명된 것과 유사하므로 여기에서 반복하지 않는다.
도 10은 본 개시의 일부 실시예에 따른 메모리 디바이스의 단면도이다. 본 실시예의 구성은, 버퍼층(146)(도 1 참조)의 상단 표면(146T)에 수행된 표면 처리가 관찰 가능한 금속 함유 산화물부를 형성하지 못할 수 있다는 점을 제외하고는, 도 1-8의 실시예의 구성과 유사하다. 즉, 형성된 메모리 구조체(MS)는, 하단 전극(140')의 버퍼 소자(146')와 저항 스위치 소자(152) 사이에, 버퍼 소자(146')에 포함된 것과 동일한 금속을 갖는 관찰 가능한 금속 함유 산화물부를 포함하지 않을 수 있다. 예를 들어, 본 실시예에서, 저항 스위치 소자(152)의 하단 표면은 버퍼 소자(146')의 상단 표면과 직접 접촉하며, 그들 사이에 TaO층이 없다. 본 실시예의 다른 세부 사항은 위에서 설명된 것과 유사하므로 여기에서 반복하지 않는다.
도 11-17은 본 개시의 일부 실시예에 따른 메모리 디바이스의 형성에 있어서 다양한 단계를 도시한다. 본 실시예의 구성은, 스택층의 형상을 제외하고, 도 1-8의 실시예의 구성과 유사하다. 예를 들어, 스택층은 유전체층(120) 내의 개구부(O1)에 대응하는 리세스 프로파일을 가진다. 도시된 바는 단지 예시일 뿐이며 이하의 청구 범위에 구체적으로 언급된 것을 넘어 제한하려는 의도가 아니다. 추가의 동작이 도 11-17에 도시된 동작 이전, 도중 및 이후에 제공될 수 있으며, 이하에서 설명되는 동작 중 일부는 방법의 추가 실시예를 위해 대체되거나 제거될 수 있다는 것이 이해될 것이다. 작업/공정의 순서는 상호 교환적일 수 있다.
도 11은 트랜지스터 및 그 위에 하나 이상의 금속/유전체층(110)을 갖는 반도체 기판(102)을 도시한다. 반도체 기판(102)은 실리콘 기판일 수 있다. 대안적으로, 기판(102)은, 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물을 포함하는 화합물 반도체; 규소 게르마늄을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 기판(102)은 반도체 온 절연체(SOI, Semiconductor On Insulator) 기판이다. 기판(102)은 p-웰 및 n-웰과 같은 도핑된 영역을 포함할 수 있다. 트랜지스터는, 적합한 트랜지스터 제조 공정에 의해 형성되고, 폴리 실리콘 게이트 트랜지스터 또는 고-k 금속 게이트 트랜지스터와 같은 평면 트랜지스터 또는 핀 전계 효과 트랜지스터와 같은 다중 게이트 트랜지스터일 수 있다. 트랜지스터가 형성된 후에, 다중-레벨 상호 연결체(MLI, Multi-Level Interconnect)의 하나 이상의 금속/유전체층(110)이 트랜지스터 위에 형성된다. 금속/유전체층(110)은 층간 유전체(ILD)층(114)에 임베딩된(embedded) 하나 이상의 전도성 피처(112)를 포함한다.
본 실시예에서, 유전체층(120)이 금속/유전체층(110) 상에 형성되고, 금속/유전체층(110)의 전도성 피처(112)의 일부를 노출시키도록 개구부(O1)가 유전체층(120) 내에 에칭된다. 유전체층(120)은 실리콘 산화물과 같은 적절한 유전체 물질을 포함할 수 있다.
이어서, 하단 전극 스택층(140)이 유전체층(120) 위에 퇴적되고 개구부(O1)를 충전한다. 일부 실시예에서, 하단 전극 스택층(140)은 단일층 구조체 또는 다층 구조체일 수 있다. 예를 들어, 하단 전극 스택층(140)은 확산 장벽층(141), 확산 장벽층(141) 위의 제1 전극층(142), 제1 전극층(142) 위의 제2 전극층(144) 및 제2 전극층(144) 위의 버퍼층(146)을 포함한다.
일부 실시예에서, 확산 장벽층(141)은 금속 확산을 방지하기 위한 적절한 장벽으로서 기능할 수 있는 티타늄 질화물(TiN)층 또는 탄탈륨 질화물(TaN)층이다. 확산 장벽층(141)의 형성은 예시적으로 CVD, PVD, ALD 등 및/또는 이들의 조합을 이용하여 수행될 수 있다.
일부 실시예에서, 제1 전극층(142)은 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 루테늄(Ru), 텅스텐(W), 알루미늄(Al), 구리(Cu), TiN, TaN 등, 및/또는 이들의 조합을 포함할 수 있다. 제1 전극층(142)의 형성은 예시적으로 CVD, PVD, ALD 등 및/또는 이들의 조합을 이용하여 수행될 수 있다.
일부 실시예에서, 제2 전극층(144)은 Ru, Ti, W, Ni, Al, Pd 또는 Co, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제2 전극층(144)은 제1 전극층(142)보다 더 불활성일 수 있다. 예를 들어, 제2 전극층(144)은 제1 전극층(142)보다 산소에 더 불활성일 수 있다. 일부 실시예에서, 제2 전극층(144)은 귀금속을 포함하는 반면, 제1 전극층(142)은 비-귀금속을 포함할 수 있다. 예를 들어, 제2 전극층(144)은 Ru, Pd 등을 포함할 수 있고, 제1 전극층(142)은 Ti, Ta, Al, W, TiN, TaN 등을 포함할 수 있다. 제2 전극층(144)은 ALD에 의해 퇴적될 수 있다. 대안적으로, 제2 전극층(144)은 무전해 도금 공정 또는 다른 적절한 공정에 의해 퇴적된다.
일부 실시예에서, 버퍼층(146)이 제2 전극층(144) 위에 형성된다. 일부 실시예에서, 버퍼층(146)은 제2 전극층(144)보다 더 활성일 수 있다. 예를 들어, 일부 실시예에서, 버퍼층(146)은 비-귀금속을 포함하는 반면, 제2 전극층(144)은 귀금속을 포함할 수 있다. 예를 들어, 버퍼층(146)은 탄탈륨, TaN 또는 이들의 조합을 포함할 수 있다. 버퍼층(146)은 ALD에 의해 퇴적될 수 있다. 대안적으로, 버퍼층(146)은 무전해 도금 공정 또는 다른 적절한 공정에 의해 퇴적된다.
본 실시예에서, 확산 장벽층(141), 제1 및 제2 전극층(142, 144), 하단 전극 스택층(140)의 버퍼층(146)은 유전체층(120) 내의 개구부(O1)에 부합하는(conform) 프로파일을 가진다. 예를 들어, 확산 장벽층(141), 제1 및 제2 전극층(142, 144) 및 버퍼층(146)의 각각은 유전체층(120) 내의 개구부(O1)에 제1 부분을 갖고, 유전체층의 상단 표면 위에 제2 부분을 가진다. 다시 말해서, 확산 장벽층(141), 제1 및 제2 전극층(142, 144) 및 버퍼층(146)의 각각은 유전체층(120) 내의 개구부(O1) 위에 리세스를 가진다.
도 12를 참조한다. 버퍼층(146)의 상단 표면(146T)에 가스 또는 플라즈마를 유도함으로써 버퍼층(146)의 상단 표면(146T)에 표면 처리가 수행된다. 가스 또는 플라즈마는 산화물 함유 가스 또는 질소 함유 가스를 포함할 수 있다. 예를 들어, 가스 또는 플라즈마는 O2 또는 N2O를 포함할 수 있다. 일부 실시예에서, 표면 처리는 버퍼층(146)의 형성 후에 엑스-시투(ex-situ) 챔버에서 수행될 수 있다. 표면 처리 후에, 버퍼층(146)의 상단 표면(146T)은 댕글링 본드(dangling bond) 또는 산화물 베이컨시(oxide vacancy)와 같은 결함을 포함할 수 있다. 다시 말해서, 표면 처리는 하단 전극 스택층(140)의 상단 표면 위에 산화물 베이컨시를 생성할 수 있다.
일부 실시예에서, 표면 처리는 상단 표면(146T)에 인접한 버퍼층(146)의 상단부를 산화시킬 수 있다. 버퍼층(146)의 산화된 상단부는 이하에서 금속 함유 산화물층(146P)으로 지칭될 수 있다. 금속 함유 산화물층(146P)은 버퍼층(146)에 포함된 것과 동일한 금속을 가질 수 있다. 예를 들어, 버퍼층(146)은 탄탈륨 또는 TaN을 포함하고, 금속 함유 산화물층(146P)은 TaO를 포함할 수 있다. 본 실시예에서, 금속 함유 산화물층(146P)은 유전체층(120) 내의 개구부(O1)에 부합하는 프로파일을 가질 수 있다. 예를 들어, 금속 함유 산화물층(146P)은 유전체층(120) 내의 개구부(O1)에 제1 부분을 갖고, 유전체층(120)의 상단 표면 위의 제2 부분을 가진다. 다시 말해서, 금속 함유 산화물층(146P)은 유전체층(120) 내의 개구부(O1) 위에 리세스를 가진다. 일부 실시예에서, 금속 함유 산화물층(146P)의 하단 표면은 유전체층(120)의 상단 표면보다 높다.
도 13을 참조한다. 이어서, 저항 스위치층(150), 캐핑층(160), 상단 전극층(170) 및 하드 마스크층(180)이 상단 표면(146T) 상에 형성된다. 일부 실시예에서, 저항 스위치층(150)은 금속 산화물이며, 이는 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 니켈 산화물, 탄탈륨 산화물, 티타늄 산화물 및 저항 스위치층으로 이용되는 다른 산화물일 수 있다. 금속 산화물은 비-화학량론적(non-stoichiometric) 산소 대 금속 비율을 가질 수 있다. 퇴적 방법에 따라, 산소 대 금속 비율 및 기타 공정 조건은 특정 저항 스위치층(150) 특성을 달성하도록 조정될 수 있다. 예를 들어, 한 세트의 조건은 낮은 '형성' 전압을 생성하고 다른 세트의 조건은 낮은 '읽기' 전압을 생성할 수 있다. 본 개시의 일부 실시예에서, 저항 스위치층(150)이 위에 형성된 표면(146T)의 산화물 베이컨시의 양을 증가시킴으로써, 저항 스위치층(150)의 산화물 베이컨시의 양을 증가시키고, 이에 의해 형성될 RRAM 디바이스의 신뢰성을 향상시킨다. 이들 층의 형성에 관한 다른 세부 사항은 위에서 설명한 것과 유사하므로 여기에서 반복하지 않는다.
도 14를 참조한다. 하드 마스크층(180), 상단 전극층(170) 및 캐핑층(160)(도 13 참조)이 하드 마스크(182), 상단 전극(172), 캐핑층(162)으로 각각 패터닝된다. 패터닝 공정은 적절한 포토 리소그래피 및 에칭 작업을 포함할 수 있다. 패터닝 공정에 관한 다른 세부 사항은 위에서 설명한 것과 유사하므로 여기에서 반복하지 않는다.
도 15를 참조한다. 스페이서(192)가 하드 마스크(182), 상단 전극(172) 및 캐핑층(162)을 둘러싸도록 형성되고, 따라서 후속 에칭 작업으로부터 그들을 보호한다. 스페이서(192)는 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물로 이루어질 수 있다. 스페이서(192)의 형성은, 도 14의 구조체 위에 스페이서층을 퇴적한 다음 이방성 에칭 공정에 의해 스페이서층의 일부를 제거하는 단계를 포함할 수 있다. 스페이서(192)의 형성에 관한 다른 세부 사항은 위에 예시되어 있으므로 여기서 반복하지 않는다.
도 16을 참조한다. 저항 스위치층(150), 금속 함유 산화물층(146P), 버퍼층(146), 제2 전극층(144), 제1 전극층(142) 및 확산 장벽층(141)(도 15 참조)이 저항 스위치 소자(152), 금속 함유 산화물부(146P'), 버퍼 소자(146'), 제2 전극(144'), 제1 전극(142') 및 확산 장벽층(141')으로 각각 패터닝된다. 스페이서(192) 및 하드 마스크(182)가, 저항 스위치층(150), 버퍼층(146), 제2 전극층(144), 제1 전극층(142) 및 확산 장벽층(141)(도 15 참조)의 일부를 제거하기 위한 에칭 마스크로 이용된다. 일부 실시예에서, 버퍼 소자(146'), 제2 전극(144'), 제1 전극(142') 및 확산 장벽층(141')은 함께 하단 전극(140')으로 지칭될 수 있다. 동작을 통해 메모리 구조체(MS)가 형성되고, 메모리 구조체(MS)는 하단 전극(140'), 저항 스위치 소자(152), 캐핑층(162), 상단 전극(172) 및 하드 마스크(182)를 포함한다.
본 실시예에서, 하단 전극(140')은, 유전체층(120) 내의 비아부(140VP) 및 유전체층(120)의 상단 표면 위의 상단부(140TP)를 가진다. 금속 함유 산화물부(146P')(즉, 처리된 상단 표면(146T))은 하단 전극(140')의 비아부(140VP) 위의 제1 부분(P1) 및 하단 전극(140')의 상단부(140TP) 위의 제2 부분(P2)을 갖고, 금속 함유 산화물부(146P')의 제2 부분(P2)의 상단 표면은 금속 함유 산화물부(146P')의 제1 부분(P1)의 상단 표면보다 높다. 일부 실시예에서, 금속 함유 산화물층(146P)의 제1 부분(P1)의 하단 표면은 유전체층(120)의 상단 표면보다 높다.
도 17을 참조한다. 층간 유전체층(200)이 적절한 퇴적 기술을 이용하여 메모리 구조체(MS) 및 금속/유전체층(110) 위에 퇴적된다. 층간 유전체층(200)의 형성 후에, 상단 전극(172)을 노출시키도록 층간 유전체층(200) 내에 상단 전극 비아(200O)를 에칭한다. 그 후에, 상단 전극 비아(200O)가 금속과 같은 전도성 피처(210)로 충전된다. 충전물은 또한 금속 전도체에 더하여 하나 이상의 라이너 및 장벽층을 포함할 수 있다. 금속/유전체층(230)이 메모리 구조체(MS) 위에 형성될 수 있고, 금속/유전체층(230)은 층간 유전체(ILD)층(234)에 임베딩된 하나 이상의 전도성 피처(232)를 포함할 수 있다. 본 실시예의 다른 세부 사항은 위에서 설명한 것과 유사하므로 여기에서 반복하지 않는다.
도 18은 본 개시의 일부 실시예에 따른 반도체 디바이스의 단면도이다. 반도체 디바이스는 로직 영역(900) 및 메모리 영역(910)을 포함한다. 로직 영역(900)은, 메모리 영역(910)의 메모리 구조체(MS)로부터 수신된 정보를 처리하고 메모리 구조체(MS)의 읽기 및 쓰기 기능을 제어하기 위한, 예시적인 로직 트랜지스터(902)와 같은 회로망을 포함할 수 있다. 일부 실시예에서, 메모리 구조체(MS)는 위에 도시된 것과 유사할 수 있다.
도시된 바와 같이, 반도체 디바이스는, V1 내지 V4로 표시된 4층의 금속화(metallization) 비아 또는 상호 연결체와 함께, M1 내지 M4로 표시된 4개의 금속화층을 이용하여 제조된다. 다른 실시예는 더 많거나 더 적은 금속화층 및 대응하여 더 많거나 더 적은 수의 비아를 포함할 수 있다. 로직 영역(900)은, 상호 연결체(V2-V4)에 의해 연결된 금속화층(M1-M4)의 각각의 일부를 포함하는 전체(full) 금속화 스택을 포함하고, V1은 로직 트랜지스터(902)의 소스/드레인 접촉부에 스택을 연결한다. 메모리 영역(910)은, 메모리 구조체(MS)를 메모리 영역(910)의 트랜지스터(912)에 연결하는 전체 금속화 스택을 포함하고, 부분 금속화 스택은 소스 라인을 메모리 영역(910)의 트랜지스터(912)에 연결한다. 메모리 구조체(MS)는 M3층의 상단과 M4층의 하단 사이에서 제조되는 것으로 도시된다. 또한, 반도체 디바이스에는 복수의 ILD층이 포함된다. ILD0 내지 ILD4로 식별되는 5개의 ILD층이 로직 영역(900) 및 메모리 영역(910)에 걸쳐(span) 있는 것으로 도 18에 도시되어 있다. ILD층은 전기적 절연을 제공할 수 있을 뿐만 아니라 많은 제조 공정 단계 동안 반도체 디바이스의 다양한 피처에 대한 구조적 지지물을 제공할 수 있다.
상기 논의에 기초하여, 본 개시가 이점을 제공함을 알 수 있다. 그러나, 다른 실시예는 추가적인 이점을 제공할 수 있고, 모든 이점이 본 명세서에서 반드시 개시되는 것은 아니며 모든 실시예에 대해 특별한 이점이 요구되지 않는다는 것이 이해될 것이다. 한 가지 장점은, 저항 스위치층의 산화물 베이컨시의 양이 그 하부 층(예를 들어, 하단 전극)에 대한 표면 처리에 의해 증가되어, 저항 스위치층으로 산소를 다시 끌어당겨 이후에 전도성 필라멘트를 깨뜨리는 것이 더 쉽고, 이로 인해 RRAM 디바이스의 사이클링 신뢰성을 향상시킬 수 있다는 것이다. 또 다른 장점은, 표면 처리가 제1 데이터 상태(예를 들어, '0')와 제2 데이터 상태(예를 들어, '1')에서 측정된 전류 간의 차이를 더욱 확대하여, 결과적으로 메모리 디바이스의 작동 윈도우를 개선할 수 있다는 것이다. 일부 실시예에서, 하부 층에 대한 표면 처리는 관찰 가능한 금속 함유 산화물부를 형성할 수 있다.
본 개시의 일부 실시예에 따르면, 메모리 디바이스를 제조하는 방법이 제공된다. 방법은, 기판 위에 하단 전극층을 형성하는 단계; 하단 전극층 위에 버퍼층을 형성하는 단계; 버퍼층의 상단 표면에 표면 처리를 수행하는 단계; 표면 처리를 수행하는 단계 후에, 버퍼층의 상단 표면 위에 저항 스위치층을 퇴적하는 단계; 저항 스위치층 위에 상단 전극을 형성하는 단계; 및 저항 스위치층을, 상단 전극 아래의 저항 스위치 소자로 패터닝하는 단계를 포함한다.
본 개시의 일부 실시예에 따르면, 메모리 디바이스를 제조하는 방법이 제공된다. 방법은, 기판 위에 하단 전극층을 형성하는 단계; 하단 전극층의 상단부에 산화물 함유 가스를 도입하여, 하단 전극층의 상단부를 금속 함유 산화물층으로 변환시키는 단계; 금속 함유 산화물층 위에 저항 스위치층을 퇴적하는 단계; 저항 스위치층 위에 상단 전극을 형성하는 단계; 및 저항 스위치층을, 금속 함유 산화물층 위의 저항 스위치 소자로 패터닝하는 단계를 포함한다.
본 개시의 일부 실시예에 따르면, 메모리 디바이스는, 하단 전극; 버퍼 소자; 금속 함유 산화물부; 저항 스위치 소자; 및 상단 전극을 포함한다. 버퍼 소자는 하단 전극 위에 위치한다. 금속 함유 산화물부는 버퍼 소자 위에 위치하고, 금속 함유 산화물부는 버퍼 소자의 금속 물질과 동일한 금속 물질을 가진다. 저항 스위치 소자는 금속 함유 산화물부의 위에 위치한다. 상단 전극은 저항 스위치 소자 위에 위치한다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 피처를 개략적으로 설명한다. 당업자는 본 개시가 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
실시예들
실시예 1. 메모리 디바이스를 제조하는 방법에 있어서,
기판 위에 하단 전극층을 퇴적하는 단계;
하단 전극층 위에 버퍼층을 퇴적하는 단계;
버퍼층의 상단 표면에 표면 처리를 수행하는 단계;
표면 처리를 수행하는 단계 후에, 버퍼층의 상단 표면 위에 저항 스위치층을 퇴적하는 단계;
저항 스위치층 위에 상단 전극을 형성하는 단계; 및
저항 스위치층을, 상단 전극 아래의 저항 스위치 소자로 패터닝하는 단계를 포함하는, 메모리 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서, 표면 처리를 수행하는 단계는,
버퍼층의 상단 표면에 산화물 함유 가스를 도입하는 단계를 포함하는 것인, 메모리 디바이스를 제조하는 방법.
실시예 3. 실시예 1에 있어서, 표면 처리를 수행하는 단계는,
버퍼층의 상단 표면에 질소 함유 가스를 도입하는 단계를 포함하는 것인, 메모리 디바이스를 제조하는 방법.
실시예 4. 실시예 1에 있어서, 표면 처리는, 버퍼층의 상단부가 금속 함유 산화물층으로 변환되도록 수행되는 것인, 메모리 디바이스를 제조하는 방법.
실시예 5. 실시예 4에 있어서, 표면 처리는, 금속 함유 산화물층이 버퍼층의 금속과 동일한 금속을 포함하도록 수행되는 것인, 메모리 디바이스를 제조하는 방법.
실시예 6. 실시예 1에 있어서, 저항 스위치층을 퇴적하는 단계는, 저항 스위치층이 버퍼층의 상단 표면과 접촉하도록 수행되는 것인, 메모리 디바이스를 제조하는 방법.
실시예 7. 실시예 1에 있어서, 표면 처리는, 버퍼층의 상단 표면이 댕글링 본드(dangling bond)를 갖도록 수행되는 것인, 메모리 디바이스를 제조하는 방법.
실시예 8. 실시예 1에 있어서, 저항 스위치층을 패터닝하는 단계 후에, 버퍼층 및 하단 전극층을, 저항 스위치 소자 아래의 버퍼 소자 및 하단 전극으로 각각 패터닝하는 단계를 더 포함하는, 메모리 디바이스를 제조하는 방법.
실시예 9. 메모리 디바이스를 제조하는 방법에 있어서,
기판 위에 하단 전극 스택층을 형성하는 단계 - 하단 전극 스택층은 하단 전극층 및 하단 전극층 위의 버퍼층을 포함함 -;
버퍼층의 상단부에 산화물 함유 가스를 도입하여, 버퍼층의 상단부를 금속 함유 산화물층으로 변환시키는 단계;
금속 함유 산화물층 위에 저항 스위치층을 퇴적하는 단계;
저항 스위치층 위에 상단 전극을 형성하는 단계; 및
저항 스위치층을, 금속 함유 산화물층 위의 저항 스위치 소자로 패터닝하는 단계를 포함하는, 메모리 디바이스를 제조하는 방법.
실시예 10. 실시예 9에 있어서, 저항 스위치층을 패터닝하는 단계 후에, 금속 함유 산화물층을, 저항 스위치 소자 아래의 금속 함유 산화물부로 패터닝하는 단계를 더 포함하는, 메모리 디바이스를 제조하는 방법.
실시예 11. 실시예 9에 있어서,
하단 전극 스택층을 형성하는 단계 전에, 유전체층 내에 개구부를 형성하는 단계 - 하단 전극 스택층을 형성하는 단계는, 하단 전극 스택층이 유전체층 내의 개구부의 하단에서 유전체의 상단 표면으로 연장되도록 수행됨 - 를 더 포함하는, 메모리 디바이스를 제조하는 방법.
실시예 12. 실시예 11에 있어서, 버퍼층의 상단부를 금속 함유 산화물층으로 변환시키는 단계는, 금속 함유 산화물층이 유전체층 내의 개구부 위에 리세스를 갖도록 수행되는 것인, 메모리 디바이스를 제조하는 방법.
실시예 13. 실시예 11에 있어서, 버퍼층의 상단부를 금속 함유 산화물층으로 변환시키는 단계는, 금속 함유 산화물층의 하단 표면이 유전체층의 상단 표면보다 높도록 수행되는 것인, 메모리 디바이스를 제조하는 방법.
실시예 14. 실시예 9에 있어서, 버퍼층의 상단부를 금속 함유 산화물층으로 변환시키는 단계는, 금속 함유 산화물층이 비-귀금속(non-noble metal)을 포함하도록 수행되는 것인, 메모리 디바이스를 제조하는 방법.
실시예 15. 실시예 9에 있어서, 저항 스위치층을 퇴적하는 단계는, 저항 스위치층이 금속 함유 산화물층에 의해 하단 전극 스택층으로부터 이격되도록 수행되는 것인, 메모리 디바이스를 제조하는 방법.
실시예 16. 메모리 디바이스에 있어서,
하단 전극;
하단 전극 위의 버퍼 소자;
버퍼 소자 위의 금속 함유 산화물부 - 금속 함유 산화물부는 버퍼 소자의 금속 물질과 동일한 금속 물질을 가짐 -;
금속 함유 산화물부 위의 저항 스위치 소자; 및
저항 스위치 소자 위의 상단 전극을 포함하는, 메모리 디바이스.
실시예 17. 실시예 16에 있어서, 저항 스위치 소자의 하단 표면은, 금속 함유 산화물부의 상단 표면과 접촉하는 것인, 메모리 디바이스.
실시예 18. 실시예 16에 있어서,
유전체층을 더 포함하되, 하단 전극이 유전체층 내의 비아부 및 유전체층 위의 상단부를 갖고, 금속 함유 산화물부는 하단 전극의 비아부 위의 제1 부분 및 하단 전극의 상단부 위의 제2 부분을 가지며, 금속 함유 산화물부의 제2 부분의 상단 표면은 금속 함유 산화물부의 제1 부분의 상단 표면보다 높은 것인, 메모리 디바이스.
실시예 19. 실시예 18에 있어서, 금속 함유 산화물부의 제1 부분의 하단 표면은 유전체층의 상단 표면보다 높은 것인, 메모리 디바이스.
실시예 20. 실시예 16에 있어서, 금속 물질은 비-귀금속인 것인, 메모리 디바이스.
Claims (10)
- 메모리 디바이스를 제조하는 방법에 있어서,
기판 위에 유전체층 내에 하단 전극 비아를 형성하는 단계;
상기 기판 위에 하단 전극층을 퇴적하는 단계 - 상기 하단 전극층은 비귀금속(non-noble metal)층 및 상기 비귀금속층 위의 귀금속층을 포함하고, 상기 비귀금속층 및 상기 귀금속층 각각은 상기 하단 전극 비아 위의 제1 부분 및 상기 유전체층 위의 제2 부분을 포함함 -;
상기 하단 전극층의 상기 귀금속층의 상기 제1 부분 및 상기 제2 부분 위에 버퍼층을 퇴적하는 단계;
상기 버퍼층의 상단 표면에 표면 처리를 수행하는 단계;
상기 표면 처리를 수행하는 단계 후에, 상기 버퍼층의 상기 상단 표면 위에 저항 스위치층을 퇴적하는 단계;
상기 저항 스위치층 위에 상단 전극을 형성하는 단계; 및
상기 저항 스위치층을, 상기 상단 전극 아래의 저항 스위치 소자로 패터닝하는 단계를 포함하는, 메모리 디바이스를 제조하는 방법. - 제1항에 있어서, 상기 표면 처리를 수행하는 단계는,
상기 버퍼층의 상기 상단 표면에 산화물 함유 가스를 도입하는 단계를 포함하는 것인, 메모리 디바이스를 제조하는 방법. - 제1항에 있어서, 상기 표면 처리를 수행하는 단계는,
상기 버퍼층의 상기 상단 표면에 질소 함유 가스를 도입하는 단계를 포함하는 것인, 메모리 디바이스를 제조하는 방법. - 제1항에 있어서, 상기 표면 처리는, 상기 버퍼층의 상기 상단 표면이 댕글링 본드(dangling bond)를 갖도록 수행되는 것인, 메모리 디바이스를 제조하는 방법.
- 메모리 디바이스를 제조하는 방법에 있어서,
유전체층 내에 개구부를 형성하는 단계;
기판 위에 하단 전극 스택층을 형성하는 단계 - 상기 하단 전극 스택층은 하단 전극층 및 상기 하단 전극층 위의 버퍼층을 포함하고, 상기 하단 전극 스택층은 상기 유전체층 내의 상기 개구부를 채우고, 상기 하단 전극 스택층의 상부 표면 전체는 상기 유전체층의 상부 표면보다 더 높고, 상기 하단 전극층은 상기 유전체층 위에 있고 상기 유전체층과 접촉하는 제1 하단 전극층 및 상기 제1 하단 전극층 위의 제2 하단 전극층을 포함하고, 상기 제1 하단 전극층은 제1 비귀금속(non-noble metal)을 포함하고, 상기 제2 하단 전극층은 귀금속을 포함하고, 상기 제1 하단 전극층은 상기 제2 하단 전극층의 하단 표면 전체를 상기 유전체층으로부터 이격시킴 -;
상기 버퍼층의 상단부에 산화물 함유 가스를 도입하여, 상기 버퍼층의 상기 상단부를 금속 함유 산화물층으로 변환시키는 단계;
상기 금속 함유 산화물층 위에 저항 스위치층을 퇴적하는 단계;
상기 저항 스위치층 위에 상단 전극을 형성하는 단계; 및
상기 저항 스위치층을, 상기 금속 함유 산화물층 위의 저항 스위치 소자로 패터닝하는 단계를 포함하는, 메모리 디바이스를 제조하는 방법. - 메모리 디바이스에 있어서,
비귀금속(non-noble metal)층 및 상기 비귀금속층 위의 귀금속층을 포함하는 하단 전극;
상기 하단 전극의 상기 귀금속층 위의 버퍼 소자;
상기 버퍼 소자 위의 금속 함유 산화물부 - 상기 금속 함유 산화물부는 상기 버퍼 소자의 금속 물질과 동일한 금속 물질을 가짐 -;
상기 금속 함유 산화물부 위의 저항 스위치 소자; 및
상기 저항 스위치 소자 위의 상단 전극을 포함하는, 메모리 디바이스. - 제6항에 있어서, 상기 저항 스위치 소자의 하단 표면은, 상기 금속 함유 산화물부의 상단 표면과 접촉하는 것인, 메모리 디바이스.
- 제6항에 있어서,
유전체층을 더 포함하되, 상기 하단 전극이 상기 유전체층 내의 비아부 및 상기 유전체층 위의 상단부를 갖고, 상기 금속 함유 산화물부는 상기 하단 전극의 상기 비아부 위의 제1 부분 및 상기 하단 전극의 상기 상단부 위의 제2 부분을 가지며, 상기 금속 함유 산화물부의 상기 제2 부분의 상단 표면은 상기 금속 함유 산화물부의 상기 제1 부분의 상단 표면보다 높은 것인, 메모리 디바이스. - 제8항에 있어서, 상기 금속 함유 산화물부의 상기 제1 부분의 하단 표면은 상기 유전체층의 상단 표면보다 높은 것인, 메모리 디바이스.
- 제6항에 있어서, 상기 금속 물질은 비귀금속(non-noble metal)인 것인, 메모리 디바이스.
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