KR102647861B1 - collimator, manufacturing apparatus of semiconductor device and manufacturing method of semiconductor device - Google Patents

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Abstract

본 발명은 콜리메이터, 그를 포함하는 반도체 소자의 제조장치 및 반도체 소자의 제조방법을 개시한다. 그의 장치는 챔버와, 상기 챔버의 하부에 배치되어 기판을 가열하는 히터 척과, 상기 히터 척 상에 배치되고 상기 기판 상에 증착되는 소스를 포함하는 타깃과, 상기 챔버의 상부에 배치되고 상기 타깃에 플라즈마를 유도하여 상기 소스의 입자를 생성하는 플라즈마 전극과, 상기 히터 척과 상기 타깃 사이에 배치되는 콜리메이터를 포함한다.The present invention discloses a collimator, a semiconductor device manufacturing apparatus including the collimator, and a semiconductor device manufacturing method. The device includes a chamber, a heater chuck disposed at the bottom of the chamber to heat the substrate, a target disposed on the heater chuck and including a source deposited on the substrate, and a target disposed at the top of the chamber and on the target. It includes a plasma electrode that induces plasma to generate particles of the source, and a collimator disposed between the heater chuck and the target.

Description

콜리메이터, 그를 포함하는 반도체 소자의 제조장치 및 반도체 소자의 제조방법{collimator, manufacturing apparatus of semiconductor device and manufacturing method of semiconductor device}Collimator, manufacturing apparatus of semiconductor device including same, and manufacturing method of semiconductor device {collimator, manufacturing apparatus of semiconductor device and manufacturing method of semiconductor device}

본 발명은 반도체 소자의 제조장치 및 그의 제조방법에 관한 것으로, 상세하게는 콜리메이터, 그를 포함하는 반도체 소자의 제조장치 및 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a semiconductor device manufacturing apparatus and a manufacturing method thereof, and more specifically, to a collimator, a semiconductor device manufacturing apparatus including the collimator, and a semiconductor device manufacturing method.

일반적으로 반도체 소자는 다수의 단위 공정들에 의해 제조될 수 있다. 단위 공정들은 박막 증착 공정, 리소그래피 공정, 및 식각 공정을 포함할 수 있다. 박막 증착 공정과 식각 공정은 주로 플라즈마에 의해 수행될 수 있다. 플라즈마는 기판을 고온으로 처리(treat)할 수 있다.In general, semiconductor devices can be manufactured through multiple unit processes. Unit processes may include a thin film deposition process, a lithography process, and an etching process. The thin film deposition process and etching process can be mainly performed by plasma. Plasma can treat a substrate at high temperatures.

본 발명이 해결하고자 하는 과제는 박막을 균일한 두께로 형성시킬 수 있는 콜리메이터, 그를 포함하는 반도체 소자의 제조장치 및 반도체 소자의 제조방법을 제공하는 데 있다. The problem to be solved by the present invention is to provide a collimator capable of forming a thin film with a uniform thickness, a semiconductor device manufacturing device including the collimator, and a semiconductor device manufacturing method.

본 발명은 반도체 소자의 제조장치를 개시한다. 그의 장치는, 챔버; 상기 챔버의 하부에 배치되어 기판을 가열하는 히터 척; 상기 히터 척 상에 배치되고 상기 기판 상에 증착되는 소스를 포함하는 타깃; 상기 챔버의 상부에 배치되고 상기 타깃에 플라즈마를 유도하여 상기 소스의 입자를 생성하는 플라즈마 전극; 및 상기 히터 척과 상기 타깃 사이에 배치되는 콜리메이터를 포함한다. 여기서, 상기 콜리메이터는: 플레이트; 및 상기 플레이트 내에 형성되어 상기 입자들을 통과시키는 복수개의 홀들을 포함할 수 있다. 상기 홀들은 상기 플레이트의 중심으로부터 에지 방향으로 증가될 수 있다.The present invention discloses a semiconductor device manufacturing apparatus. His device is: a chamber; a heater chuck disposed at the bottom of the chamber to heat the substrate; a target disposed on the heater chuck and including a source deposited on the substrate; a plasma electrode disposed at the top of the chamber and generating particles of the source by inducing plasma to the target; and a collimator disposed between the heater chuck and the target. Here, the collimator is: a plate; And it may include a plurality of holes formed in the plate to allow the particles to pass through. The holes may increase from the center of the plate toward the edge.

본 발명의 일 예에 따른 콜리메이터는, 플레이트; 및 상기 플레이트 내에 형성된 복수개의 홀들을 포함한다. 여기서, 상기 홀들은 상기 플레이트의 중심으로부터 에지 방향으로 증가되는 면적 밀도를 가질 수 있다. 상기 면적 밀도는 상기 플레이트의 상부 면의 단위 면적당 상기 홀들 내의 상기 플레이트의 측벽의 표면적으로 정의될 수 있다.A collimator according to an example of the present invention includes a plate; and a plurality of holes formed in the plate. Here, the holes may have an area density that increases from the center of the plate toward the edge. The areal density may be defined as the surface area of the sidewalls of the plate within the holes per unit area of the top surface of the plate.

본 발명의 일 예에 따른 반도체 소자의 제조방법은, 기판 상에 몰드 막을 형성하는 단계; 상기 몰드 막의 일부를 제거하여 상기 기판의 일부를 노톨하는 콘택 홀을 형성하는 단계; 및 상기 기판과 평행한 플레이트와, 상기 플레이트 내에 형성되어 상기 플레이트의 중심으로부터 에지 방향으로 증가되는 면적 밀도를 갖는 홀들을 포함하는 콜리메이터를 이용한 물리기상증착방법으로 상기 콘택 홀들 내에 박막을 증착하는 단계를 포함할 수 있다. A method of manufacturing a semiconductor device according to an example of the present invention includes forming a mold film on a substrate; forming a contact hole notifying a portion of the substrate by removing a portion of the mold film; And depositing a thin film in the contact holes using a physical vapor deposition method using a collimator including a plate parallel to the substrate and holes formed in the plate and having an area density increasing in the direction from the center of the plate to the edge. It can be included.

본 발명의 개념에 따른 반도체 소자의 제조장치는 플레이트의 중심으로부터 에지 방향으로 증가되는 면적 밀도를 갖는 홀들을 포함하는 콜리메이터를 이용하여 기판의 중심 영역과 에지 영역에서의 금속 성분의 승화 속도 차이를 제거하고 박막을 균일한 두께로 형성시킬 수 있다. The semiconductor device manufacturing apparatus according to the concept of the present invention uses a collimator including holes with an area density increasing from the center of the plate to the edge to eliminate the difference in the sublimation rate of the metal component in the center area and the edge area of the substrate. And a thin film can be formed with a uniform thickness.

도 1은 본 발명의 개념에 따른 반도체 소자의 제조장치를 보여주는 도면이다.
도 2는 도 1의 콜리메이터를 이용하여 형성된 박막의 두께와 콜리메이터 없이 형성된 일반적인 박막의 두께를 비교하여 보여주는 그래프이다.
도 3은 도 1의 콜리메이터의 일 예를 보여주는 단면도이다.
도 4는 도 3의 홀들의 일 예를 보여주는 사시도이다.
도 5는 도 1의 콜리메이터의 일 예를 보여주는 단면도이다.
도 6은 도 1의 콜리메이터의 일 예를 보여주는 단면도이다.
도 7은 본 발명의 반도체 소자의 제조방법을 보여주는 플로우 챠트이다
도 8 내지 도 16은 도 7의 반도체 소자의 제조방법을 보여주는 공정 단면도들이다.
도 17은 도 7의 상전이 막을 형성하는 단계의 일 예를 보여주는 플로우 챠트이다.
도 18은 도 1의 콜리메이터 없이 형성된 일반적인 예비 상전이 막 내의 보이드 결함을 보여준다. 1 is a diagram showing a semiconductor device manufacturing apparatus according to the concept of the present invention.
FIG. 2 is a graph comparing the thickness of a thin film formed using the collimator of FIG. 1 with the thickness of a typical thin film formed without a collimator.
FIG. 3 is a cross-sectional view showing an example of the collimator of FIG. 1.
Figure 4 is a perspective view showing an example of the holes in Figure 3.
FIG. 5 is a cross-sectional view showing an example of the collimator of FIG. 1.
FIG. 6 is a cross-sectional view showing an example of the collimator of FIG. 1.
Figure 7 is a flow chart showing the manufacturing method of the semiconductor device of the present invention.
Figures 8 to 16 are cross-sectional process views showing the manufacturing method of the semiconductor device of Figure 7.
FIG. 17 is a flow chart showing an example of the steps for forming the phase change film of FIG. 7.
FIG. 18 shows void defects in a typical preliminary phase transition film formed without the collimator of FIG. 1.

도 1은 본 발명의 개념에 따른 반도체 소자의 제조장치(100)를 보여준다.Figure 1 shows a semiconductor device manufacturing apparatus 100 according to the concept of the present invention.

도 1을 참조하면, 본 발명의 반도체 소자의 제조장치(100)는 스퍼터의 물리기상증착(Physical Vaper Deposition: PVD) 설비를 포함할 수 있다. 일 예에 따르면, 본 발명의 반도체 소자의 제조장치(100)는 챔버(10), 히터 척(20), 히팅 파워 공급 부(30), 플라즈마 전극(40), 고주파 파워 공급 부(50), 타깃(60) 및 콜리메이터(80)를 포함할 수 있다. Referring to FIG. 1, the semiconductor device manufacturing apparatus 100 of the present invention may include a sputter physical vapor deposition (PVD) facility. According to one example, the semiconductor device manufacturing apparatus 100 of the present invention includes a chamber 10, a heater chuck 20, a heating power supply unit 30, a plasma electrode 40, a high frequency power supply unit 50, It may include a target 60 and a collimator 80.

상기 챔버(10)는 기판(W)에 대해 외부로부터 독립된 공간을 제공할 수 있다. 예를 들어, 상기 챔버(10)는 약 1X10-8 Torr 내지 약 1X10- 4Torr의 진공 압력을 가질 수 있다.The chamber 10 may provide a space independent from the outside for the substrate W. For example, the chamber 10 may have a vacuum pressure of about 1X10 -8 Torr to about 1X10 -4 Torr .

상기 히터 척(20)은 상기 챔버(10)의 하부 내에 배치될 수 있다. 상기 히터 척(20)은 상기 기판(W)을 수납할 수 있다. 상기 히터 척(20)은 히터 라인(22)을 가질 수 있다. 상기 히터 라인(22)은 상기 기판(W)을 가열할 수 있다.The heater chuck 20 may be disposed in the lower portion of the chamber 10 . The heater chuck 20 can accommodate the substrate W. The heater chuck 20 may have a heater line 22. The heater line 22 may heat the substrate W.

상기 히팅 파워 공급 부(30)는 상기 히터 라인(22)에 연결될 수 있다. 상기 히팅 파워 공급 부(30)는 상기 히터 라인(22)에 히팅 파워를 제공할 수 있다. 상기 히터 라인(22)은 상기 히팅 파워를 이용하여 상기 기판(W)을 가열할 수 있다. 예를 들어, 상기 히터 라인(22)은 상기 기판(W)을 약 300℃ 이상의 고온으로 가열할 수 있다.The heating power supply unit 30 may be connected to the heater line 22. The heating power supply unit 30 may provide heating power to the heater line 22. The heater line 22 may heat the substrate W using the heating power. For example, the heater line 22 can heat the substrate W to a high temperature of about 300°C or higher.

상기 플라즈마 전극(40)은 상기 챔버(10)의 상부 내에 배치될 수 있다. 상기 플라즈마 전극(40)은 상기 고주파 파워 공급 부(50)의 고주파 파워(53)를 이용하여 플라즈마(70)를 상기 챔버(10) 내에 유도할 수 있다.The plasma electrode 40 may be disposed in the upper part of the chamber 10. The plasma electrode 40 can induce plasma 70 into the chamber 10 using the high frequency power 53 of the high frequency power supply unit 50.

상기 고주파 파워 공급 부(50)는 상기 플라즈마 전극(40)에 연결될 수 있다. 상기 고주파 파워 공급 부(50)은 상기 플라즈마 전극(40)에 상기 고주파 파워(53)를 제공할 수 있다. 일 예에 따르면, 상기 고주파 파워 공급 부(50)는 고주파 파워 생성기(52) 및 매쳐(54)를 포함할 수 있다. 상기 고주파 파워 생성기(52)는 상기 고주파 파워(53)를 생성할 수 있다. 상기 매쳐(54)는 상기 고주파 파워 생성기(52)와 상기 플라즈마 전극(40) 사이에 연결될 수 있다. 상기 매쳐(54)는 상기 챔버(10) 내의 상기 고주파 파워(53)의 임피던스를 상기 고주파 파워 생성기(52) 내의 상기 고주파 파워(53)의 임피던스에 메칭시킬 수 있다. 상기 고주파 파워(53)의 임피던스들이 매칭될 때, 상기 고주파 파워(53)의 효율은 최대로 증가할 수 있다.The high frequency power supply unit 50 may be connected to the plasma electrode 40. The high-frequency power supply unit 50 may provide the high-frequency power 53 to the plasma electrode 40. According to one example, the high-frequency power supply unit 50 may include a high-frequency power generator 52 and a matcher 54. The high frequency power generator 52 may generate the high frequency power 53. The matcher 54 may be connected between the high frequency power generator 52 and the plasma electrode 40. The matcher 54 may match the impedance of the high-frequency power 53 in the chamber 10 to the impedance of the high-frequency power 53 in the high-frequency power generator 52. When the impedances of the high frequency power 53 are matched, the efficiency of the high frequency power 53 can be maximized.

상기 타깃(60)은 상기 플라즈마 전극(40)과 상기 기판(W) 사이에 배치될 수 있다. 상기 타깃(60)은 상기 플라즈마 전극(40)의 하부 면 상에 고정될 수 있다. 상기 타깃(60)은 상기 히터 척(20) 상의 상기 기판(W) 상에 증착되는 박막(14, ex, 도 13의 예비 상전이 막(116a))의 소스를 포함할 수 있다. 예를 들어, 상기 타깃(60)은 비금속 성분(ex, Ge) 및 금속 성분(ex, Sb, Te)을 갖는 칼코게나이드 화합물(600℃이상의 융점을 가짐) 포함할 수 있다. 상기 타깃(60)과 상기 기판(W) 사이에 상기 플라즈마(70)가 유도되면, 상기 타깃(60)으로부터 소스 입자들(62)이 생성될 수 있다. 상기 소스 입자들(62)은 상기 기판(W) 상에 증착되어 상기 박막(14)을 형성할 수 있다. 상기 소스 입자들(62)의 양 또는 상기 박막(14)의 두께는 상기 플라즈마(70) 또는 상기 고주파 파워 세기에 비례하여 증가할 수 있다. The target 60 may be disposed between the plasma electrode 40 and the substrate (W). The target 60 may be fixed on the lower surface of the plasma electrode 40. The target 60 may include a source of a thin film 14 (ex, preliminary phase transfer film 116a of FIG. 13) deposited on the substrate W on the heater chuck 20. For example, the target 60 may include a chalcogenide compound (having a melting point of 600°C or higher) having a non-metallic component (ex, Ge) and a metallic component (ex, Sb, Te). When the plasma 70 is induced between the target 60 and the substrate W, source particles 62 may be generated from the target 60. The source particles 62 may be deposited on the substrate W to form the thin film 14. The amount of source particles 62 or the thickness of the thin film 14 may increase in proportion to the intensity of the plasma 70 or the high frequency power.

상기 기판(W)의 중심 영역과 에지 영역에서의 상기 박막(14)의 두께는 상기 기판(W)의 온도에 따라 다를 수 있다. 예를 들어, 상기 기판(W)이 상온일 경우, 상기 기판(W)의 중심 영역에서의 상기 박막(14)의 두께는 상기 기판(W) 에지 영역에서의 상기 박막(14)의 두께보다 주로 클 수 있다. 상기 플라즈마(70) 내의 상기 소스 입자들(62)이 상기 기판(W)의 중심 영역으로 집중되기 때문일 수 있다. The thickness of the thin film 14 in the center area and edge area of the substrate W may vary depending on the temperature of the substrate W. For example, when the substrate W is at room temperature, the thickness of the thin film 14 in the center region of the substrate W is mainly greater than the thickness of the thin film 14 in the edge region of the substrate W. It can be big. This may be because the source particles 62 in the plasma 70 are concentrated in the central area of the substrate W.

반면, 상기 기판(W)이 상온보다 높은 고온(ex, 칼코게나이드 화합물의 융점의 50%이상, 300℃ 이상)으로 가열될 경우, 상기 기판(W)의 중심 영역에서의 상기 박막(14)의 두께는 상기 기판(W) 에지 영역에서의 상기 박막(14)의 두께보다 작을 수 있다. 왜냐하면, 상기 기판(W) 중심 영역과 에지 영역에서의 온도 편차가 있기 때문이다. 상기 히터 척(20)이 상기 기판(W)을 약 300℃ 이상의 고온으로 가열할 경우, 상기 기판(W)의 중심 영역에서의 온도는 상기 기판(W)의 에지 영역에서의 온도보다 상대적으로 높을 수 있다. 상기 기판(W)의 중심 영역에서의 온도가 상기 기판(W)의 에지 영역에서의 온도보다 높으면, 상기 기판(W)의 중심 영역과 에지 영역에서의 상기 박막(14) 내의 금속 성분(ex, Sb, Te)의 승화 속도 차이가 발생될 수 있다. 상기 금속 성분(ex, Sb, Te)의 승화 속도는 상기 기판(W)의 에지 영역보다 중심 영역에서 빠르거나 높을 수 있다. 따라서, 상기 박막(14)은 상기 금속 성분(ex, Sb, Te)의 승화 속도 차이에 따라 상기 기판(W)의 중심 영역보다 에지 영역에서 주로 두껍게 형성될 수 있다.On the other hand, when the substrate W is heated to a high temperature higher than room temperature (e.g., more than 50% of the melting point of the chalcogenide compound, more than 300° C.), the thin film 14 in the central region of the substrate W The thickness may be smaller than the thickness of the thin film 14 at the edge area of the substrate W. This is because there is a temperature difference between the center area and the edge area of the substrate W. When the heater chuck 20 heats the substrate W to a high temperature of about 300° C. or higher, the temperature in the center area of the substrate W is relatively higher than the temperature in the edge area of the substrate W. You can. If the temperature in the center region of the substrate W is higher than the temperature in the edge region of the substrate W, the metal component (ex, Differences in sublimation speed of Sb, Te) may occur. The sublimation rate of the metal component (ex, Sb, Te) may be faster or higher in the center area than in the edge area of the substrate (W). Accordingly, the thin film 14 may be formed to be thicker mainly in the edge area than in the center area of the substrate W depending on the difference in sublimation speed of the metal components (ex, Sb, Te).

상기 콜리메이터(80)는 상기 기판(W)과 상기 타깃(60) 사이에 배치될 수 있다. 상기 콜리메이터(80)는 상기 챔버(10) 내벽에 마주보는 슬롯들(19) 상에 고정될 수 있다. 상기 콜리메이터(80)는 상기 금속 성분(ex, Sb, Te)의 승화 속도 차이를 제거하여 상기 박막(14)을 균일한 두께로 형성시킬 수 있다. 일 예에 따르면, 상기 콜리메이터(80)는 상기 소스 입자들(62)을 통과시키는 복수개의 홀들(88)을 포함할 수 있다. 상기 소스 입자들(62)은 상기 홀들(88)을 통과하여 상기 기판(W) 상에 증착될 수 있다. 상기 콜리메이터(80)는 상기 소스 입자들(62)의 직진성을 증가시킬 수 있다. The collimator 80 may be disposed between the substrate W and the target 60. The collimator 80 may be fixed on slots 19 facing the inner wall of the chamber 10. The collimator 80 can form the thin film 14 with a uniform thickness by eliminating differences in sublimation rates of the metal components (ex, Sb, Te). According to one example, the collimator 80 may include a plurality of holes 88 through which the source particles 62 pass. The source particles 62 may pass through the holes 88 and be deposited on the substrate W. The collimator 80 may increase the straightness of the source particles 62.

이와 달리, 상기 콜리메이터(80)는 상기 소스 입자들(62)의 일부를 흡착 및/또는 필터링하여 상기 박막(14)의 두께를 상기 기판(W)의 위치에 따라 조절할 수 있다. 상기 소스 입자들(62)은 상기 콜리메이터(80)의 중심보다 에지에서 다량으로 흡착 및/또는 필터링될 수 있다. 예를 들어, 상기 소스 입자들(62)의 흡착 양 및/또는 필터링 양은 상기 홀들(88) 내의 콜리메이터(80)의 측벽의 표면적에 비례할 수 있다. 상기 콜리메이터(80)는 그의 두께(T) 또는 상기 홀들(88)의 직경(d)을 변화시켜 상기 박막(14)의 두께 균일도(uniformity)를 증가시킬 수 있다. In contrast, the collimator 80 may adsorb and/or filter some of the source particles 62 to adjust the thickness of the thin film 14 according to the position of the substrate W. The source particles 62 may be adsorbed and/or filtered in greater quantities at the edges of the collimator 80 than at the center. For example, the amount of adsorption and/or filtering of the source particles 62 may be proportional to the surface area of the sidewall of the collimator 80 within the holes 88. The collimator 80 can increase the thickness uniformity of the thin film 14 by changing its thickness (T) or the diameter (d) of the holes 88.

일 예에 따르면, 상기 콜리메이터(80)의 두께(T)는 상기 기판(W)과 상기 타깃(60) 사이의 제 1 거리(D1)보다 작을 수 있다. 예를 들어, 상기 제 1 거리(D1)가 약 60mm일 경우, 상기 콜리메이터(80)의 두께(T)는 약 20mm 내지 약 40mm일 수 있다. 상기 콜리메이터(80)와 상기 기판(W) 사이의 제 2 거리(D2)가 약 10mm이하로 감소할 경우, 상기 박막(14)은 상기 홀들(88)에 대응되는 자국 결함(finger print defects)을 가질 수 있다. 상기 콜리메이터(80)와 상기 타깃(60) 사이의 제 3 거리(D3)가 약 10mm 이하로 감소할 경우, 상기 플라즈마(70)의 생성 균일도 및/또는 소스 입자들(62)의 생성 균일도가 감소할 수 있다. 또한, 상기 콜리메이터(80)의 두께(T)가 약 20mm 이하일 경우, 상기 소스 입자들(62)의 직진성이 감소할 수 있다. According to one example, the thickness T of the collimator 80 may be smaller than the first distance D 1 between the substrate W and the target 60 . For example, when the first distance D 1 is about 60 mm, the thickness T of the collimator 80 may be about 20 mm to about 40 mm. When the second distance D 2 between the collimator 80 and the substrate W decreases to about 10 mm or less, the thin film 14 has finger print defects corresponding to the holes 88. You can have When the third distance D 3 between the collimator 80 and the target 60 decreases to about 10 mm or less, the production uniformity of the plasma 70 and/or the production uniformity of the source particles 62 decreases. may decrease. Additionally, when the thickness T of the collimator 80 is less than about 20 mm, the straightness of the source particles 62 may decrease.

도 2는 도 1의 콜리메이터(80)에 의해 형성된 박막(14)의 두께 프로파일(16)과 콜리메이터(80) 없이 형성된 일반적인 박막의 두께 프로파일(18)을 보여준다. 상기 기판(W)은 약 150mm의 반지름을 가질 수 있다.FIG. 2 shows a thickness profile 16 of a thin film 14 formed by the collimator 80 of FIG. 1 and a thickness profile 18 of a typical thin film formed without the collimator 80. The substrate W may have a radius of approximately 150 mm.

도 2를 참조하면, 상기 콜리메이터(80)에 의해 형성된 박막(14)의 두께 프로파일(16)은 상기 일반적인 박막의 두께 프로파일(18)보다 평탄할 수 있다. 상기 콜리메이터(80)에 의해 형성된 박막(14)의 두께 프로파일(16)은 상기 기판(W)의 중심 영역(0 내지 ±60cm)과 에지 영역(±60cm 내지 ±150)에서 모두 동일하게 표시될 수 있다. 상기 박막(14)은 상기 기판(W)의 전면에 모두 동일한 두께로 형성될 수 있다. 상기 일반적인 박막의 두께 프로파일(18)의 상기 기판(W)의 에지 영역(±60cm 내지 ±150)은 중심 영역(0 내지 ±60cm)보다 높을 수 있다. 일반적인 박막은 상기 기판(W)의 에지 영역에서 중심 영역보다 두껍게 형성될 수 있다.Referring to FIG. 2, the thickness profile 16 of the thin film 14 formed by the collimator 80 may be flatter than the thickness profile 18 of the general thin film. The thickness profile 16 of the thin film 14 formed by the collimator 80 can be displayed equally in both the center area (0 to ±60 cm) and the edge area (±60 cm to ±150 cm) of the substrate W. there is. The thin film 14 may be formed on the entire surface of the substrate W to have the same thickness. The edge area (±60 cm to ±150 cm) of the substrate W of the general thin film thickness profile 18 may be higher than the center area (0 to ±60 cm). A typical thin film may be formed thicker at the edge area of the substrate W than at the center area.

다시 도 1을 참조하면, 상기 홀들(88)이 동일한 직경(d)을 가질 때, 상기 콜리메이터(80)의 중심은 그의 에지보다 얇을 수 있다. 상기 콜리메이터(80)의 중심이 에지보다 얇을 때, 상기 콜리메이터(80)의 에지에서의 상기 홀들(88)의 면적 밀도는 상기 콜리메이터(80)의 중심에서의 면적 밀도보다 클 수 있다. 상기 홀들(88) 사이의 거리(도 4의 G)를 무시할 경우, 상기 면적 밀도(πdT/π(d/2)2 = 4T/d)는 상기 홀들(88) 측벽의 상기 콜리메이터(80)의 표면적(πdT)을 상기 홀들(88)의 평면 면적(π(d/2)2)으로 나눈 값으로 정의될 수 있다. 즉, 상기 면적 밀도(πdT/π(d/2)2)는 상기 콜리메이터(80)의 상부 면의 단위 면적 당 상기 콜리메이터(80)의 상기 홀들(88)의 측벽의 표면적 또는 상기 표면적의 합으로 계산될 수 있다. Referring again to FIG. 1, when the holes 88 have the same diameter d, the center of the collimator 80 may be thinner than its edge. When the center of the collimator 80 is thinner than the edge, the area density of the holes 88 at the edge of the collimator 80 may be greater than the area density at the center of the collimator 80. If the distance between the holes 88 (G in FIG. 4) is ignored, the area density (πdT/π(d/2) 2 = 4T/d) is that of the collimator 80 on the sidewall of the holes 88. It can be defined as the surface area (πdT) divided by the planar area (π(d/2) 2 ) of the holes 88. That is, the area density (πdT/π(d/2) 2 ) is the surface area of the side walls of the holes 88 of the collimator 80 per unit area of the upper surface of the collimator 80 or the sum of the surface areas. can be calculated.

상기 소스 입자들(62)은 상기 콜리메이터(80) 상기 면적 밀도(πdT/π(d/2)2)에 비례하여 흡착 또는 필터링될 수 있다. 상기 소스 입자들(62)은 상기 콜리메이터(80) 상기 면적 밀도(πdT/π(d/2)2)에 반비례하는 증착율을 갖고 상기 기판(W) 상에 증착될 수 있다. 상기 소스 입자들(62)의 증착율은 상기 박막(14) 내의 상기 금속 성분(ex, Sb, Te)의 승화 속도 차이를 보상할 수 있다. 상기 기판(W) 중심 영역 상에서의 상기 소스 입자들(62)의 증착율은 상기 기판(W) 에지 영역 상에서의 상기 입자들(62)의 증착율보다 높을 수 있다. 상기 소스 입자들(62)은 상기 기판(W)의 중심 영역에서보다 에지 영역에서 얇게 증착될 수 있다. 따라서, 상기 콜리메이터(80)는 상기 소스 입자들(62)의 증착율을 상기 기판(W)의 위치에 따라 조절하여 균일한 두께의 상기 박막(14)을 형성시킬 수 있다. The source particles 62 may be adsorbed or filtered in proportion to the area density (πdT/π(d/2) 2 ) of the collimator 80. The source particles 62 may be deposited on the substrate W at a deposition rate inversely proportional to the area density (πdT/π(d/2) 2 ) of the collimator 80 . The deposition rate of the source particles 62 may compensate for differences in sublimation rates of the metal components (ex, Sb, Te) within the thin film 14. The deposition rate of the source particles 62 on the center area of the substrate W may be higher than the deposition rate of the particles 62 on the edge area of the substrate W. The source particles 62 may be deposited thinner in the edge area than in the center area of the substrate W. Accordingly, the collimator 80 can form the thin film 14 of uniform thickness by adjusting the deposition rate of the source particles 62 according to the position of the substrate W.

도 3은 도 1의 콜리메이터(80)의 일 예를 보여준다. 도 4는 도 3의 홀들(88)의 일 예를 보여준다.Figure 3 shows an example of the collimator 80 of Figure 1. Figure 4 shows an example of the holes 88 of Figure 3.

도 3을 참조하면, 상기 콜리메이터(80)는 플레이트(82)와 상기 플레이트(82) 내의 홀들(88)을 포함할 수 있다. Referring to FIG. 3, the collimator 80 may include a plate 82 and holes 88 within the plate 82.

상기 플레이트(82)는 도 1의 챔버(10)과 다른 금속을 포함할 수 있다. 예를 들어, 상기 플레이트(82)는 스틸 재질의 원판을 포함할 수 있다. 상기 플레이트(82)는 약 150mm의 제 1 반경(R1)을 가질 수 있다. 상기 플레이트(82)는 두께가 서로 다른 복수의 영역들로 구분될 수 있다. 일 예에 따르면, 상기 플레이트(82)는 에지 영역(81)과 중심 영역(83)을 가질 수 있다. 상기 에지 영역(81)은 상기 중심 영역(83)보다 두꺼울 수 있다. 예를 들어, 상기 에지 영역(81)이 제 1 두께(T1)일 경우, 상기 중심 영역(83)은 상기 제 1 두께(T1)보다 작은 제 2 두께(T1)일 수 있다. 상기 플레이트(82)의 에지 영역(81)이 약 150mm의 제 1 반경(R1)을 가질 때, 상기 중심 영역(83)은 약 80mm의 제 2 반경(R2)을 가질 수 있다.The plate 82 may include a different metal than the chamber 10 of FIG. 1 . For example, the plate 82 may include a disk made of steel. The plate 82 may have a first radius R 1 of about 150 mm. The plate 82 may be divided into a plurality of regions with different thicknesses. According to one example, the plate 82 may have an edge area 81 and a center area 83. The edge area 81 may be thicker than the center area 83. For example, when the edge area 81 has a first thickness T 1 , the center area 83 may have a second thickness T 1 smaller than the first thickness T 1 . When the edge area 81 of the plate 82 has a first radius R 1 of about 150 mm, the center area 83 may have a second radius R 2 of about 80 mm.

도 3 및 도 4를 참조하면, 상기 홀들(88)은 상기 플레이트(82)의 상부 면으로부터 하부 면까지 관통할 수 있다. 상기 홀들(88)은 육각형의 벌집 모양을 가질 수 있다. 이와 달리, 상기 홀들(88)은 삼각형, 사각형, 오각형, 팔각형, 또는 원형의 모양을 가질 수 있다. 상기 홀들(88)은 상기 플레이트(82) 내에 조밀하게 배열될 수 있다. 상기 홀들(88) 사이의 거리(G)는 일정할 수 있다. 예를 들어, 상기 홀들(88) 사이의 거리(G)는 약 1mm 이하일 수 있다. 일 예에 따르면, 상기 홀들(88)은 에지 홀들(84)과 중심 홀들(86)을 포함할 수 있다. Referring to FIGS. 3 and 4 , the holes 88 may penetrate from the upper surface to the lower surface of the plate 82 . The holes 88 may have a hexagonal honeycomb shape. Alternatively, the holes 88 may have a triangular, square, pentagonal, octagonal, or circular shape. The holes 88 may be densely arranged within the plate 82. The distance G between the holes 88 may be constant. For example, the distance G between the holes 88 may be about 1 mm or less. According to one example, the holes 88 may include edge holes 84 and center holes 86.

상기 에지 홀들(84)은 상기 에지 영역(81)의 상기 플레이트(82) 내에 형성될 수 있다. 상기 에지 홀들(84)은 제 1 직경(d1)을 가질 수 있다. 상기 제 1 직경(d1)은 상기 플레이트(82)의 상기 제 1 두께(T1) 보다 작을 수 있다. 상기 제 1 두께(T1)은 상기 제 1 직경(d1)의 1.2 내지 1.4배일 수 있다.The edge holes 84 may be formed within the plate 82 in the edge area 81 . The edge holes 84 may have a first diameter d 1 . The first diameter (d 1 ) may be smaller than the first thickness (T 1 ) of the plate 82 . The first thickness (T 1 ) may be 1.2 to 1.4 times the first diameter (d 1 ).

상기 중심 홀들(86)은 상기 중심 영역(83)의 상기 플레이트(82)에 형성될 수 있다. 상기 중심 홀들(86)은 제 2 직경(d2)을 가질 수 있다. 상기 제 2 직경(d2)은 상기 제 2 두께(T2)와 동일할 수 있다. 예를 들어, 상기 제 2직경(d2)과 상기 제 2 두께(T2)의 각각은 약 25mm일 수 있다.The central holes 86 may be formed in the plate 82 in the central area 83. The central holes 86 may have a second diameter (d 2 ). The second diameter (d 2 ) may be equal to the second thickness (T2). For example, each of the second diameter (d 2 ) and the second thickness (T 2 ) may be about 25 mm.

상기 제 1 직경(d1)과 상기 제 2 직경(d2)이 동일 할 때, 상기 에지 홀들(84)의 면적 밀도(πd1T1/π(d1/2)2 = 4T1/d1)는 상기 중심 홀들(86)의 면적 밀도(πd2T2/π(d2/2)2 = 4T2/d2)보다 T1/T2 배 클 수 있다. When the first diameter (d 1 ) and the second diameter (d 2 ) are the same, the area density of the edge holes 84 (πd 1 T 1 /π(d 1 /2) 2 = 4T 1 /d 1 ) may be T 1 /T 2 times larger than the area density of the central holes 86 (πd 2 T 2 /π(d 2 /2) 2 = 4T 2 /d 2 ).

따라서, 상기 콜리메이터(80)는 상기 에지 영역(81) 내의 상기 에지 홀들(84)과 상기 중심 영역(83) 내의 상기 중심 홀들(86)의 면적 밀도 비율을 조절하여 균일한 두께의 박막(14)을 형성할 수 있다. Accordingly, the collimator 80 adjusts the area density ratio of the edge holes 84 in the edge area 81 and the center holes 86 in the center area 83 to form a thin film 14 of uniform thickness. can be formed.

도 5는 도 1의 콜리메이터(80)의 일 예를 보여준다.Figure 5 shows an example of the collimator 80 of Figure 1.

도 5를 참조하면, 상기 콜리메이터(80)의 상기 플레이트(82)의 두께는 그의 중심으로부터 에지로 멀어질수록 점진적으로 증가할 수 있다. 예를 들어, 상기 플레이트(82)의 상부 면이 평탄할 경우, 상기 플레이트(82)의 하부 면이 그의 중심방향으로 위로 볼록할 수 있다. 상기 플레이트(82)의 에지가 상기 제 1 두께(T1)이고, 상기 플레이트(82)의 중심이 상기 제 2 두께(T2)일 때, 상기 플레이트(82)의 하부 면은 그의 에지에서부터 중심까지 경사지거나 라운드질 수 있다. 상기 에지 홀들(84)의 제 1 직경(d1)과 상기 중심 홀들(86)의 제 2 직경(d2)이 서로 동일할 경우, 상기 에지 홀들(84)의 면적 밀도(4T1/d1)는 상기 중심 홀들(86)의 면적 밀도(4T2/d2)보다 T1/T2 배 클 수 있다. 상기 중심 홀들(86)과 상기 에지 홀들(84) 사이의 중간 홀들(85)의 면적 밀도는 상기 중심 홀들(86)의 면적 밀도(4T2/d2)보다 크고, 상기 에지 홀들(84)의 면적 밀도(4T1/d1)보다 작을 수 있다. Referring to FIG. 5, the thickness of the plate 82 of the collimator 80 may gradually increase as it moves away from its center to the edge. For example, when the upper surface of the plate 82 is flat, the lower surface of the plate 82 may be convex upward toward its center. When the edge of the plate 82 is the first thickness (T 1 ) and the center of the plate 82 is the second thickness (T 2 ), the lower surface of the plate 82 is oriented from its edge to the center. It can be slanted or rounded. When the first diameter (d 1 ) of the edge holes 84 and the second diameter (d 2 ) of the center holes 86 are the same, the area density of the edge holes 84 (4T 1 /d 1 ) may be T 1 /T 2 times larger than the area density (4T 2 /d 2 ) of the central holes 86. The area density of the intermediate holes 85 between the center holes 86 and the edge holes 84 is greater than the area density (4T 2 /d 2 ) of the center holes 86, and the area density of the edge holes 84 It may be smaller than the areal density (4T 1 /d 1 ).

도 6은 도 1의 콜리메이터(80)의 일 예를 보여준다.Figure 6 shows an example of the collimator 80 of Figure 1.

도 6을 참조하면, 상기 콜리메이터(80)의 플레이트(82)의 두께(T)는 일정하고, 상기 홀들(88)의 직경은 상기 플레이트(82)의 중심에서부터 에지 방향으로 감소할 수 있다. 예를 들어, 상기 에지 홀들(84)의 제 1 직경(d1)은 상기 중심 홀들(86)의 제 2 직경(d2)보다 작을 수 있다. 상기 에지 홀들(84)의 개수는 상기 플레이트(82)의 단위 면적당 상기 중심 홀들(86)의 개수보다 많을 수 있다. 상기 에지 홀들(84)의 면적 밀도(πd1T/π(d1/2)2 = 4T/d1)는 상기 중심 홀들(86)의 면적 밀도(πd2T/π(d2/2)2 = 4T/d2)보다 거의 d2/d1(에지 홀들(84)과 중심 홀들(86)의 개수들과, 에지 영역(81) 및 중심 영역(83)의 단위 면적들(ex, 1/(R1-R2), 1/R2)의 관계식을 생략) 배 클 수 있다. Referring to FIG. 6, the thickness T of the plate 82 of the collimator 80 is constant, and the diameter of the holes 88 may decrease from the center of the plate 82 toward the edge. For example, the first diameter d 1 of the edge holes 84 may be smaller than the second diameter d 2 of the center holes 86 . The number of edge holes 84 may be greater than the number of center holes 86 per unit area of the plate 82. The area density of the edge holes 84 (πd 1 T/π(d 1 /2) 2 = 4T/d 1 ) is the area density of the center holes 86 (πd 2 T/π(d 2 /2) 2 = 4T/d 2 ) than almost d 2 /d 1 (the number of edge holes 84 and center holes 86 and the unit areas of edge area 81 and center area 83 (ex, 1 (Omitting the relational expressions /(R 1 -R 2 ), 1/R 2 ) can be twice as large.

이와 같이 구성된 본 발명의 반도체 소자의 제조장치(100)를 이용한 반도체 소자의 제조방법을 설명하면 다음과 같다.The method of manufacturing a semiconductor device using the semiconductor device manufacturing apparatus 100 of the present invention configured as described above will be described as follows.

도 7은 본 발명의 반도체 소자의 제조방법의 일 예를 보여준다. 도 8 내지 도 16은 도 7의 반도체 소자의 제조방법을 보여주는 공정 단면도들이다.Figure 7 shows an example of a method for manufacturing a semiconductor device of the present invention. Figures 8 to 16 are cross-sectional process views showing the manufacturing method of the semiconductor device of Figure 7.

도 7을 참조하면, 본 발명의 일 예에 따른 반도체 소자의 제조방법은 상전이 메모리 소자의 제조방법을 포함할 수 있다. 일 예에 따르면, 본 발명의 반도체 소자의 제조방법은, 워드 라인을 형성하는 단계(S10), 제 1 몰드 막을 형성하는 단계(S20), 다이오드를 형성하는 단계(S30), 하부 전극을 형성하는 단계(S40), 상전이 막을 형성하는 단계(S50), 상부 전극을 형성하는 단계(S60) 및 비트 라인을 형성하는 단계(S70)를 포함할 수 있다.Referring to FIG. 7, a method of manufacturing a semiconductor device according to an example of the present invention may include a method of manufacturing a phase change memory device. According to one example, the method of manufacturing a semiconductor device of the present invention includes forming a word line (S10), forming a first mold film (S20), forming a diode (S30), and forming a lower electrode. It may include a step (S40), a step of forming a phase change film (S50), a step of forming an upper electrode (S60), and a step of forming a bit line (S70).

도 7 및 도 8을 참조하면, 기판(W) 상에 워드 라인(102)을 형성한다(S10). 상기 기판(W)은 실리콘 웨이퍼를 포함할 수 있다. 상기 워드 라인(102)은 도전 층(ex, 실리콘 불순물 층 또는 금속)을 포함할 수 있다. 상기 워드 라인(102)은 상기 기판(W) 내에 도핑될 도전성 불순물의 이온주입공정으로 형성될 수 있다. 이와 달리, 상기 워드 라인(102)은 도전층의 박막증착공정(ex, PVD, or CVD), 포토리소그래피 공정, 및 식각 공정으로 형성될 수 있다. 상기 워드 라인(102)은 상기 기판(W) 상에 제 1 방향(미도시)으로 연장할 수 있다.Referring to FIGS. 7 and 8, a word line 102 is formed on the substrate W (S10). The substrate W may include a silicon wafer. The word line 102 may include a conductive layer (eg, a silicon impurity layer or metal). The word line 102 may be formed through an ion implantation process of conductive impurities to be doped into the substrate (W). Alternatively, the word line 102 may be formed through a thin film deposition process (ex, PVD, or CVD) of a conductive layer, a photolithography process, and an etching process. The word line 102 may extend in a first direction (not shown) on the substrate W.

도 7 및 도 9를 참조하면, 상기 워드 라인(102)의 일부와 상기 기판(W) 상에 제 1 몰드 막(104)을 형성한다(S20). 상기 제 1 몰드 막(104)은 유전체 층(ex, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물)을 포함할 수 있다. 상기 제 1 몰드 막(104)은 상기 유전체 층의 박막증착공정(ex, CVD)으로 형성될 수 있다. 상기 제 1 몰드 막(104)은 제 1 콘택 홀(105)을 가질 수 있다. 상기 제 1 콘택 홀(105)은 상기 워드 라인(102)의 일부를 외부로 노출시킬 수 있다. 상기 제 1 콘택 홀(105)은 포토리소그래피 공정 및 상기 제 1 몰드 막(104)의 식각 공정으로 형성될 수 있다.Referring to FIGS. 7 and 9 , a first mold film 104 is formed on a portion of the word line 102 and the substrate W (S20). The first mold film 104 may include a dielectric layer (eg, silicon oxide, silicon nitride, silicon oxynitride). The first mold film 104 may be formed through a thin film deposition process (ex, CVD) of the dielectric layer. The first mold film 104 may have a first contact hole 105. The first contact hole 105 may expose a portion of the word line 102 to the outside. The first contact hole 105 may be formed through a photolithography process and an etching process of the first mold layer 104.

도 7 및 도 10을 참조하면, 상기 제 1 몰드 막(104)의 제 1 콘택 홀(105) 내에 다이오드(110)를 형성한다(S30). 상기 다이오드(110)는 상기 제 1 콘택 홀(105)의 하부 내에 형성될 수 있다. 상기 다이오드(110)는 폴리 실리콘의 증착 공정 및 도전성 불순물(ex, 보론, 아세닉)의 이온주입공정으로 형성될 수 있다. 상기 다이오드(110)는 제 1 도핑 영역(106)과 제 2 도핑 영역(108)을 포함할 수 있다. 상기 제 1 도핑 영역(106)은 상기 제 1 콘택 홀(105) 내의 상기 워드 라인(102) 상에 형성될 수 있다. 상기 제 2 도핑 영역(108)은 상기 제 1 도핑 영역(106) 상에 형성될 수 있다. 상기 제 1 도핑 영역(106) 내의 도전성 불순물은 상기 제 2 도핑 영역(108) 내의 도전성 불순물과 다를 수 있다. 예를 들어, 상기 제 1 도핑 영역(106) 내의 도전성 불순물이 보론일 경우, 상기 제 2 도핑 영역(108) 내의 도전성 불순물은 아세닉일 수 있다.Referring to FIGS. 7 and 10 , a diode 110 is formed in the first contact hole 105 of the first mold film 104 (S30). The diode 110 may be formed in the lower portion of the first contact hole 105. The diode 110 may be formed through a polysilicon deposition process and a conductive impurity (ex, boron, arsenic) ion implantation process. The diode 110 may include a first doped region 106 and a second doped region 108. The first doped region 106 may be formed on the word line 102 within the first contact hole 105. The second doped region 108 may be formed on the first doped region 106. The conductive impurities in the first doped region 106 may be different from the conductive impurities in the second doped region 108. For example, when the conductive impurity in the first doped region 106 is boron, the conductive impurity in the second doped region 108 may be arsenic.

도 7 및 도 11을 참조하면, 상기 다이오드(110) 상에 하부 전극(112)을 형성한다(S40). 상기 하부 전극(112)은 상기 제 1 콘택 홀(105)의 상부에 형성될 수 있다. 상기 하부 전극(112)은 다마신 공정으로 형성될 수 있다. 예를 들어, 상기 하부 전극(112)은 금속 또는 금속 실리사이드의 증착 공정과, 연마 공정으로 형성될 수 있다. Referring to Figures 7 and 11, a lower electrode 112 is formed on the diode 110 (S40). The lower electrode 112 may be formed on the first contact hole 105 . The lower electrode 112 may be formed through a damascene process. For example, the lower electrode 112 may be formed through a metal or metal silicide deposition process and a polishing process.

도 7 및 도 12 내지 도 14를 참조하면, 상기 하부 전극(112) 상에 상전이 막(116)을 형성한다(S50). 상기 상전이 막(116)은 다마신 공정으로 형성될 수 있다. Referring to Figures 7 and 12 to 14, a phase transition film 116 is formed on the lower electrode 112 (S50). The phase transfer film 116 may be formed through a damascene process.

도 17은 도 7의 상전이 막(116)을 형성하는 단계(S50)의 일 예를 보여준다.FIG. 17 shows an example of the step (S50) of forming the phase change film 116 of FIG. 7.

도 17을 참조하면, 상기 상전이 막(116)을 형성하는 단계(S50)는 제 2 몰드 막을 형성하는 단계(S52), 상기 제 2 몰드 막 내에 제 2 콘택 홀을 형성하는 단계(S54), 예비 상전이 막을 증착하는 단계(S56) 및 상기 예비 상전이 막을 연마하는 단계(S58)를 포함할 수 있다.Referring to FIG. 17, the step of forming the phase change film 116 (S50) includes the step of forming a second mold film (S52), the step of forming a second contact hole in the second mold film (S54), and the preliminary It may include depositing a phase change film (S56) and polishing the preliminary phase change film (S58).

도 12 및 도 17을 참조하면, 상기 하부 전극(112) 및 상기 제 1 몰드 막(104) 상에 제 2 몰드 막(114)을 형성한다(S52). 상기 제 2 몰드 막(114)은 유전체 층(ex, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물)을 포함할 수 있다. 상기 제 2 몰드 막(114)은 상기 유전체 층의 박막증착공정(ex, CVD)으로 형성될 수 있다.Referring to FIGS. 12 and 17 , a second mold film 114 is formed on the lower electrode 112 and the first mold film 104 (S52). The second mold film 114 may include a dielectric layer (eg, silicon oxide, silicon nitride, silicon oxynitride). The second mold film 114 may be formed through a thin film deposition process (ex, CVD) of the dielectric layer.

도 13 및 도 17을 참조하면, 상기 하부 전극(112) 상의 상기 제 2 몰드 막(114)의 일부를 식각하여 제 2 콘택 홀(115)을 형성한다(S54). 상기 제 2 콘택 홀(115)은 포토리소그래피 공정 및 상기 제 2 몰드 막(114)의 식각 공정으로 형성될 수 있다. Referring to FIGS. 13 and 17 , a portion of the second mold film 114 on the lower electrode 112 is etched to form a second contact hole 115 (S54). The second contact hole 115 may be formed through a photolithography process and an etching process of the second mold layer 114.

도 1, 도 3 내지 도 6, 도 14, 도 17을 참조하면, 상기 반도체 소자의 제조장치(100)는 상기 하부 전극(112) 및 상기 2 몰드 막(114) 상에 예비 상전이 막(116a)을 증착하여 상기 제 2 콘택 홀(115)을 매립한다(S56). 상기 예비 상전이 막(116a)은 칼코게나이드 화합물(ex, Ge, Sb, Te)을 포함할 수 있다. 예를 들면, 상기 예비 상전이 막(116a)은 상기 플레이트(82)와 상기 플레이트(82)의 중심으로부터 에지 방향으로 증가하는 면적 밀도를 갖는 홀들(88)을 포함한 콜리메이터(80)를 이용하는 물리기상증착방법(ex, sputtering)에 의해 균일한 두께로 형성될 수 있다. 1, 3 to 6, 14, and 17, the semiconductor device manufacturing apparatus 100 includes a preliminary phase transfer film 116a on the lower electrode 112 and the two mold films 114. The second contact hole 115 is filled by depositing (S56). The preliminary phase transfer film 116a may include a chalcogenide compound (ex, Ge, Sb, Te). For example, the preliminary phase transfer film 116a may be formed by physical vapor deposition using the plate 82 and a collimator 80 including holes 88 with an area density increasing from the center of the plate 82 to the edge. It can be formed to a uniform thickness by a method (ex, sputtering).

도 18은 도 1의 콜리메이터(80) 없이 형성된 일반적인 예비 상전이 막(116b) 내의 보이드 결함(117)을 보여준다. FIG. 18 shows a void defect 117 in a typical preliminary phase transfer film 116b formed without the collimator 80 of FIG. 1.

도 18을 참조하면, 일반적인 예비 상전이 막(116b)은 제 2 콘택 홀(115) 상의 오버행(119)에 의한 보이드 결함(117)을 가질 수 있다. 도 1의 소스 입자(62)의 직진성이 낮을 때, 상기 오버행(119)과 상기 보이드 결함(117)은 상기 제 2 콘택 홀(115) 내에서 유발될 수 있다. 또한, 일반적인 예비 상전이 막(116b)이 빠르게 형성될 때, 상기 오버행(119)과 상기 보이드 결함(117)은 제 2 콘택 홀(115)의 상부와 내부에 각각 생성될 수 있다. 도 1의 소스 입자들(62)의 증착율이 증가할 때, 상기 오버행(119)과 상기 보이드 결함(117)은 상기 일반적인 예비 상전이 막(116b) 내에 생성될 수 있다. Referring to FIG. 18 , the general preliminary phase transfer layer 116b may have a void defect 117 due to an overhang 119 on the second contact hole 115 . When the straightness of the source particle 62 in FIG. 1 is low, the overhang 119 and the void defect 117 may be caused within the second contact hole 115. Additionally, when the general preliminary phase transfer layer 116b is quickly formed, the overhang 119 and the void defect 117 may be created on the top and inside the second contact hole 115, respectively. When the deposition rate of the source particles 62 in FIG. 1 increases, the overhang 119 and the void defect 117 may be created in the general preliminary phase transfer film 116b.

도 1 내지 도 6 및 도 13을 참조하면, 상기 콜리메이터(80)는 상기 소스 입자(62)의 직진성을 증가시켜 상기 예비 상전이 막(116a)을 상기 제 2 콘택 홀(115) 내에 상기 오버행(119)과 상기 보이드 결함(117) 없이 형성시킬 수 있다.Referring to FIGS. 1 to 6 and 13 , the collimator 80 increases the straightness of the source particles 62 to place the preliminary phase transfer film 116a within the second contact hole 115 and the overhang 119. ) and can be formed without the void defect 117.

또한, 상기 콜리메이터(80)는 상기 기판(W)의 중심 영역과 에지 영역에서의 상기 예비 상전이 막(116a) 내의 금속 성분(ex, Sb, Te)의 승화 속도 차이를 보상 및/또는 제거하여 상기 예비 상전이 막(116a)을 균일한 두께로 형성시킬 수 있다. 상기 콜리메이터(80)는 상기 소스 입자들(62)의 증착율을 감소시켜 상기 예비 상전이 막(116a) 내에서의 오버행(119) 또는 보이드 결함(117)을 제거할 수 있다. 상기 소스 입자들(62)은 상기 콜리메이터(80)의 홀들(88)의 면적 속도에 비례하여 상기 홀들(88) 내에 흡착 또는 필터링될 수 있다. In addition, the collimator 80 compensates for and/or removes the difference in sublimation rate of the metal components (ex, Sb, Te) in the preliminary phase transfer film 116a between the center region and the edge region of the substrate W to The preliminary phase transfer film 116a can be formed to have a uniform thickness. The collimator 80 may reduce the deposition rate of the source particles 62 and remove the overhang 119 or void defect 117 in the preliminary phase transfer film 116a. The source particles 62 may be adsorbed or filtered into the holes 88 of the collimator 80 in proportion to the area velocity of the holes 88.

도 14 및 도 17을 참조하면, 상기 예비 상전이 막(116a)을 연마하여 상기 제 2 콘택 홀(115) 내에 상기 상전이 막(116)을 형성한다(S58). 상기 예비 상전이 막(116a)은 화학적기계적연마(CMP) 방법으로 연마될 수 있다. 상기 예비 상전이 막(116a)는 상기 기판(W)의 상부면이 노출될 때까지 연마될 수 있다.Referring to FIGS. 14 and 17 , the preliminary phase transfer film 116a is polished to form the phase transfer film 116 in the second contact hole 115 (S58). The preliminary phase transfer film 116a may be polished using a chemical mechanical polishing (CMP) method. The preliminary phase transfer layer 116a may be polished until the upper surface of the substrate W is exposed.

도 7 및 도 15를 참조하면, 상기 상전이 막(116) 및 상기 제 2 몰드 막(114) 상에 상부 전극(118)을 형성한다(S60). 상기 상부 전극(118)은 금속의 박막증착공정(ex, PVD 또는 CVD), 포토리소그래피 공정, 및 식각 공정으로 형성될 수 있다.Referring to FIGS. 7 and 15 , an upper electrode 118 is formed on the phase transfer film 116 and the second mold film 114 (S60). The upper electrode 118 may be formed through a metal thin film deposition process (eg, PVD or CVD), a photolithography process, and an etching process.

도 7 및 도 16을 참조하면, 상기 상부 전극(118) 상에 비트 라인(120)을 형성한다(S70). 상기 비트 라인(120)은 금속의 박막증착공정(ex, PVD 또는 CVD), 포토리소그래피 공정, 및 식각 공정으로 형성될 수 있다. 상기 비트 라인(120)은 상기 워드 라인(102)의 제 1 방향과 다른 제 2 방향으로 연장할 수 있다. Referring to FIGS. 7 and 16, a bit line 120 is formed on the upper electrode 118 (S70). The bit line 120 may be formed through a metal thin film deposition process (eg, PVD or CVD), a photolithography process, and an etching process. The bit line 120 may extend in a second direction different from the first direction of the word line 102.

본 발명의 반도체 소자의 제조방법은 전술한 상전이 막(116)의 형성 공정뿐만 아니라 다른 일반적인 스퍼터링 공정에서도 적용될 수 있다.The method for manufacturing a semiconductor device of the present invention can be applied not only to the above-described process of forming the phase transfer film 116 but also to other general sputtering processes.

이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.As above, embodiments are disclosed in the drawings and specifications. Although specific terms are used here, they are used only for the purpose of describing the present invention and are not used to limit the meaning or scope of the present invention described in the patent claims. Therefore, those skilled in the art will understand that various modifications and other equivalent embodiments are possible. Therefore, the true scope of technical protection of the present invention should be determined by the technical spirit of the attached patent claims.

Claims (10)

챔버;
상기 챔버의 하부에 배치되어 기판을 가열하는 히터 척;
상기 히터 척 상의 상기 기판으로부터 제 1 거리에 배치되고, 상기 기판 상에 증착되는 칼코게나이드 화합물의 소스를 포함하는 타깃;
상기 챔버의 상부에 배치되고 상기 타깃에 플라즈마를 유도하여 상기 소스의 입자를 생성하는 플라즈마 전극; 및
상기 히터 척과 상기 타깃 사이에 배치되는 콜리메이터를 포함하되,
상기 콜리메이터는 복수개의 홀들을 갖고, 상기 제 1 거리보다 큰 제 1 반경을 갖는 플레이트를 포함하되,
상기 플레이트는 20mm 내지 40mm의 두께를 갖고,
상기 플레이트는:
상기 제 1 반경의 절반보다 큰 제 2 반경을 갖는 중심 영역; 및
상기 중심 영역의 둘레에 제공되는 에지 영역을 포함하되,
상기 복수개의 홀들은:
상기 중심 영역 내에 배치되고, 제 1 종횡비를 갖는 중심 홀들; 및
상기 에지 영역 내에 배치되고, 제 2 종횡비를 갖는 에지 홀들을 포함하되,
상기 중심 홀들의 각각은 제 1 직경을 갖고,
상기 에지 홀들의 각각은 상기 제 1 직경보다 작은 제 2 직경을 갖고,
상기 에지 홀들은 상기 중심 홀들 사이의 거리와 동일한 거리를 갖고, 상기 플레이트의 단위면적당 상기 중심 홀들의 개수보다 많은 개수를 갖고 상기 중심 홀들보다 밀집하고,
상기 중심 홀들은:
상기 중심 영역의 중심에 제공되는 내부 중심 홀들; 및
상기 중심 영역의 최 외곽에 제공되는 외부 중심 홀들을 포함하되,
상기 내부 중심 홀들 및 상기 외부 중심 홀들은 서로 동일한 상기 제 1 직경을 갖고,
상기 에지 홀들은:
상기 중심 영역에 인접한 상기 에지 영역 내에 배치되는 내부 에지 홀들; 및
상기 에지 영역의 최 외곽에 제공되는 외부 에지 홀들을 포함하되,
상기 내부 에지 홀들 및 상기 외부 에지 홀들은 서로 동일한 상기 제 2 직경을 갖고,
상기 제 1 직경은 상기 플레이트의 두께에 대해 0.83배이고,
상기 제 2 직경은 상기 플레이트의 두께에 대해 0.71배 내지 0.83배인 반도체 소자의 제조장치.
chamber;
a heater chuck disposed at the bottom of the chamber to heat the substrate;
a target disposed on the heater chuck at a first distance from the substrate and including a source of a chalcogenide compound to be deposited on the substrate;
a plasma electrode disposed at the top of the chamber and generating particles of the source by inducing plasma to the target; and
Including a collimator disposed between the heater chuck and the target,
The collimator includes a plate having a plurality of holes and a first radius greater than the first distance,
The plate has a thickness of 20 mm to 40 mm,
The plate:
a central region having a second radius greater than half of the first radius; and
Including an edge area provided around the center area,
The plurality of holes are:
central holes disposed within the central region and having a first aspect ratio; and
Edge holes disposed within the edge area and having a second aspect ratio,
Each of the central holes has a first diameter,
Each of the edge holes has a second diameter that is smaller than the first diameter,
The edge holes have the same distance as the distance between the center holes, have a greater number than the number of center holes per unit area of the plate, and are denser than the center holes,
The central holes are:
internal central holes provided at the center of the central area; and
Including external center holes provided at the outermost edge of the central area,
The inner center holes and the outer center holes have the same first diameter,
The edge holes are:
inner edge holes disposed within the edge area adjacent to the center area; and
Including external edge holes provided at the outermost edge of the edge area,
the inner edge holes and the outer edge holes have the same second diameter,
the first diameter is 0.83 times the thickness of the plate,
The second diameter is 0.71 to 0.83 times the thickness of the plate.
 삭제delete 제 1 항에 있어서,
상기 플레이트의 두께는 상기 중심으로부터 상기 에지 방향으로 증가하는 반도체 소자의 제조장치.
According to claim 1,
A semiconductor device manufacturing apparatus wherein the thickness of the plate increases from the center to the edge.
 삭제delete 삭제delete 삭제delete 제 1 항에 있어서,
상기 홀들은 육각형의 벌집 모양을 갖는 반도체 소자의 제조장치.
According to claim 1,
A semiconductor device manufacturing device in which the holes have a hexagonal honeycomb shape.
 삭제delete 제 1 항에 있어서,
상기 에지 영역은 상기 제 1 직경보다 큰 제 1 두께를 갖되,
상기 중심 영역은 상기 제 2 직경과 동일한 제 2 두께를 갖는 반도체 소자의 제조장치.
According to claim 1,
wherein the edge region has a first thickness greater than the first diameter,
The central region has a second thickness equal to the second diameter.
 제 9 항에 있어서,
상기 제 1 두께는 상기 제 1 직경의 1.2 내지 1.4 배인 반도체 소자의 제조장치

According to clause 9,
The first thickness is 1.2 to 1.4 times the first diameter.
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