KR102639302B1 - 표시 패널 및 표시 패널의 제조 방법 - Google Patents

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Abstract

본 기재는, 유리 재질의 제1 기판층과 제1 기판층과 접하는 폴리머 재질의 제2 기판층을 포함하는 기판, 기판 상에 형성되는 박막 트랜지스터 및 박막 트랜지스터 상에 형성되는 발광소자를 포함하는 표시 패널 및 표시 패널의 제조 방법에 관한 것으로, 본 기재에 의하면 제품의 파손 및 불량 발생이 방지될 수 있는 표시 패널 및 표시 패널의 제조 방법을 제공할 수 있다.

Description

표시 패널 및 표시 패널의 제조 방법 {DISPLAY APPARATUS AND MANUFACTURING METHOD THEREOF}
본 기재는 표시 패널 및 표시 패널의 제조 방법에 관한 것이다.
최근 크게 발달한 스마트폰을 필두로 소형 전자 기기에 사용되는 표시 장치에 대한 수요가 증대되고 있다. 스마트폰 이외에도 태블릿 pc, 스마트워치와 같은 스마트 전자기기 이외에도 자동차용 네비게이션과 같이 터치 스크린을 동반한 표시 장치와 같은 일상 생활에 사용되는 전자 기기에까지 점차 사용 폭이 증대되고 있다.
이와 같이, 표시 장치의 수요가 증대됨에 따라 휴대 및 이동이 편리하도록 무게를 가볍게 하고 부피를 감소시키기 위하여 표시 장치들의 두께를 점차 얇게 만드는 추세이다. 다만, 두께가 얇아짐에 따라 표시 장치가 쉽게 파손되거나 제품의 불량이 발생하는 것과 같은 다양한 문제점이 발생될 우려가 있다.
본 기재는, 제품의 파손 및 불량 발생이 방지될 수 있는 표시 패널 및 표시 패널의 제조 방법을 제공하고자 한다.
또한, 본 발명이 해결하고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 패널은, 유리 재질의 제1 기판층과 제1 기판층과 접하는 폴리머 재질의 제2 기판층을 포함하는 기판, 기판 상에 형성되는 박막 트랜지스터 및 박막 트랜지스터 상에 형성되는 발광소자를 포함한다.
본 실시예에 따른 표시 패널은, 제2 기판층과 박막 트랜지스터 사이에 형성되는 버퍼층을 더 포함할 수 있다.
이때, 제2 기판층의 열전달 계수는 버퍼층의 열전달 계수보다 작을 수 있으며, 제2 기판층의 열전달 계수는 0.5W/m.K 이하일 수 있다.
한편, 버퍼층은 무기물 재질로 이루어질 수 있다.
제2 기판층의 면적은 제1 기판층의 면적보다 작으며, 제2 기판층의 가장자리는 제1 기판층의 가장자리에 둘러싸여 배치될 수 있다.
제1 기판층의 가장자리로부터 제2 기판층의 가장자리 사이의 간격은 20um 이상 100um 이하일 수 있다.
제1 기판층의 두께는 0.2 내지 0.4 mm 이며, 제2 기판층의 두께는 1 내지 100um 일 수 있다.
한편, 본 발명의 다른 실시예에 따른 표시 패널의 제조 방법은, 유리 재질의 제1 기판층의 일면에 폴리머 재질의 제2 기판층을 형성하는 단계, 제2 기판층 상에 박막 트랜지스터를 형성하는 단계 및 박막 트랜지스터 상에 발광소자를 형성하는 단계를 포함한다.
본 실시예에 따른 표시 패널의 제조 방법은, 박막 트랜지스터는 비정질 실리콘을 포함하는 재질로 형성되는 반도체층을 포함하고, 비정질 실리콘을 다결정질 실리콘으로 결정화시키는 단계를 더 포함할 수 있다.
결정화 단계는 저온 다결정 실리콘(Low Temperature Polycrystalline Silicon, LTPS) 공정일 수 있다.
기판을 준비하는 단계는, 복수의 단위 표시 패널에 대응하는 크기의 면적을 갖는 모 기판으로 상기 제1 기판층을 제공하고, 모 기판 상에 단위 표시 패널에 대응되는 크기를 가지도록 제2 기판층을 형성하는 것을 포함할 수 있다.
본 실시예에 따른 표시 패널의 제조 방법은, 제1 기판층의 면적이 제2 기판층의 면적보다 크고, 제2 기판층의 가장자리는 제1 기판층의 가장자리에 둘러싸여 배치되도록 제1 기판층을 절단하는 단계를 더 포함할 수 있다.
제1 기판층의 가장자리로부터 제2 기판층의 가장자리 사이의 간격은 20um 이상 100um 이하일 수 있다.
본 실시예에 따른 표시 패널의 제조 방법은, 제2 기판층과 박막 트랜지스터 사이에 형성되는 버퍼층을 형성하는 단계를 더 포함할 수 있다.
제2 기판층의 열전달 계수는 버퍼층의 열전달 계수보다 작을 수 있으며, 제2 기판층의 열전달 f계수는 0.5W/m.K 이하일 수 있다.
한편, 버퍼층은 무기물 재질로 이루어질 수 있다.
제1 기판층은, 제2 기판층과 접하는 제1 면과 제1 면의 반대쪽에 위치하는 제2 면을 포함하고, 본 실시예에 따른 표시 패널의 제조 방법은, 제1 기판층의 제2 면을 식각하는 단계를 더 포함할 수 있다.
제1 기판층의 제2 면을 식각하는 단계는, 제1 기판층의 두께가 0.2 내지 0.4 mm 의 범위에 속하도록 식각하는 것을 포함할 수 있다.
한편, 제1 기판층의 일면 상에 도포되어 경화된 제2 기판층의 두께는 1 내지 100um 일 수 있다.
본 기재에 의하면 제품의 파손 및 불량 발생이 방지될 수 있는 표시 패널 및 표시 패널의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 패널 중 하나의 화소의 단면도이다.
도 2는 도 1의 단면을 가지는 표시 패널의 사시도이다.
도 3은 제2 기판층의 존재 여부에 따른 반도체층의 얼룩 불량률을 도시한 도표이다.
도 4는 버퍼층을 형성하는 물질의 두께 차이에 따른 반도체층의 얼룩 불량률을 도시한 도표이다.
도 5는 본 발명의 일 실시예에 따른 제2 기판층이 형성된 제1 기판층의 절단선을 도시한 도면이다.
도 6은 도 5에서 제2 기판층이 형성된 제1 기판층을 절단한 단면의 모습을 도시한 도면이다.
도 7은 도 2의 표시 패널의 단면도이다.
도 8은 본 발명의 변형예에 따른 표시 패널의 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 패널의 제조 방법을 순서대로 도시한 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명하면 다음과 같다. 다만, 본 발명을 설명함에 있어서, 이미 공지된 기능 혹은 구성에 대한 설명은, 본 발명의 요지를 명료하게 하기 위하여 생략하기로 한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분을 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서 설명의 편의를 위해 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1에는 본 발명의 일 실시예에 따른 표시 패널(100)의 단면도가 도시되어 있으며, 도 2에는 도 1과 같은 단면을 가지는 표시 패널(100)이 도시되어 있다.
도 1에 도시된 것과 같이, 본 발명의 일 실시예에 따른 표시 패널(100)은, 기판(110), 박막 트랜지스터(130) 및 발광소자층(140)를 포함한다.
기판(110)은 제1 기판층(112)과 제2 기판층(114)을 포함하는 이중 구조로 형성된다. 본 실시예의 제1 기판층(112) 및 제2 기판층(114)은 서로 상이한 물성을 가진다.
보다 구체적으로는, 제1 기판층(112)은 유리 재질로 이루이지며, 제2 기판층(114)은 제1 기판층(112) 상에 형성되는 폴리머층으로 이루어진다. 기판(110)의 박형화에 따라 강성(rigidity) 및 취성(brittleness)의 성질을 가지는 유리 재질의 제1 기판층(112)은 외부의 충격으로부터 파손될 우려가 매우 높다. 따라서 제1 기판층(112)에 비하여 상대적으로 연성(延性, ductility)의 성질을 가지는 폴리머 재질의 제2 기판층(114)을 배치하여 제1 기판층(112)의 파손을 방지할 수 있다.
기판(110) 상에는 박막 트랜지스터(130)가 형성될 수 있다. 박막 트랜지스터(130)는 채널 영역(132a), 소스 영역(132b) 및 드레인 영역(132c)을 포함하는 반도체층(132)과 게이트 전극(134), 소스 전극(136) 및 드레인 전극(138)을 포함하는 다층 구조로 형성될 수 있다. 반도체층(132), 게이트 전극(134)과 소스 전극(136) 및 드레인 전극(138)은 각각 다른 층에 배치되며, 소스 전극(136) 및 드레인 전극(138)은 동일한 층에 배치될 수 있다. 소스 전극(136) 및 드레인 전극(138)은 도 1에 도시된 것과 같이 반도체층(132)의 소스 영역(132b) 및 드레인 영역(132c)과 컨택홀을 통해서 전기적으로 접촉될 수 있다.
이때 반도체층(132)은 실리콘 재질을 포함하여 형성될 수 있다. 반도체층(132)을 형성하는 실리콘 재질은 먼저 비정질 실리콘(amorphous silicon)으로 증착되었다가, 이후 레이저와 같은 에너지원에 의해 다결정질 실리콘(poly-crystal silicon)으로 결정화될 수 있다.
결정화되는 동안에는 반도체층(132)에 가해진 에너지가 외부로 쉽게 빠져나가지 못하고 결정의 성장에 충분히 사용되어야 한다. 비정질 실리콘에서 다결정질 실리콘으로 결정이 충분히 성장하지 못하면 반도체층(132)에 얼룩이 발생되어 반도체층(132)의 불량을 야기한다.
본 실시예와 같이 제2 기판층(114)을 더 포함하는 경우, 제2 기판층(114)이 반도체층(132)에 가해진 에너지가 외부로 방출되는 것을 방지하고, 반도체층(132)의 냉각 속도를 지연시켜 결정이 충분히 성장되는 것을 돕는다.
도 3에는 본 실시예와 같이, 제2 기판층(114)의 존재 여부에 따른 반도체층(132)의 얼룩 불량률을 도시한 도표이다. 실험에 사용된 제2 기판층(114)은 폴리이미드(polyimide) 재질의 고분자로, 20um의 두께로 형성되었다. 도 3의 가로축은 제2 기판층(114)이 있는 샘플과 없는 샘플을 각각 5개씩 준비하여 순서대로 나타낸 샘플의 번호이며, 세로축은 결정화 공정을 마친 반도체층(132)에 얼룩이 발생한 정도를 그래프의 높이로 표시한 것이다. 세로축 그래프의 높이가 높을수록 얼룩이 많이 발생된 것이다.
도 3에 도시된 것과 같이, 제2 기판층(114)의 존재 여부에 따라 반도체층(132)에 발생되는 얼룩에 의한 불량률이 크게 차이 나는 것을 확인할 수 있다. 제2 기판층(114)이 존재하는 경우, 제2 기판층(114)이 존재하지 않는 경우와 비교하여 반도체층(132)의 얼룩 불량률이 매우 높음을 알 수 있다.
한편, 본 실시예에 따른 표시 패널(100)은 제2 기판층(114)과 박막 트랜지스터(130) 사이에 형성되는 버퍼층(120)을 더 포함한다. 본 실시예에 따른 버퍼층(120)은 SiNx, SiO2와 같은 무기물로 이루어질 수 있다. 본 실시예에 따른 버퍼층(120)은 기판(110)과 박막 트랜지스터(130) 사이에 형성되어 기판(110)으로부터 오염 물질이 유입되어 박막 트랜지스터(130)에 의한 표시 패널(100)의 구동을 방해하는 것을 방지하며, 제2 기판층(114)과 마찬가지로 반도체층(132)의 결정이 충분히 성장할 수 있도록 단열층의 역할을 할 수 있다.
이때, 본 실시예의 제2 기판층(114)은 버퍼층(120)의 열전달 계수보다 더 작은 열전달 계수를 가지는 물질로 이루어질 수 있다. 표 1에는 버퍼층(120)을 형성하는 대표적인 무기물 물질인 SiNx, SiO2 및 다양한 고분자 물질의 열전달 계수가 기재되어 있다. 표 1에 기재된 것과 같이 본 실시예에 따른 제2 기판층(114)은 0.5 W/m.K 이하의 열전달 계수를 가지는 고분자 물질일 수 있다. 따라서 표 1에 기재된 고분자 물질 이외에도 열전달 계수가 0.5 W/m.K인 물질이라면 본 발명의 실시 범위에 포함될 수 있을 것이다.
재질 열전달계수 (단위: W/m.K)
폴리에스테르(polyester) 0.15~0.4
폴리비닐(polyvinyl) 0.14~0.17
폴리카보네이트(polycarbonate) 0.19
폴리에틸렌(polyethylene) 0.23
폴리아세테이트(polyacetate) 0.17
폴리프로필렌(polypropylene) 0.14
폴리스티렌(polystyrene) 0.10~0.14
폴리이미드(polyimide) 0.35
폴리에테르술폰(polyethersulphone; PES) 0.26
SiO2 1.5
SiNx 30
도 4에는 버퍼층(120)을 형성하는 물질의 두께 차이에 따른 반도체층(132)의 얼룩 불량률을 도시한 도표이다. 도 4의 가로축은 각각 SiNx 및 SiO2의 두께에 따른 샘플을 나타낸 것이며, 세로축은 결정화 공정을 마친 반도체층(132)에 얼룩이 발생한 정도를 그래프의 높이로 표시한 것이다. 세로축 그래프의 높이가 높을수록 얼룩이 많이 발생된 것이다.
도 4에 도시된 것과 같이 열전달 계수가 큰 SiNx의 두께가 두껍게 형성될수록 반도체층(132)에 발생되는 얼룩이 많으며, 반대로 열전달 계수가 작은 SiO2의 두께가 두껍게 형성될수록 반도체층(132)에 발생되는 얼룩이 적음을 확인할 수 있다.
따라서 제2 기판층(114)의 열전달 계수가 작을수록 반도체층(132)의 얼룩이 더 적게 발생될 수 있음 역시 쉽게 이해할 수 있다.
한편, 제1 기판층(112)의 두께는 0.2 내지 0.4mm일 수 있으며, 제2 기판층(114)은 1 내지 100um의 두께를 가지도록 형성될 수 있다. 제2 기판층(114)의 두께는 폴리머층이 도포되어 경화된 이후에 측정한 두께이다. 제2 기판층(114)이 1um 미만의 두께를 가지는 경우에는 폴리머층을 도포하여 제1 기판층(112)을 코팅하고, 도포된 폴리머층에서 용매를 휘발시키는 과정에서 두께의 불균일이 심해져 이후 형성되는 반도체층(132)의 결정화 단계에서 얼룩을 감소시키는 효과가 충분히 발휘될 수 없다. 또한 제2 기판층(114)이 100um를 초과하는 두께를 가지는 경우 휘발시켜야 하는 폴리머층의 용매의 양이 지나치게 많아 경제성이 떨어질 뿐만 아니라, 용매가 휘발된 이후에도 폴리머층의 무게 자체로 인해 제1 기판층(112)을 휘게 하는 불량을 야기할 수 있다.
도 5에는 모 기판 형태의 제1 기판층(112) 상에 표시 패널(100)에 대응되는 크기로 형성되는 제2 기판층(114) 및 이후 제1 기판층(112)을 절단하기 위한 절단선이 도시되어 있다. 도 6은 도 5에 표시된 절단선을 따라 절단한 기판(110)의 단면이 도시되어 있다.
도 5에 도시된 것과 같이 본 실시예의 제1 기판층(112)은 복수의 단위 표시 패널에 대응하는 크기의 면적을 가지는 모 기판으로 제공될 수 있다. 모 기판인 제1 기판층(112) 상에는 단위 표시 패널에 대응되는 크기를 가지도록 제2 기판층(114)가 형성된다. 따라서, 본 실시예에 따른 제2 기판층(114)의 면적은 제1 기판층(112)의 면적보다 작다.
도 6과 같이 제1 기판층(112)이 절단된 이후에도 제2 기판층(114)의 면적은 제1 기판층(112)의 면적보다 작다. 절단된 제1 기판층(112)의 가장자리는 도 5에 도시된 절단선 Ⅶ-Ⅶ을 따라 절단된 모서리와 동일하다. 따라서, 도 5에 도시된 것과 같이 제2 기판층(114)의 가장자리는 제1 기판층(112)의 가장자리에 둘러싸여 배치될 수 있다.
제1 기판층(112)을 절단하기 위해서는 제1 기판층(112)에 크랙을 발생시키고, 응력을 가함으로써, 크랙이 자연적으로 전파되면서 제1 기판층(112)을 절단시키는 방법을 사용할 수 있다. 이때, 고분자 물질로 이루어지는 제2 기판층(114)이 형성되면, 크랙의 자연적인 전파가 차단되므로, 제1 기판층(112)의 절단이 방해될 수 있다.
또한, 제1 기판층(112)의 절단을 위해 레이저를 이용한 커팅 방식도 이용될 수 있다. 이와 같은 방법을 사용하는 경우에도, 제1 기판층(112)과 제2 기판층(114)의 재질이 상이하므로, 제2 기판층(114)이 형성된 제1 기판층(112)의 영역을 절단하는 경우 불량이 발생될 우려가 있다. 따라서 도 5에 도시된 것과 같이 제1 기판층(112)은 모 기판으로 준비하고, 그 위에 단위 별로 완성될 표시 패널(100)에 대응되는 크기로 제2 기판층(114)을 형성한 뒤, 표시된 가상의 절단선과 같이 제1 기판층(112)을 절단할 수 있다. 도 5와 같은 방식으로 제1 기판층(112)을 절단하게 되면 제품의 불량 발생률이 보다 감소될 수 있을 것이다.
도 6에 도시된 것과 같이, 제2 기판층(114)은 표시 패널(100)의 가장자리를 형성하는 제1 기판층(112)의 가장자리로부터 일정 간격(W)을 두고 이격되어 배치된다.
이때, 제1 기판층(112)의 가장자리로부터 제2 기판층(114)의 가장자리 사이의 간격(W)은 20um 이상 100um 이하일 수 있다. 제1 기판층(112)의 가장자리와 제2 기판층(114)의 가장자리 사이의 간격(W)이 20um 미만인 경우에는 제1 기판층(112)의 절단 공정에서 발생될 수 있는 고르지 못한 절단면으로 인한 제품의 불량이 발생될 우려가 있으며, 100um를 초과하는 경우에는 제1 기판층(112)의 가장자리 부근에 형성되는 박막 트랜지스터(130)의 반도체층(132)의 결정화 공정에서 제2 기판층(114)의 역할을 충분히 발휘할 수 없다.
본 실시예의 표시 패널(100)은 도 1에 도시된 것과 같이, 박막 트랜지스터(130) 상에 형성되어 박막 트랜지스터(130)에 의해 구동되는 발광소자층(140)를 포함한다. 본 실시예의 발광소자층(140)는 화소 전극(142), 유기 발광층(144) 및 공통 전극(146)을 포함한다. 본 실시예의 표시 패널(100)은 표시 패널(100)의 각 화소에 대응되는 부분을 개방하는 화소 정의층(150)을 더 포함할 수 있다.
화소 전극(142)은 화소 정의층(150) 사이의 개방된 영역에 형성되며, 박막 트랜지스터(130)의 드레인 전극(138)과 전기적으로 연결된다. 화소 전극(142) 상에는 유기 발광층(144)이 형성되고 그 위에는 공통 전극(146)이 형성되어 화소 전극(142) 및 공통 전극(146)에서 발생되는 정공과 전자가 유기 발광층(144)에서 만나 여기자를 생성시킨 뒤, 여기자의 활성이 상실되면서 방출되는 빛을 이용하여 표시 패널(100)에 화상이 표시될 수 있다.
도 7에는 도 2에 도시된 절단선 Ⅶ-Ⅶ을 따라, 완성된 표시 패널(100)을 절단한 단면도가 도시되어 있다. 도 7에는 도 1에 도시된 것과 같이 기판(110), 박막 트랜지스터(130) 및 발광소자층(140)를 포함할 뿐만 아니라, 발광소자층(140)를 보호하기 위한 보호층(162)과, 보호층(162) 위에 형성되는 접착층(160)에 의해 보호층(162)에 부착되는 박막 봉지층과 같은 봉지부재(170)를 포함하는 표시 패널(100)이 도시되어 있다.
또한 도 8에는 본 실시예의 변형예에 따라, 박막 봉지층(172) 대신 기판(110)의 가장자리에 형성되는 실란트(172)에 의해 부착되는 봉지 글래스와 같은 봉지부재(170)를 포함하는 표시 패널(100)이 도시되어 있다.
도 7 및 도 8에 도시된 본 발명의 일 실시예 및 변형예에 따른 표시 패널(100)의 단면에서도 제2 기판층(114)의 가장자리가 제1 기판층(112)의 가장자리와 일정 간격(W)을 두고 제1 기판층(112)의 가장자리보다 표시 패널(100) 내부에 존재함을 알 수 있다.
이상에서는 본 발명의 일 실시예에 따른 표시 패널(100)에 대하여 설명하였다. 본 실시예에 따르면, 제품의 파손과 불량 발생이 방지될 수 있는 표시 패널(100)이 제공될 수 있다. 한편, 이하에서는 본 발명의 다른 실시예에 따른 표시 패널(100)의 제조 방법에 대해 설명하고자 한다.
도 9에는 발명의 다른 실시예에 따른 표시 패널(100)의 제조 방법을 순서대로 도시한 순서도가 도시되어 있다. 도 9에 도시된 것과 같이, 본 실시예에 따른 표시 패널(100)의 제조 방법은 유리 재질의 제1 기판층(112)의 일면에 폴리머 재질을 도포하여 제2 기판층(114)을 형성하는 단계(S100), 제2 기판층(114) 상에 박막 트랜지스터(130)를 형성하는 단계(S300) 및 박막 트랜지스터(130) 상에 발광소자층(140)를 형성하는 단계(S500)를 포함한다.
유리 재질의 제1 기판층(112)의 일면에 폴리머 재질을 도포하여 제2 기판층(114)을 형성하는 단계(S100)는 도 5에 도시된 것과 같이 모 기판(110)인 제1 기판층(112) 상에 폴리머 재질을 도포한 뒤 경화시켜 제2 기판층(114)을 형성하는 단계이다.
이때, 제1 기판층(112)의 면적이 제2 기판층(114)의 면적보다 크고, 제2 기판층(114)의 가장자리가 제1 기판층(112)의 가장자리에 둘러싸여 배치되도록, 도 5에 도시된 절단선 내부에 대응되는 형상으로 제2 기판층(114)이 형성될 수 있다.
제2 기판층(114)이 형성된 이후, 박막 트랜지스터(130)가 형성되기 이전에 먼저 버퍼층(120)을 형성하는 단계(S200)가 수행될 수 있다. 버퍼층(120)은 제2 기판층(114) 상에 형성되는 무기물 재질의 층으로, 기판(110)으로부터 박막 트랜지스터(130)에 이물이 유입되는 것을 방지한다.
버퍼층(120)이 형성되고 나면, 그 위에 반도체층(132)을 포함하는 박막 트랜지스터(130)를 형성하는 단계(S300)가 수행된다.
본 실시예의 반도체층(132)은 비정질 실리콘으로 이루어질 수 있으며, 채널 영역(132a), 소스 영역(132b) 및 드레인 영역(132c)으로 구분될 수 있다. 본 실시예의 박막 트랜지스터(130)는 게이트 전극(134), 소스 전극(136) 및 드레인 전극(138)을 포함하며, 소스 전극(136) 및 드레인 전극(138)은 각각 반도체층(132)의 소스 영역(132b) 및 드레인 영역(132c)과 각각 전기적으로 연결된다.
이후에는 반도체층(132)으로서 형성된 비정질 실리콘을 다결정질 실리콘으로 결정화시키는 단계(S400)가 수행될 수 있다. 비정질 실리콘을 다결정질 실리콘으로 결정화시키기 위해서는 레이저와 같은 장비를 이용하여 비정질 실리콘에 매우 높은 에너지를 전달해야 한다. 이때, 다결정질 실리콘으로 결정화시키는 단계는 저온 다결정 실리콘(Low Temperature Polycrystalline Silicon, LTPS) 공정일 수 있다.
이때, 본 실시예에 따른 제2 기판층(114)을 형성하는 폴리머 재질은 버퍼층(120)보다 낮은 열전달 계수를 가질 수 있으며, 표 1에 도시된 다양한 예를 모두 포함하기 위하여 본 실시예의 제2 기판층(114)의 열전달 계수는 0.5W/m.K 이하이다. 본 실시예와 같이, 상대적으로 낮은 열전달 계수를 가지는 제2 기판층(114)에 의해 반도체층(132)의 냉각 속도가 감소될 수 있으며, 따라서 반도체층(132)을 형성하는 비정질 실리콘이 충분한 결정화 시간을 거쳐 다결정질 실리콘으로 성장될 수 있다.
이때, 제1 기판층(112)에 형성되는 제2 기판층(114)의 두께는 1 내지 100um일 수 있다. 이는 고분자 재질인 제2 기판층(114)이 제1 기판층(112) 상에 도포되고 경화된 이후에 측정한 두께이다.
제2 기판층(114)이 1um 미만의 두께를 가지는 경우에는 폴리머층을 도포하여 제1 기판층(112)을 코팅하고, 도포된 폴리머층에서 용매를 휘발시키는 과정에서 두께의 불균일이 심해져 이후 형성되는 반도체층(132)의 결정화 단계에서 얼룩을 감소시키는 효과가 충분히 발휘될 수 없다. 또한 제2 기판층(114)이 100um를 초과하는 두께를 가지는 경우 휘발시켜야 하는 폴리머층의 용매의 양이 지나치게 많아 경제성이 떨어질 뿐만 아니라, 용매가 휘발된 이후에도 폴리머층의 무게 자체로 인해 제1 기판층(112)을 휘게 하는 불량을 야기할 수 있다.
이후에는 유기 발광층(144)을 형성하는 단계(S500)가 수행될 수 있다. 본 실시예에서는 결정화 단계(S400)가 수행된 이후에 유기 발광층(144)을 형성하는 단계(S500)가 수행되는 것으로 기재하고 있으나, 이에 한정되는 것은 아니다. 제조 환경에 따라 순서가 변경될 수 있음은 물론이며, 본 발명의 실시 범위는 각 공정이 실시되는 순서에 의해 제한되지 않는다.
유기 발광층(144)을 형성하는 단계(S500)는 화소 전극(142)을 형성하는 단계, 유기 발광층(144)을 형성하는 단계 및 공통 전극(146)을 형성하는 단계를 포함한다.
화소 전극(142)을 형성하는 단계는 박막 트랜지스터(130) 상에 표시 패널(100)의 화소에 대응되는 화소 영역을 개방하는 화소 정의층(150)을 형성한 뒤, 박막 트랜지스터(130)의 드레인 전극(138)과 전기적으로 연결되는 화소 전극(142)을 형성하는 단계이다.
유기 발광층(144)을 형성하는 단계는 화소 전극(142)과 접촉하는 유기 발광층(144)을 개방된 화소 영역 내에 형성하는 단계이다. 그 이후에는 유기 발광층(144) 및 화소 정의층(150)을 모두 덮는 공통 전극(146)을 형성하는 단계가 수행된다.
이후, 도 7 및 도 8에 도시된 것과 같이 보호층(162)을 더 형성하고, 봉지부재(170)를 더 형성하는 단계가 수행될 수 있을 것이나, 본 명세서에서는 이를 생략하기로 한다.
본 실시예의 제1 기판층(112)은 제2 기판층(114)과 접하는 제1 면 및 제1 면의 반대쪽에 위치하는 제2 면을 포함한다. 본 실시예에 따른 표시 패널(100)의 제조 방법은 제1 기판층(112)의 제2 면을 식각하는 단계(S600)를 더 포함할 수 있다. 본 실시예에 따라 제1 기판층(112)의 제2 면을 식각하는 단계는 제1 기판층(112)의 두께가 0.2 내지 0.4 mm의 범위에 속하도록 식각할 수 있다. 이와 같은 공정에 의해 보다 박형화된 표시 패널(100)을 제공할 수 있다.
이후에는 제1 기판층(112)을 절단하는 단계(S700)가 수행된다. 본 실시예에 따르면, 도 5에 도시된 것과 같이 모 기판 형태의 제1 기판층(112) 상에 표시 패널(100)에 대응되는 크기로 각각 형성되는 제2 기판층(114) 사이의 간격에 형성되는 가상의 절단선을 따라 제1 기판층(112)을 절단한다. 제1 기판층(112)을 절단하고 난 이후에도, 도 5 내지 도 8에 도시된 것과 같이, 제1 기판층(112)의 면적은 제2 기판층(114)의 면적보다 크며, 제2 기판층(114)의 가장자리는 제1 기판층(112)의 가장자리에 둘러싸여 배치될 수 있다.
이때, 도 9에는 제1 기판층(112)의 제2 면을 식각하는 단계(S600)가 제1 기판층(112)을 절단하는 단계(S700)보다 먼저 수행되는 것으로 도시되어 있으나 이에 한정되지 않으며, 본 발명의 본 발명의 실시 범위는 각 공정이 실시되는 순서에 의해 제한되지 않음은 전술한 것과 같다.
지금까지 본 발명의 일 실시예에 따른 표시 패널(100) 및 다른 실시예에 따른 표시 패널(100)의 제조 방법에 대해 설명하였다. 본 실시예들에 따르면, 제품의 파손 및 불량 발생이 방지될 수 있는 표시 패널(100) 및 표시 패널(100)의 제조 방법을 제공할 수 있다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명한 일이다. 따라서, 그러한 수정예 또는 변형예들은 본 발명의 기술적 사상이나 관점으로부터 개별적으로 이해되어서는 안되며, 변형된 실시예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이다.
100: 표시 패널 110: 기판
112: 제1 기판층 114: 제2 기판층
120: 버퍼층 130: 박막 트랜지스터
132: 반도체층 132a: 채널 영역
132b: 소스 영역 132c: 드레인 영역
134: 게이트 전극 136: 소스 전극
138: 드레인 전극 140: 발광소자층
142: 화소 전극 144: 유기 발광층
146: 공통 전극 150: 화소 정의층
160: 접착층 162: 보호층
170: 봉지부재 172: 실란트
W: 제1 기판층의 가장자리와 제2 기판층의 가장자리 사이의 간격

Claims (21)

  1. 유리 재질의 제1 기판층과 상기 제1 기판층과 접하는 폴리머 재질의 제2 기판층을 포함하는 기판;
    상기 기판 상에 형성되는 박막 트랜지스터;
    상기 제2 기판층과, 상기 박막 트랜지스터 사이에 형성되고, 무기물 재질로 이루어지는 버퍼층, 및
    상기 박막 트랜지스터 상에 형성되는 발광소자를 포함하고,
    상기 제2 기판층의 면적은 상기 제1 기판층의 면적보다 작으며,
    상기 제2 기판층의 가장자리는 상기 제1 기판층의 가장자리에 둘러싸여 배치되고,
    상기 박막 트랜지스터와 중첩되는 영역에서, 상기 제2 기판층은, 상기 제1 기판층 및 상기 버퍼층과 직접 접촉하는, 표시 패널.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 기판층의 열전달 계수는 상기 버퍼층의 열전달 계수보다 작은, 표시 패널.
  4. 제3항에 있어서,
    상기 제2 기판층의 열전달 계수는 0.5W/m.K 이하인, 표시 패널.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 기판층의 가장자리로부터 상기 제2 기판층의 가장자리 사이의 간격은 20um 이상 100um 이하인, 표시 패널.
  8. 제1항에 있어서,
    상기 제1 기판층의 두께는 0.2 내지 0.4 mm 이며,
    상기 제2 기판층의 두께는 1 내지 100um 인, 표시 패널.
  9. 유리 재질의 제1 기판층의 일면에 폴리머 재질의 제2 기판층을 형성하여 기판을 준비하는 단계;
    상기 제2 기판층 상에 무기물 재질로 이루어지는 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 박막 트랜지스터를 형성하는 단계; 및
    상기 박막 트랜지스터 상에 발광소자를 형성하는 단계를 포함하고,
    복수의 단위 표시 패널에 대응하는 크기의 면적을 갖는 모 기판으로 상기 제1 기판층을 제공하고,
    상기 모 기판 상에 상기 단위 표시 패널에 대응되는 크기를 가지도록 상기 제2 기판층을 형성하는 것을 포함하고,
    상기 제1 기판층의 면적이 상기 제2 기판층의 면적보다 크고, 상기 제2 기판층의 가장자리는 상기 제1 기판층의 가장자리에 둘러싸여 배치되도록 상기 제1 기판층을 절단하여, 상기 제1 기판층과 상기 제2 기판층을 모두 포함하는 표시 패널을 완성하는 단계를 포함하고,
    상기 박막 트랜지스터와 중첩되는 영역에서, 상기 제2 기판층은, 상기 제1 기판층 및 상기 버퍼층과 직접 접촉하는, 표시 패널의 제조 방법.
  10. 제9항에 있어서,
    상기 박막 트랜지스터는 비정질 실리콘을 포함하는 재질로 형성되는 반도체층을 포함하고, 상기 비정질 실리콘을 다결정질 실리콘으로 결정화시키는 단계를 더 포함하는, 표시 패널의 제조 방법.
  11. 제10항에 있어서,
    상기 결정화 단계는 저온 다결정 실리콘(Low Temperature Polycrystalline Silicon, LTPS) 공정인, 표시 패널의 제조 방법.
  12. 삭제
  13. 삭제
  14. 제9항에 있어서,
    상기 제1 기판층의 가장자리로부터 상기 제2 기판층의 가장자리 사이의 간격은 20um 이상 100um 이하인, 표시 패널의 제조 방법.
  15. 삭제
  16. 제9항에 있어서,
    상기 제2 기판층의 열전달 계수는 상기 버퍼층의 열전달 계수보다 작은, 표시 패널의 제조 방법.
  17. 제16항에 있어서,
    상기 제2 기판층의 열전달 계수는 0.5W/m.K 이하인, 표시 패널의 제조 방법.
  18. 삭제
  19. 제9항에 있어서,
    상기 제1 기판층은, 상기 제2 기판층과 접하는 제1 면과 상기 제1 면의 반대쪽에 위치하는 제2 면을 포함하고,
    상기 제1 기판층의 제2 면을 식각하는 단계를 더 포함하는, 표시 패널의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 기판층의 제2 면을 식각하는 단계는, 상기 제1 기판층의 두께가 0.2 내지 0.4 mm 의 범위에 속하도록 식각하는 것을 포함하는, 표시 패널의 제조 방법.
  21. 제9항에 있어서,
    상기 제1 기판층의 일면 상에 도포되어 경화된 상기 제2 기판층의 두께는 1 내지 100um 인, 표시 패널의 제조 방법.
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