KR102637178B1

KR102637178B1 - 비선형 파형 발생 장치 및 방법

Info

Publication number: KR102637178B1
Application number: KR1020200184736A
Authority: KR
Inventors: 심재윤; 강기서
Original assignee: 포항공과대학교 산학협력단
Priority date: 2020-12-28
Filing date: 2020-12-28
Publication date: 2024-02-14
Also published as: US20220209755A1; US11552623B2; KR20220093720A

Abstract

소비 전력이 적고 동작 속도가 빠른 비선형 파형 발생 장치 및 방법을 제공한다. 본 발명의 비선형 파형 발생 장치는 유효 입력 신호를 양자화하여 선형 데이터 신호와, 상기 유효 입력 신호와 상기 선형 데이터 신호의 차이인 잔여 데이터 신호를 생성하는 디지털 전처리부; 입력과 출력 사이에 비선형 관계가 존재하며, 상기 선형 데이터 신호를 제1 아날로그 신호로 변환하는 비선형 디지털-아날로그 변환 회로(DAC); 상기 잔여 데이터 신호를 제2 아날로그 신호로 변환함으로써, 상기 제2 아날로그 신호가 상기 제1 아날로그 신호에 더해져서 아날로그 변환 신호가 생성될 수 있게 해주는 선형 보간 DAC; 및 상기 아날로그 변환 신호를 비선형 파형 신호로써 출력하는 출력 회로;를 구비한다.

Description

비선형 파형 발생 장치 및 방법{Apparatus and Method of Generating Nonlinear Waveform}

본 발명은 신호 발생 장치에 관한 것으로서, 특히, 비선형의 주기적 신호를 발생하는 장치에 관한 것이다.

최근 양자 컴퓨팅의 성과는 양자 우월성의 높은 잠재력을 드러냈지만, 확장가능형(scalable) 양자 컴퓨터에 필요한 수천 개의 물리적 큐빗을 제어하는 마이크로시스템을 구축하는 것이 쉽지 않음을 보여주었다. 극저온에서 안정적으로 작동하는 것으로 입증된 CMOS의 이점을 활용하여 양자 프로세서와 인터페이싱하는 집적회로의 설계는 확장가능형 양자컴퓨터 구현을 위한 필수요소가 되었다고 할 수 있다. 조셉슨 접합에 기반을 둔 초전도체 LC 회로인 트랜스몬은 가장 유망한 큐빗 중 하나이다.

도 1에서 볼 수 있듯이, 큐빗 연산은 블로흐 스피어(Bloch sphere)에서의 회전으로 이해될 수 있다. 여기서 상단 및 하단 지점은 각각 |0> 및 |1> 상태로 표시된다. 상태의 회전은 트랜스몬에 마이크로파 펄스를 적용하여 수행된다. 필요한 마이크로파 주파수는 약 4~7GHz의 범위에 있으며 각 큐빗의 주파수는 (E1-E0)/h로 고유하게 지정되는데, 여기서 E1, E0 및 h는 상태 |1>, |0>에 대한 에너지와 플랑크 상수를 각각 나타낸다. xy-평면상의 회전축은 마이크로파의 위상(φ)에 의해 설정된다. 마이크로파 펄스의 진폭과 길이는 회전각(θ)을 결정한다. 게이트 작동에 필요한 펄스폭은 마이크로파 신호의 전력레벨에 따라 10~1000ns 수준이다. 따라서 양자프로세서용 인터페이스 장치가 큐빗 컨트롤을 하기 위해서는 고유 주파수와 동일한 주파수와 정확한 위상을 갖는 버스트 생성을 필요로 한다.

이와 같은 파형 생성 기능을 가진 극저온 큐빗 컨트롤러의 IC 구현에 대한 시도들이 행해진 바 있다. 현재까지 제시된 마이크로파 펄스 발생 방법에 따르면, 도 2a와 같이 국부발진기(LO) 출력을 파형정형하거나, 또는 도 2b에 도시된 바와 같이 직접 합성하게 된다. 펄스 파형정형은 극저온 펄스 변조의 가능성을 처음으로 보여주었지만, 주어진 국부발진 주파수에서만 작동하며, 각 큐빗에 대해 하나의 국부발진기가 필요하기 때문에 확장성을 제한한다. 이에 반하여, 직접 합성 방법은 국부발진기와 디지털-아날로그 변환기(DAC)의 출력들을 혼합함으로써 합성을 통해 임의의 주파수를 생성한다. 이 접근법에 따르면 주파수, 위상, 진폭 및 펄스폭을 전체적으로 임의 설정하여 버스트 출력을 생성할 수 있게 된다.

그렇지만, 합성가능성과 프로그래밍 가능성을 고려하여 복잡도가 증가함에 따라 회로 동작속도가 늦어지고 전력 손실이 커지게 된다. 구체적으로, 비선형 파형을 생성하기 위해서는 비선형 파형을 위한 입력 값을 메모리에 저장해두고 순차적으로 DAC에 공급하여 아날로그 출력신호를 생성하게 된다. 그런데, 출력 해상도를 높이기 위해서는 DAC의 해상도를 높여야 하고 이를 위해서는 DAC 내부에 있는 전류원이 세분화되어야 하고 출력 노드에 더 많은 수의 메탈 라인이 연결되어야 한다. 이에 따라 메탈 라인에서의 패러시틱 캐피시턴스가 증가하게 되고 회로 동작 속도가 저하된다. 이는 비선형 신호의 주파수 범위가 작아지는 것을 의미하기도 한다. 한편, 출력 해상도를 높이려면 출력 주파수마다 순차적으로 독출될 비선형 값을 저장하는데 더 큰 메모리 공간이 필요하며, 전달되는 비트 수에 비례하는 데이터 전송라인이 필요하다. 따라서 메모리와 전류원, 데이터 전송라인에 큰 면적이 소요되고 전력 소모도 많아지게 된다.

극저온 온도를 유지하기 위하여 허용되는 전력 손실에 대한 엄격한 제한은 향후 발생할 수 있는 상황변화를 고려한다고 해도 중요한 당면과제이며, 예컨대 내결함성 확장가능형 양자컴퓨터를 향한 첫 단계로서 1000 큐빗에 대해 4K에서 1mW/큐빗 이하의 수준이 요구된다고 할 수 있다.

본 발명은 위와 같은 문제점을 해결하기 위한 것으로서, 소비 전력이 적고 동작 속도가 빠른 비선형 파형 발생 장치 및 방법을 제공하는 것을 목적으로 한다.

본 발명의 비선형 파형 발생 장치는 유효 입력 신호를 양자화하여 선형 데이터 신호와, 상기 유효 입력 신호와 상기 선형 데이터 신호의 차이인 잔여 데이터 신호를 생성하는 디지털 전처리부; 입력과 출력 사이에 비선형 관계가 존재하며, 상기 선형 데이터 신호를 제1 아날로그 신호로 변환하는 비선형 디지털-아날로그 변환 회로(DAC); 상기 잔여 데이터 신호를 제2 아날로그 신호로 변환함으로써, 상기 제2 아날로그 신호가 상기 제1 아날로그 신호에 더해져서 아날로그 변환 신호가 생성될 수 있게 해주는 선형 보간 DAC; 및 상기 아날로그 변환 신호를 비선형 파형 신호로써 출력하는 출력 회로;를 구비한다.

상기 비선형 DAC는 기준 전류원; 및 상기 선형 데이터 신호에 대한 서모미터 코드의 비트 수와 동일한 개수만큼 마련되고, 각각이 상기 서모미터 코드의 대응 비트에 따라 활성화되며, 적어도 일부의 출력 전류가 서로 상이한 전류원들;을 구비할 수 있다. 이때, 상기 선형 보간 DAC는 상기 전류원들 중 활성화가 되기 직전 또는 비활성화 직후인 하나의 전류원에 접속될 수 있다.

비선형 파형 발생 장치는 상기 아날로그 변환 신호를 파형정형하는 파형정형 회로를 더 구비할 수 있다.

상기 파형정형 회로는 국부발진 신호에 상기 아날로그 변환 신호를 믹싱하여 주파수 변조하는 믹서를 구비할 수 있다.

비선형 파형 발생 장치는 상기 파형정형 회로에 이산여현 코드를 공급하는 이산여현코드 발생기를 더 구비할 수 있다. 이 경우, 상기 파형정형 회로는 상기 이산여현 코드의 비트들에 따라 상기 아날로그 변환 신호의 신호선을 션트시키는 션트 회로를 더 구비할 수 있다.

비선형 파형 발생 장치는 사용자가 입력한 초기 위상 값과, 주파수 코드워드(FCW)를 토대로 상기 유효 입력 신호를 생성하는 반복 위상 누적기를 더 구비할 수 있다.

상기 반복 위상 누적기는 상기 초기 위상 값에서 시작하여 소정의 위상 값 범위 내에서 상기 FCW를 반복하여 가산하여 산출되는 반복 누적값을 상기 유효 입력 신호로서 생성할 수 있다.

상기 반복 위상 누적기는 상기 초기 위상 값에서 시작하여 소정의 위상 값 범위 내에서 상기 FCW를 반복하여 가산하여 산출되는 반복 누적값에서 일정한 수의 상위 비트들만을 취함으로써 상기 유효 입력 신호를 생성할 수도 있다.

비선형 파형 발생 장치는 소정의 격주기 단위로 상기 반복 누적값 또는 상기 유효 입력 신호를 그 최대값의 중간값 레벨을 기준으로 대칭 변환하여 대칭 변환된 신호에서 상기 선형 데이터 신호가 획득될 수 있도록 하는 대칭변환기를 더 구비할 수 있다.

비선형 파형 발생 장치는 상기 유효 입력 신호를 새로 양자화하여 양자화된 결과를 상기 선형 데이터 신호로써 획득할 수 있다.

본 발명에 의한 비선형 파형 발생 방법은 (a) 사용자가 입력한 초기 위상 값에서 시작하여, 일정한 시간 간격으로 소정의 범위 내에서 반복적으로 증가하는 유효 입력 신호를 생성하는 단계; (b) 상기 유효 입력 신호를 양자화하여 선형 데이터 신호와, 상기 유효 입력 신호와 상기 선형 데이터 신호의 차이인 잔여 데이터 신호를 획득하는 단계; (c) 입력과 출력 사이에 비선형 관계를 가지는 비선형 디지털-아날로그 변환 회로(DAC)에 의하여 상기 선형 데이터 신호를 제1 아날로그 신호로 변환하고, 상기 잔여 데이터 신호를 제2 아날로그 신호로 변환하고 상기 제1 아날로그 신호에 더하여 아날로그 변환 신호를 생성하는 단계; 및 상기 아날로그 변환 신호를 비선형 파형 신호로써 출력하는 단계;를 포함한다.

상기 비선형 DAC는 상기 선형 데이터 신호에 대한 서모미터 코드의 비트 수와 동일한 개수만큼 마련되고 각각이 상기 서모미터 코드의 대응 비트에 따라 활성화되며 적어도 일부의 출력 전류가 서로 상이한 전류원들을 구비할 수 있다. 이러한 경우, 상기 제2 아날로그 신호는 상기 전류원들 중 선택된 하나를 나누어 선택된 경로에 더해질 수 있다. 즉, 상기 제2 아날로그 신호의 전부 또는 일부가 상기 전류원들 중에서 선택되는 어느 하나의 전류원이 속하는 경로에 더해질 수 있다.

비선형 파형 발생 방법은 (d) 상기 아날로그 변환 신호를 파형정형하는 단계를 더 포함할 수 있다.

상기 (d)단계는 국부발진 신호에 상기 아날로그 변환 신호를 믹싱하여 주파수 변조하는 단계와, 주파수 변조된 신호를 이산여현필터링하여 파형정형하는 단계를 더 포함할 수 있다.

이산여현필터링하여 파형정형하는 단계는 이산여현 코드의 비트들에 따라 상기 아날로그 변환 신호의 신호선을 션트시키는 단계를 더 포함할 수 있다.

상기 (a)단계는 상기 초기 위상 값에서 시작하여 상기 사용자가 입력한 FCW를 반복하여 가산하여 산출되는 반복 누적값을 상기 유효 입력 신호로서 생성할 수 있다.

상기 (a)단계는 반복 누적값에서 일정한 수의 상위 비트들만을 취하는 단계와, 상기 반복 누적값을 그 최대값의 중간값 레벨을 기준으로 대칭 변환하는 단계를 더 포함할 수 있다.

본 발명의 일 실시예에 따른 비선형 파형 발생 장치는 비선형 DAC와 선형 보간 DAC를 결합함으로써, 적은 소비 전력으로 그리고 빠른 동작 속도로 비선형 파형을 발생할 수 있다. 특히 본 발명의 일 실시예에 따른 비선형 파형 발생 장치는 회로 구성을 간략화하고 전력 소모와 발열량을 감소시키면서도, 후술하는 바와 같이, 높은 분해능을 유지할 수 있다.

비선형 DAC에서의 불균일한 계조는 임의로 설정될 수 있고, 설정치는 반도체 설계 과정에서 전류원을 구성하는 트랜지스터의 특성을 달리함으로써 쉽게 실현될 수 있다. 이와 같이 구현되는 비선형 파형 발생 장치는 정현파뿐만 아니라 구형파, 램프 파형 등 다양한 비선형 파형을 발생할 수 있다.

이와 같이 에너지 효율과 하드웨어 효율을 모두 향상시킨 본 발명의 비선형 파형 발생 장치는 극저온 큐빗 컨트롤러 IC 형태로 제작되어 양자 컴퓨터에 활용될 수 있다.

또한, 본 발명의 비선형 파형 발생 장치는 양자 컴퓨터에 한하지 않고, 비선형 파형 발생이 필요한 여타의 다양한 응용 장치에 적용될 수 있다.

도 1은 트랜스몬 큐빗 연산의 블로흐 스피어 표기법을 보여주는 도면이다.
도 2a 및 2b는 종래의 양자 컴퓨터에서 큐빗 컨트롤을 위한 펄스 발생 방법들을 보여주는 도면으로서, 도 2a는 펄스 파형정형 방법을, 도 2b는 직접 합성 방법을 보여준다.
도 3은 본 발명의 일 실시예에 따른 비선형 파형 발생 장치의 기능적 블록도이다.
도 4는 도 3의 비선형 파형 발생 장치에 있는 회로들의 출력 신호의 일 예를 보여주는 파형도이다.
도 5는 본 발명의 일 실시예에 따른 변환 회로의 회로도이다.
도 6은 선형 보간 디지털-아날로그 변환기에서의 보간 동작의 원리를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 파형정형 회로 및 출력 회로의 회로도이다.
도 8은 도 7의 파형정형 회로에서 출력되는 파형정형 신호의 파형의 일 예를 보여주는 도면이다.
도 9는 본 발명의 일 실시예에 따른 비선형 파형 발생 장치의 동작 과정을 보여주는 흐름도이다.
도 10은 본 발명의 일 실시예에 따른 디지털 전처리부의 블록도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.

제1, 제2, 등의 용어는 다양한 구성요소들을 설명하는 데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. “및/또는”이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 3은 본 발명의 일 실시예에 따른 비선형 파형 발생 장치의 기능적 블록도이다.

도시된 비선형 파형 발생 장치는 파형 생성을 위한 디지털 신호 값과 제어 입력신호를 공급하는 디지털 전처리부(100)와, 상기 제어 입력신호를 토대로 상기 디지털 신호값을 아날로그 신호로 변환하는 아날로그 회로부(200)를 구비한다.

디지털 전처리부(100)는 메모리(110)와, 반복 위상 누적기(rotational phase accumulator, 120)와, 대칭변환기(symmetric transformation unit, 130)와, 상승여현코드 발생기(raised cosine code generator, 140)를 포함한다.

한편, 아날로그 회로부(200)는 비선형 디지털-아날로그 변환기(DAC)(220)와 선형 보간 DAC(230)를 구비하는 변환 회로(210)와, 파형정형 회로(240)와, 출력 회로(250)를 포함한다.

메모리(110)는 주파수 코드워드(FCW), 위상, 펄스폭, 펄스 형태, 단일 측파대(SSB: single side band) 선택 정보 등 비선형 파형 발생 장치의 동작에 대한 정보를 저장한다. 메모리(110)에 저장되는 정보 중 전체 또는 일부는 사용자에 의해 사전에 설정되거나 동작 과정에서 입력되는 것일 수 있다. 메모리(110)에 저장되는 정보 중 일부는 비선형 파형 발생 장치의 제작 시에 설정된 것일 수도 있다. 일 실시예에 있어서, 메모리(110) 중 일부는 14비트를 1워드로 하는 14비트 메모리인데, 본 발명이 이에 한정되는 것은 아니며 1워드의 비트 수가 이와 다를 수도 있다.

반복 위상 누적기(120)는 메모리(110)로부터 초기 위상 값(φ0)을 받아들인 다음, 도 4에 도시된 바와 같이, 이 초기 위상 값(φ0)에 사용자가 입력한 주파수 코드워드(FCW)를 메모리(110)로부터 읽어서 계속 더해가며 누적시킨다. FCW는 후술하는 바와 같이 비선형 파형의 주파수를 결정하는 요소로서, 사용자가 입력하는 값이다. FCW의 누적은 누적값이 일정한 상한값에 이를 때까지 반복된다. 누적값이 상한값에 이르면, 반복 위상 누적기(120)는 누적값에서 상기 상한값을 차감하고 남는값에서부터 다시 FCW를 계속 더해가며 누적시킨다. 이에 따라 상기 누적값은 0 또는 그에 가까운 값부터 상기 상한값까지만 증가가 반복된다. 이처럼 상한값까지만 증가가 반복되는 누적값을 청구범위를 포함하여 본 명세서에서는 '반복 누적값'이라 칭하기로 한다.

일 실시예에 있어서, 상기 반복 누적값의 크기는 비선형 파형 발생 장치가 발생하는 비선형 파형에서 위상과 관련이 있으며, 상기 반복 누적값의 상한값은 비선형 파형의 위상 변동 범위의 1/2에 해당한다. 즉, 본 실시예에서 발생되는 비선형 파형이 정현파인 경우, 도 4에 도시된 바와 같이 상기 상한값은 π가 되며, 반복 누적값은 0에서 π까지의 상승을 반복하게 된다. 정현파의 한 주기 중 나머지에 해당하는 [π, 2π] 구간의 위상은 후술하는 바와 같이 대칭변환기(130)의 대칭변환에 의해서 획득된다.

대칭변환기(130)는 반복 위상 누적기(120)로부터 반복 누적값을 받아들이고, 대칭변환을 수행한다. 일 실시예에 있어서, 대칭 변환은 격 주기마다 반복 누적값을 반전시키는 연산이다. 즉, 도 4의 예에서, 대칭변환은 홀수번째 상승 주기의 반복 누적값은 그대로 두고, 짝수번째 상승 주기의 반복 누적값에 대해서만 최대치-최소치의 중간값인 π를 기준으로 반전시킨다. 이에 따라, 반복 누적값의 짝수번째 상승 주기에서 대칭변환기(130)가 출력하는 대칭변환 값은 π에서 0으로 하강하는 파형을 보이게 된다. 즉, 대칭 변환에 의해, 전체적으로 톱니파와 유사한 형태를 가지고 있던 반복 위상 누적기(120)의 출력신호는 전체적으로 삼각파와 유사한 파형을 가지게 된다.

대칭변환기(130)는 대칭변환 값 중 상위 4비트를 아날로그 신호로 변환되어야 할 선형 데이터 신호로서 비선형 DAC(220)으로 출력한다. 또한, 대칭변환기(130)는 대칭변환 값 중 하위 4비트를 잔여 데이터 신호로서 선형 보간 DAC(230)으로 출력하여, 선형 보간 DAC(230)가 이를 아날로그 보간 신호로 변환하도록 한다.

상승여현코드 발생기(140)는 상승여현필터링을 위한 상승여현 코드(raised cosine code)를 발생하여 파형정형 회로(240)에 공급할 수 있다.

상기 디지털 전처리부(100)에 있어서, 메모리(110)에서 반복 누적값 계산을 위해 사용되는 부분은 위에서 언급한 바와 같이 14비트 메모리이고, 메모리(110)로부터 반복 위상 누적기(120)에 공급되는 초기 위상 값(φ0)도 14비트의 길이를 가질 수 있다. 그런데, 메모리(110)로부터 1 클럭주기마다 반복 위상 누적기(120)에 공급되어 누적되는 FCW는 초기 위상 값(φ0)보다 비트 수가 작을 수 있다. 예컨대, 각 FCW는 13비트의 길이를 가질 수 있다. 한편, 아날로그 회로부(200)의 구성을 간략화하기 위하여, 본 발명의 일 시예에 따르면 반복 위상 누적기(120)가 14비트의 반복 누적값 중 상위 8비트만을 대칭변환기(130)에 출력하고 하위 6비트는 폐기할 수 있다. 이하의 설명에 있어서, 반복 위상 누적기(120)와 대칭변환기(130)가 사용하는 일정 수의 비트를 '유효 입력 신호'라 칭하기로 한다. 다른 한편으로, 상승여현코드 발생기(140)가 출력하는 상승여현 코드는 11비트의 길이를 가질 수 있다. 위와 같이 데이터 처리 단위가 되는 비트 수가 각 부재마다 차이가 있을 수 있지만, 구체적인 비트 수는 예시적인 것으로서 본 발명이 이에 한정되는 것은 아니다.

도 4에 도시된 바와 같이 대칭변환기(130)에 의한 대칭변환 이후의 유효 입력 신호 중 상위 4비트만을 아날로그 신호로의 변환을 위한 선형 데이터 신호로서 추출하는 것은 일종의 양자화가 행해진 결과를 초래하게 된다고 볼 수 있다. 그리고 유효 입력 신호의 하위 4비트 즉, 잔여 데이터 신호는 유효 입력 신호와 선형 데이터 신호의 차이에 해당하며, 양자화 이후의 남는값(residue) 내지 오차를 나타내게 된다.

한편, 아날로그 회로부(200)의 변환회로(210)에 있어서, 비선형 DAC(220)는 선형 데이터 신호 즉, 대칭변환 이후의 유효 입력 신호 중 상위 4비트의 값을 받아들이고 아날로그 신호로 변환한다. 선형 보간 DAC(230)는 잔여 데이터 신호 즉, 대칭변환 이후의 유효 입력 신호 중 하위 4비트의 값을 받아들이고 아날로그 신호로 변환한다. 선형 보간 DAC(230)의 출력 신호는 비선형 DAC(220)의 출력 신호에 가산되어, 비선형 DAC(220)의 출력 신호를 보간하게 된다. 변환회로(210)는 선형 데이터 신호가 변환된 아날로그 신호와 잔여 데이터 신호가 변환된 아날로그 신호를 더하여 아날로그 변환 신호로서 출력한다.

파형정형 회로(240)는, 펄스들 간의 더 나은 스펙트럼 분리를 위하여, 변환 회로(210)에 의해 출력되는 아날로그 변환 신호를 파형정형한다. 본 발명의 일 실시예에 따르면 파형정형 회로(240)는, 회로 구현을 단순화할 수 있도록, 롤오프 계수가 높은(≒1) 경우에 대한 이산여현함수에 근사시키는 션트 기반 진폭 파형정형을 수행하게 된다.

출력 회로(250)는 파형정형된 아날로그 신호를 필터링하여 출력 전압(RF_OUT) 즉, 비선형 파형 신호로서 출력한다.

도 5는 본 발명의 일 실시예에 따른 변환 회로(210)의 회로도이다.

변환 회로(210)에서 비선형 DAC(220)는 동-위상 신호(I-신호)와 직교위상 신호(Q-신호)를 별도로 계산하는 차동회로 형태로 되어 있으며, 동-위상 DAC(220a)와 직교위상 DAC(220b)를 구비한다. 직교위상 DAC(220b)는 동-위상 DAC(220a)과 동일한 구성을 가지므로 직교위상 DAC(220b) 중심으로 설명하기로 한다.

비선형 직교위상 DAC(220b)는 기준 전류가 흐르는 기준 전류원(CS0)과, 기준 전류원(CS0)의 드레인에 각각의 게이트가 접속되어 있는 16개의 전류원(CS1~CS16)을 포함한다. 상기 16개의 전류원(CS1~CS16)의 소스는 접지되어 있고, 드레인은 제1 스위치(S1~S16)와 제2 스위치(S21~S36)을 통해서 출력단자(O_{DAC_I}) 또는 반전출력단자(/O_{DAC_I})에 접속된다.

전류원들(CS1~CS16)은 Δ1~Δ16로 표시되는 계조들에 각각 대응하는 전류를 공급할 수 있는 정전류 전원들이다. 각 계조는 π/16의 한 단계 위상 변화에 대한 정현파의 증분 진폭이 된다. 그런데, 본 발명에 따르면, 이 증분 진폭이 각 전류원에 대하여 상이할 수 있다. 즉, 도면에서 기준 전류원(CS0)과 16개의 전류원(CS1~CS16)은 마치 전류 미러(current mirror)와 같은 형태로 결선되어 있지만, 16개의 전류원(CS1~CS16) 중 전체 또는 적어도 일부는 공급하는 전류의 크기가 다른 전류원과 다르다. 예를 들어, 도 4에서 좌측에 있는 도면의 수평방향 보조선 밀도에서 짐작할 수 있듯이, 중간 부근에 있는 전류원들(CS7~CS10)은 양쪽 끝에 있는 전류원들(CS1, CS2, CS15, CS16)보다 큰 전류를 흘려줄 수 있다. 이와 같은 동작 특성은, 비선형 DAC(220a)가 원하는 비선형 특성을 가지도록, 설계 단계에서 각 전류원(CS1~CS16)의 전류 값을 선형 입력과 비선형 맵핑시키고, 비선형 맵핑 결과에 부합되도록 전류원(CS1~CS16)의 전류 값을 결정한 다음, 전류원을 구성하는 트랜지스터들의 크기, 예컨대 채널의 외관비를 달리함으로써 구현될 수 있다.

제1 스위치(S1~S16)의 제1 단자는 비선형 DAC(220a)의 출력단자(O_{DAC_I})에 접속되고, 제2 단자는 비선형 DAC(220a)의 반전출력단자(/O_{DAC_I})에 접속되며, 공통 단자는 제2 스위치(S21~S36)의 제1 단자에 접속된다.

제2 스위치(S21~S36)의 제2 단자는 선형 보간 DAC(230a)의 출력단자에 접속되고, 공통 단자는 전류원(CS1~CS16)의 드레인에 각각 접속된다.

선형 보간 DAC(230a)는 각각이 패스 트랜지스터를 구성하는 네 트랜지스터 쌍을 구비한다. 각 트랜지스터 쌍의 게이트에는 잔여 데이터 신호 즉, 대칭변환 이후의 유효 입력 신호 중 하위 4비트(B0~B3) 중 어느 한 비트와 그 반전된 값(/B0~/B3)이 공급된다. 각 트랜지스터 쌍에서 게이트에 유효 입력 신호 비트(B0~B3)가 공급되는 트랜지스터의 드레인은 상기 반전출력단자(/O_{DAC_I})에 접속되고, 나머지 트랜지스터의 드레인은 상기 출력단자(O_{DAC_I})에 접속된다. 트랜지스터 쌍들을 이루는 각 트랜지스터의 소스는 선형 보간 DAC(230a)의 출력 단자에 접속된다. 아울러, 선형 보간 DAC(230a)는 소스가 상기 트랜지스터들의 소스에 연결되고 드레인이 반전출력단자(/O_{DAC_I})에 접속되며 게이트에 바이어스 전압(VDD)가 인가되는 더미 트랜지스터를 추가로 구비할 수 있다.

이와 같은 변환 회로(210)에 있어서, 제1 스위치(S1~S16)에는 선형 데이터 신호 즉, 대칭변환 이후의 유효 입력 신호 중 상위 4비트(B0~B3)를 서모미터 코드(thermometer code)로 나타내는 경우 그 서모미터 코드의 각 비트가 스위칭 제어신호로서 공급된다. 이에 따라 제1 스위치들(S1~S16) 각각은 서모미터 코드의 대응 비트에 의해 스위칭이 제어된다. 도 5에 도시된 스위칭 예에서는, 서모미터 코드가 '0000000000000011'의 값을 가져서, 2개의 전류원(CS1, CS2)은 출력단자(O_{DAC_I})를 통하여 전류를 공급하고(도면에서 끌어당기고), 13개의 전류원(S4~S16)은 반전출력단자(/O_{DAC_I})를 통하여 전류를 공급한다. 나머지 1개의 전류원(S3)은 선형 보간 DAC(230a)를 통해서 출력단자(O_{DAC_I})와 반전출력단자(/O_{DAC_I})에 나누어 전류를 공급한다.

여기서, 선형 보간 DAC(230a)는 출력 전류를 보간하여 비선형 DAC(220a)의 출력 해상도가 높지 않은 점을 보완한다. 즉, 도 6에 도시된 바와 같이, 변환 회로(210)가 좌측에 도시된 정현파를 생성함에 있어서 위에서 언급한 바와 같이 2개의 전류원(CS1, CS2)만이 출력단자(O_{DAC_I})에 연결되어 각 전류원이 공급하는 전류의 합인 Δ1+Δ2의 전류를 흘려준다고 가정할 때, 생성해야 되는 전류량과 실제 전류량 사이에는 상당한 오차가 존재하게 도니다. 이때, 본 발명의 해당 구간만을 고려한다면 전류량 변화가 시간에 따른 선형 변화 추세에서 크게 벗어나지 않는다고 가정하고 다음 수학식의 두 번째 항과 같이 보간을 행하게 된다.

도 5에서, 선형 보간 DAC(230a)는 잔여 데이터 신호에 따라 각 트랜지스터 쌍과 더미 트랜지스터를 흐르는 전류를 그 출력 노드를 통해 출력하게 된다. 선형 보간 DAC(230a)의 출력 노드는 비선형 DAC(220a)의 전류원들(S1~S16) 중에서 어느 한 전류원에만 접속된다. 선형 보간 DAC(230a)의 출력 노드에 접속되는 전류원은 서모미터코드에서 비트 값이 '0'을 가지는 최하위 비트에 대응하는 전류원, 즉 위 예에서 제3 전류원(CS3)이 된다. 이에 따라, 선형 보간 DAC(230a)의 트랜지스터 쌍들과 더미 트랜지스터를 흐르는 전류들은 제3 전류원(CS3)을 통해 흐르게 되고, 제3 전류원(CS3)에 흐르는 전류가 나누어져 비선형 DAC(220a)의 출력 전류를 보간하게 된다.

이와 같이 보간하는 경우, 정현파가 가장 급격하게 변화하는 곳에서는 기울기 변화량이 크지 않기 때문에 선형 보간 방법에 의한 에러가 크게 발생하지 않는다. 한편, 기울기 변화량이 가장 큰 부분에서는, 실제 출력 변화량이 작기 때문에 발생하는 에러가 크지 않다. 따라서 이러한 비선형 선형 보간 DAC를 결합하여 사용하면, 최소한의 입력 비트를 사용하고도 높은 해상도를 얻을 수 있다. 따라서 동작 속도에서도 이득을 볼 수 있다. 한편, 보간 회로가 비선형 DAC에 있는 전류원들 중 어느 한 구간 내지 어느 한 스테이지에 대해서만 작용하기 때문에, 보간 회로가 전체적인 장치 구조에 복잡도를 증가시키지는 않으며, 시스템 복잡도가 동작 속도에 미치는 영향은 미미하거나 거의 없게 된다.

도 7은 본 발명의 일 실시예에 따른 파형정형 회로 및 출력 회로의 회로도이다.

파형정형 회로(240)는, 주파수가 서로 다른 펄스들 간의 더 나은 스펙트럼 분리를 위하여, 변환 회로(210)에 의해 출력되는 아날로그 변환 신호를 파형정형한다. 본 발명의 일 실시예에 따르면 파형정형 회로(240)는, 회로 구현을 단순화할 수 있도록, 롤오프 계수가 높은(≒1) 경우에 대한 이산여현함수에 근사시키는 션트 기반 진폭 파형정형을 수행하게 된다.

파형정형 회로(240)는 변환 회로(210)의 I-신호 출력단자(O_{DAC_I}) 및 반전출력단자(/O_{DAC_I})와 Q-신호 출력단자(O_{DAC_Q}) 및 반전출력단자(/O_{DAC_Q})에 접속된다. I-신호 출력단자(O_{DAC_I}) 및 반전출력단자(/O_{DAC_I}) 사이에는 국부발진(LO) 신호를 믹싱하기 위한 트랜지스터 쌍들이 배치된다. Q-신호 출력단자(O_{DAC_Q}) 및 반전출력단자(/O_{DAC_Q}) 사이에도 국부발진(LO) 신호를 믹싱하기 위한 트랜지스터 쌍들이 배치된다. 상기 트랜지스터 쌍들은 변환 회로(210)의 출력 신호에 따라 국부발진 신호를 주파수 변조하여, 비선형 고주파 신호를 출력 회로(250)에 공급하게 된다.

한편, I-신호 출력단자(O_{DAC_I}) 및 반전출력단자(/O_{DAC_I}) 사이에는 복수(본 실시예에서 11개)의 션트 트랜지스터들(W1~W11)이 배치된다. 마찬가지로 Q-신호 출력단자(O_{DAC_Q}) 및 반전출력단자(/O_{DAC_Q}) 사이에도 복수의 션트 트랜지스터들(W1~W11)이 배치된다. 각 션트 트랜지스터들(W1~W11)의 게이트에는 이산여현코드 발생기(140)에서 출력되는 이산여현 코드의 각 비트가 인가된다. 션트 트랜지스터들(W1~W11)은 출력 전류를 우회시켜서 혼합에 기여하는 전류를 감소시킴으로써, 효과적인 펄스 파형정형을 가져온다. 즉, 이산여현 코드의 비트 구성에 따라 션트 트랜지스터들(W1~W11) 중 적어도 일부가 불완전한 도통 상태로 되어 션트 작용을 하게 된다. I-신호 및 반전된 I-신호의 격차가 줄게 되고, I-신호의 크기가 감소하면셔, 도 8에 도시된 바와 같이 파형정형 회로(240)에서 출력되는 파형정형 신호의 포락선이 좁아졌다 커지기를 반복하게 된다.

이산여현코드 발생기(140)과, 파형정형 회로(240)의 션트 트랜지스터들(W1~W11)은 본 발명의 비선형 파형 발생 장치가 양자 컴퓨터에 적용될 때 특히 유용한데, 본 발명이 이에 한정되는 것은 아니다. 다른 일부 실시예에 있어서는 이산여현코드 발생기(140)과, 파형정형 회로(240)의 션트 트랜지스터들(W1~W11)이 생략될 수 있다. 이와 같은 경우, 파형정형 회로(240)와 비선형 파형 발생 장치는 도 8과 같이 고주파 신호 버스트가 포락선 내에 갇혀있는 것과 같은 형태의 신호가 아니라 통상적인 주기적 파형 신호를 출력하게 된다.

도 7에서 출력 회로(250)는 자기 커플링 되어 있는 1차 권선과 2차 권선을 포함한다. 1차 권선의 인덕터들과 가변 캐패시터는 필터를 구성하여 국부발진 신호의 불필요한 측대파를 배제하고, 의도하는 측대파만 통과시킬 수 있다. 도시된 회로의 예에서 1차 권선의 중앙 탭에는 바이어스 전압(VDD)이 인가되는데, 이 바이어스 전압은 I-신호 및 Q-신호 출력단자 및 반전출력단자(O_{DAC_I}, /O_{DAC_I}, O_{DAC_Q}, /O_{DAC_Q})를 통해서 변환 회로(210)의 전류원들(CS1~CS16)을 바이어스하게 된다. 한편, 본 발명의 다른 실시예에 있어서는, 자기 커플링 되어 있는 1차 및 2차권선 대신에 저항이 배치되고, 저항 양단의 전압강하를 출력 전압으로 이용할 수도 있다.

도 9는 본 발명의 일 실시예에 따른 비선형 파형 발생 장치의 동작 과정을 보여주는 흐름도이다. 도 8을 참조하여, 비선형 파형 발생 장치의 동작을 설명한다.

사용자가 초기 위상 값(φ0)과 주파수 코드워드(FCW)를 입력하고 장치 동작을 개시하면(제400단계), 메모리(110)에 저장된 초기 위상 값(φ0)에 FCW가 계속 더해가며 누적된다. 누적값이 상한값에 이르면, 반복 누적값에서 상기 상한값을 차감하고 남는값에서부터 다시 FCW가 계속 더해지며 누적된다. 그리고 이에 따라 상기 반복 누적값은 0 또는 그에 가까운 값부터 상기 상한값까지의 증가가 반복된다. 비선형 파형이 대칭적인 파형인 경우에는 반복 누적값을 대칭변환하여 격 주기마다 반전시킨다. 이어서, 대칭 변환 후의 유효 데이터를 양자화하여 선형 데이터 신호를 획득하고, 유효 데이터와 선형 데이터 신호의 차이인 잔여 데이터 신호를 획득한다(제410단계).

이때, 반복 누적값의 상한값은 비선형 파형의 위상 변동 범위의 1/2에 해당한다. 그리고 FCW의 크기는 비선형 파형의 주파수를 결정한다. 이를 구체적으로 설명하면, 도 4에 도시된 예에서, FCW는 약 π/6의 값을 갖는다. 따라서 반복 누적값과 비선형 파형의 1 주기는 12 클럭 주기가 되며, 비선형 파형 발생 장치가 도 3에 표시된 바와 같이 2 GHz의 클럭으로 동작한다면 비선형 파형의 주파수는 약 167 MHz(=2GHz/12)가 된다. FCW가 큰 값을 가질수록 비선형 파형의 1 주기에 해당하는 클럭주기가 짧아지며, 비선형 파형의 주파수는 증가하게 된다.

제420단계에서 선형 데이터 신호는 온도계 코드(thermometer code) 형태로 비선형 DAC(220)에 인가되어 아날로그 신호로 변환된다. 그리고 잔여 데이터 신호는 선형 보간 DAC(230)에 인가되어 아날로그 신호로 변환됨과 동시에 비선형 DAC(220)의 출력신호에 더해짐으로써, 아날로그 변환 신호를 생성하게 된다.

이어서, 아날로그 변환 신호는 파형정형 회로(240)에 의해 상승여현필터링에 의한 파형정형을 거치게 된다(제430단계).

파형정형된 신호는 필터링된 후 변압기를 통해 비선형 파형 신호로서 출력될 수 있다(제440단계).

도 10은 본 발명의 일 실시예에 따른 디지털 전처리부(100)의 블록도이다.

도 10을 참조하면, 본 발명의 일 실시예에 따른 디지털 전처리부(100)는 적어도 하나의 프로세서(1020), 메모리(1040), 및 저장 장치(1060)를 포함할 수 있다.

프로세서(1020)는 메모리(1040) 및/또는 저장 장치(1060)에 저장된 프로그램 명령을 실행할 수 있다. 프로세서(1020)는 적어도 하나의 중앙 처리 장치(central processing unit, CPU)나 그래픽 처리 장치(graphics processing unit, GPU)에 의해 구현될 수 있으며, 그밖에 본 발명에 따른 비선형 파형 발생을 수행할 수 있는 여타의 프로세서로 구현될 수도 있다.

메모리(1040)는 예컨대 ROM(Read Only Memory)와 같은 휘발성 메모리와, RAM(Random Access Memory)과 같은 비휘발성 메모리를 포함할 수 있다. 메모리(1040)는 저장 장치(1060)에 저장된 프로그램 명령을 로드하여, 프로세서(1020)에 제공할 수 있다.

저장 장치(1060)는 프로그램 명령과 데이터를 저장하기에 적합한 기록매체로서, 예컨대 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(Magnetic Media), CD-ROM(Compact Disk Read Only Memory), DVD(Digital Video Disk)와 같은 광 기록 매체(Optical Media), 플롭티컬 디스크(Floptical Disk)와 같은 자기-광 매체(Magneto-Optical Media), 플래시 메모리나 EPROM(Erasable Programmable ROM) 또는 이들을 기반으로 제작되는 SSD와 같은 반도체 메모리를 포함할 수 있다.

저장 장치(1060)는 상기 프로그램 명령을 저장한다. 저장 장치(1060)에 저장되는 프로그램 명령은 도 3에 도시된 디지털 전처리부(100)를 구현하는데 필요한 프로그램 명령을 포함한다. 이와 같은 프로그램 명령은 프로세서(1020)의 제어에 의해 메모리(1040)에 로드된 상태에서, 프로세서(1020)에 의해 실행되어 본 발명에 의한 작업현장 모니터링 방법을 구현할 수 있다.

한편, 도 3에 도시된 디지털 전처리부(100)의 기능적 구성은 이 장치들의 기능을 열거한 것으로서, 각 모듈과 서비스부 그리고 DB들이 열거된 명칭 단위로 구현되어야 하는 것은 아니다. 즉, 복수의 모듈들이나 서비스들이 통합될 수도 있고, 서로 다르게 그룹핑될 수도 있다. DB들 역시 마찬가지이다.

이상에서 설명한 바와 같이, 본 발명의 일 실시예에 따르면 선형 데이터 신호를 비선형 DAC에 의해 아날로그 신호로 변환한다. 일 실시예에 따르면 비선형 DAC에 입력되는 데이터의 비트 수가 4에 불과하지만 출력의 유효 분해능은 훨씬 더 미세하다. 이는 16 개의 비선형 계조를 사용자 정의함으로써 이루어질 수 있다. 아울러, 잔여 데이터 신호를 선형 보간 DAC에 인가하여 아날로그 신호로 변환한 비선형 DAC에 의한 변환 결과를 보간하게 된다. 시뮬레이션에 따르면 선형 보간에 의한 오차는 0.24%이다. 따라서 DAC 입력 비트 수가 4 MSB들과 4 LSB들을 합하여 8 비트에 지나지 않지만, 비선형 DAC와 선형 보간 DAC를 결합함으로써 약 9 비트의 유효 분해능을 얻을 수 있다. 한편, 각 전류원과 병렬로 연결된 추가 전류원이 마련될 수도 있다. 이러한 전류원을 캘리브레이션에 사용하는 경우 11 비트의 분해능에 ±20%의 튜닝 범위를 제공할 수 있다.

40nm CMOS 공정으로 집적회로(IC)를 구현하였다. 제작된 IC는 동일한 국부발진 주파수를 사용하고 독립적으로 작동하는 6 개의 펄스변조기 및 송신기를 구비한다.

제작된 IC에 대하여 1GS/s와 2GS/s의 두 가지 DAC 샘플링 속도로 테스트를 진행하였다. 1GS/s에서 허상제거율(image rejection ratio)은 42dB를 초과하였고, 국부발진주파수 제거율(LORR)은 41dB를 초과하였다. IC는 단순히 메모리에서 FCW 값들을 변경함으로써 다른 주파수의 버스트 합성을 수행할 수 있다. 연속적으로 공급되는 200ns 펄스들을 50MHz 계조로 인가하였을 때 파형과 스펙트럼을 측정하여 이를 검증하였다. 구형파 및 상승여현파의 두 가지 경우에 적용하였을 때, 후자가 더 나은 스펙트럼 선택성을 보여주었다. 위 모든 결과들은 본 발명자들이 구축한 테스트 환경에서 PCB를 액체 질소에 담근 상태로 77K에서 측정되었다.

본 발명자들은 10mK로 온도가 유지되는 실제 양자 프로세서로도 IC 테스트를 진행하였다. 5.123GHz 공명 트랜스몬 큐빗을 케이블을 통해 IC에 연결하였다. 펄스폭 증가에 따른 큐빗 상태를 측정하는 라비(Rabi) 실험을 진행하였다. 또한 본 발명자들은, 위상 코히런스를 검증하기 위하여, X축으로 π/2 회전시킨 다음 자유전개(free evolution)를 위한 가변 시간간격 후에 X축으로 -π/2 회전시킨 다음 큐빗 상태를 측정하는 램지 실험을 진행하였다. Ramsey 실험을 위해 +2MHz(5.125GHz)의 주파수 디튜닝을 적용하였다. 측정 결과를 실온에서 상용 벡터 마이크로파 신호발생(VSG) 장치를 사용한 측정 결과와 비교하였는데, 이들 사이의 뛰어난 일치를 확인하였다. 기존에 보고된 컨트롤러 IC와 비교하였을 때, 본 발명에 의한 아키텍처는 전력 소모에 있어 60배가 넘는 향상 효과를 달성하면서, 모든 요구 기능들을 제공한다. 그러므로 본 발명에 의한 방식은 내결함성 확장형 양자컴퓨터의 실현에 유망한 역할을 할 것으로 기대된다.

본 발명의 일부 측면들은 장치의 문맥에서 설명되었으나, 그것은 상응하는 방법에 따른 설명 또한 나타낼 수 있고, 여기서 블록 또는 장치는 방법 단계 또는 방법 단계의 특징에 상응한다. 유사하게, 방법의 문맥에서 설명된 측면들은 또한 상응하는 블록 또는 아이템 또는 상응하는 장치의 특징으로 나타낼 수 있다. 방법 단계들의 몇몇 또는 전부는 예를 들어, 마이크로프로세서, 프로그램 가능한 컴퓨터 또는 전자 회로와 같은 하드웨어 장치에 의해(또는 이용하여) 수행될 수 있다. 몇몇의 실시예에서, 가장 중요한 방법 단계들의 하나 이상은 이와 같은 장치에 의해 수행될 수 있다.

실시예들에서, 프로그램 가능한 로직 장치(예를 들어, 필드 프로그래머블 게이트 어레이)가 여기서 설명된 방법들의 기능의 일부 또는 전부를 수행하기 위해 사용될 수 있다. 실시예들에서, 필드 프로그래머블 게이트 어레이는 여기서 설명된 방법들 중 하나를 수행하기 위한 마이크로프로세서와 함께 작동할 수 있다. 일반적으로, 방법들은 어떤 하드웨어 장치에 의해 수행되는 것이 바람직하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

유효 입력 신호를 양자화하여 선형 데이터 신호와, 상기 유효 입력 신호와 상기 선형 데이터 신호의 차이인 잔여 데이터 신호를 생성하는 디지털 전처리부;
입력과 출력 사이에 비선형 관계가 존재하며, 상기 선형 데이터 신호를 제1 아날로그 신호로 변환하는 비선형 디지털-아날로그 변환 회로(DAC);
상기 잔여 데이터 신호를 제2 아날로그 신호로 변환함으로써, 상기 제2 아날로그 신호가 상기 제1 아날로그 신호에 더해져서 아날로그 변환 신호가 생성될 수 있게 해주는 선형 보간 DAC; 및
상기 아날로그 변환 신호를 비선형 파형 신호로써 출력하는 출력 회로;
를 구비하는 비선형 파형 발생 장치.
제1항에 있어서, 상기 비선형 DAC가
기준 전류원; 및
소정의 비트 수를 가지는 상기 선형 데이터 신호를 서모미터 코드로 나타내는 경우의 서모미터 코드 비트 수와 동일한 개수만큼 마련되고, 각각이 상기 서모미터 코드의 대응 비트에 따라 활성화되며, 적어도 일부의 출력 전류가 서로 상이한 전류원들;을 구비하고
상기 선형 보간 DAC가 상기 전류원들 중 활성화가 되기 직전 또는 비활성화 직후인 하나의 전류원에 접속되는
비선형 파형 발생 장치.
제1항에 있어서,
상기 아날로그 변환 신호를 파형정형하는 파형정형 회로;
를 더 구비하는 비선형 파형 발생 장치.
제3항에 있어서, 상기 파형정형 회로가
국부발진 신호에 상기 아날로그 변환 신호를 믹싱하여 주파수 변조하는 믹서;
를 구비하는 비선형 파형 발생 장치.
제4항에 있어서,
상기 파형정형 회로에 이산여현 코드를 공급하는 이산여현코드 발생기;
를 더 구비하며, 상기 파형정형 회로가
상기 이산여현 코드의 비트들에 따라 상기 아날로그 변환 신호의 출력신호선과 반전출력신호선 간을 연결하는 복수의 션트 트랜지스터들 중 적어도 일부를 션트시키는 션트 회로;
를 더 구비하는 비선형 파형 발생 장치.
제1항에 있어서,
사용자가 입력한 초기 위상 값과, 주파수 코드워드(FCW)를 토대로 상기 유효 입력 신호를 생성하는 반복 위상 누적기;
를 더 구비하는 비선형 파형 발생 장치.
제6항에 있어서,
상기 반복 위상 누적기는 상기 초기 위상 값에서 시작하여 소정의 위상 값 범위 내에서 상기 FCW를 반복하여 가산하여 산출되는 반복 누적값을 상기 유효 입력 신호로서 생성하는 비선형 파형 발생 장치.
제6항에 있어서,
상기 반복 위상 누적기는 상기 초기 위상 값에서 시작하여 소정의 위상 값 범위 내에서 상기 FCW를 반복하여 가산하여 산출되는 반복 누적값에서 일정한 수의 상위 비트들만을 취함으로써 상기 유효 입력 신호를 생성하는 비선형 파형 발생 장치.
제7항 또는 제8항에 있어서,
소정의 격주기 단위로 상기 반복 누적값 또는 상기 유효 입력 신호를 그 최대값 및 최소값의 중간값 레벨을 기준으로 대칭변환하여 대칭 변환된 신호에서 상기 선형 데이터 신호가 획득될 수 있도록 하는 대칭변환기;
를 더 구비하는 비선형 파형 발생 장치.
제7항 또는 제8항에 있어서,
상기 유효 입력 신호를 새로 양자화하여 양자화된 결과를 상기 선형 데이터 신호로써 획득하는 비선형 파형 발생 장치.
(a) 사용자가 입력한 초기 위상 값에서 시작하여, 일정한 시간 간격으로 소정의 범위 내에서 반복적으로 증가하는 유효 입력 신호를 생성하는 단계;
(b) 상기 유효 입력 신호를 양자화하여 선형 데이터 신호와, 상기 유효 입력 신호와 상기 선형 데이터 신호의 차이인 잔여 데이터 신호를 획득하는 단계;
(c) 입력과 출력 사이에 비선형 관계를 가지는 비선형 디지털-아날로그 변환 회로(DAC)에 의하여 상기 선형 데이터 신호를 제1 아날로그 신호로 변환하고, 상기 잔여 데이터 신호를 제2 아날로그 신호로 변환하고 상기 제1 아날로그 신호에 더하여 아날로그 변환 신호를 생성하는 단계; 및
상기 아날로그 변환 신호를 비선형 파형 신호로써 출력하는 단계;
를 포함하는 비선형 파형 발생 방법.
제11항에 있어서, 상기 비선형 DAC가 소정의 비트 수를 가지는 상기 선형 데이터 신호를 서모미터 코드로 나타내는 경우의 서모미터 코드 비트 수와 동일한 개수만큼 마련되고 각각이 상기 서모미터 코드의 대응 비트에 따라 활성화되며 적어도 일부의 출력 전류가 서로 상이한 전류원들을 구비하며,
상기 (c)단계가
상기 제2 아날로그 신호를 상기 전류원들 중 선택된 하나를 나누어 선택된 경로에 더하는 단계;
를 포함하는 비선형 파형 발생 방법.
제11항에 있어서,
(d) 상기 아날로그 변환 신호를 파형정형하는 단계;
를 더 포함하는 비선형 파형 발생 방법.
제13항에 있어서, 상기 (d)단계가
국부발진 신호에 상기 아날로그 변환 신호를 믹싱하여 주파수 변조하는 단계; 및
주파수 변조된 신호를 이산여현필터링하여 파형정형하는 단계;
를 포함하는 비선형 파형 발생 방법.
제14항에 있어서, 이산여현필터링하여 파형정형하는 단계가
이산여현 코드의 비트들에 따라 상기 아날로그 변환 신호의 출력신호선과 반전출력신호선 간을 연결하는 복수의 션트 트랜지스터들 중 적어도 일부를 션트시키는 단계;
를 더 포함하는 비선형 파형 발생 방법.
제11항에 있어서, 상기 (a)단계가
상기 초기 위상 값에서 시작하여 상기 사용자가 입력한 주파수 코드워드(FCW)를 반복하여 가산하여 산출되는 반복 누적값을 상기 유효 입력 신호로서 생성하는 비선형 파형 발생 방법.
제16항에 있어서, 상기 (a)단계가
반복 누적값에서 일정한 수의 상위 비트들만을 취하는 단계; 및
상기 반복 누적값을 그 최대값 및 최소값의 중간값 레벨을 기준으로 대칭 변환하는 단계;
를 더 포함하는 비선형 파형 발생 방법.