KR102634825B1 - 저-스큐 상보 신호 발생기 - Google Patents

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Abstract

상보 신호들을 발생시키는 회로는 입력 신호에 반응하여 트루 신호를 생성시키기 위한 직렬인 둘의 인버터들을 구비하는 인버터들의 제1 스트링 및 상기 입력 신호에 반응하여 보완 신호를 생성하기 위한 직렬인 셋의 인버터들을 구비하는 인버터들의 제2 스트링을 포함한다. 보상 커패시턴스 회로는 상기 인버터들의 제1 스트링 내의 노드에 연결된다. 상기 보상 커패시턴스 회로는 상기 인버터들의 제2 스트링 내의 인버터의 PVT 조건들에 걸친 지연을 에뮬레이트하는 방식으로 상기 노드에서 저항-용량 RC 지연을 증가시키도록 상기 노드에 커패시턴스를 추가할 수 있다.

Description

저-스큐 상보 신호 발생기{LOW-SKEW COMPLEMENTARY SIGNAL GENERATOR}
본 발명은 집적 회로들을 위한 상보 신호 발생기들에 관한 것이며, 상세하게는 저-스큐 상보 신호 발생기들.
상보 신호 발생기는 집적 회로들 및 다른 환경들에서 이용되는 많은 회로 설계들의 구성 요소이다. 예를 들면, 상보 신호 발생기 회로는 미국 공개 특허 공보 제2020/0266185(A1)호에 개시되어 있다. 상보 신호 발생기는 종종 접지로 언급되는 입력에서 단일 종단 신호(single ended signal)를 수신하고, 각각의 출력들에서 트루 및 보완 신호들을 생성한다. 상기 트루 및 보완 신호들은 접지 기준 없이 2선 전송 선로를 구동시키기 위해서와 같이 차동 신호의 동일한 위상 및 대향하는 위상의 구성 성분들로 이용될 수 있다. 또한, 상기 트루 및 보완 신호들은, 예를 들면, 로직 회로 내의 다른 플립-플롭(flip-flop)들에 대한 상보 클록 신호들, 또는 회로의 다른 동기화 구성 요소들에 대한 다른 인에이블 신호(enable signal)들로서 적용되는 별도의 단일 종단 신호들로 이용될 수 있다.
상보 신호 발생기를 구현하는 한 가지 방식은 둘의 직렬인 둘의 인버터들을 구비하는 하나의 스트링은 트루 신호를 생성하고, 직렬인 셋의 인버터들을 구비하는 하나의 스트링은 보완 신호를 생성하는 둘의 인버터 스트링들을 제공하는 것이다. 이러한 추가되는 인버터는 상기 트루 신호에 대한 상기 보완 신호의 전환에 추가적인 지연을 가져오며, 상기 상보 신호들 사이에 스큐가 도입된다.
상기 스큐는 상기 트루 신호를 생성하는 상기 인버터들의 스트링들 내에 패스 게이트를 추가하여 감소될 수 있다. 상기 패스 게이트는 상기 보완 신호를 생성하는 상기 인버터들의 스트링들의 제3의 인버터 내의 지연을 보상할 수 있는 약간의 지연을 도입하게 된다. 이러한 접근 방식에서, 대체로 감소될 수 있는 상기 스큐는 다른 프로세스, 전압 및 온도 PVT 조건들의 실질적인 변화를 겪을 수 있다.
전자 회로들의 동작의 주파수가 증가함에 따라, 상기 트루 및 보완 신호들 사이의 스큐가 보다 중요하게 될 수 있다.
다른 PVT 조건들에서 감소된 스큐 및 스큐의 변화들을 감소시키는 것을 포함하여 상보 신호 발생기들을 향상시킬 수 있는 기술을 제공하는 것이 바람직하다.
도입의 목적으로, 여기에 설명되는 상보 신호 발생기의 측면들은 노드(OUT)에서 트루 신호를 생성하기 위해 직렬인 짝수(예를 들어, 2, 4)의 인버터들을 구비하는 인버터들의 제1 스트링 및 노드(OUTB)에서 보완 신호를 생성하기 위해 홀수(예를 들어, 1, 3)의 인버터들을 구비하는 인버터들의 제2 스트링을 포함한다. 보상 커패시턴스 회로는 보다 작은 숫자의 인버터들을 가지는 상기 제1 및 상기 제2 스트링들 중에서 하나 내의 노드에 연결된다.
여기에 설명되는 기술의 일 측면에서, 상기 보상 커패시턴스 회로는 상기 인버터들 중에서 하나의 접합 및 오버랩 커패시턴스를 에뮬레이팅하는 구성 요소, 그리고 상기 인버터들 중에서 하나의 입력 부하를 에뮬레이팅하는 구성 요소를 포함할 수 있다.
회로는 다른 PVT 조건들에 걸쳐 감소된 스큐 및 스큐의 감소된 변화들을 가지는 트루 및 보완 신호들을 발생시킬 수 있는 것으로 설명된다.
다른 측면에서, 상기 회로를 구현하기 위한 매크로셀이 설명된다.
다른 측면에서, 여기에 설명되는 바와 같은 상보 신호 발생기를 포함하여 집적 회로를 위한 출력 버퍼가 제공된다.
본 발명의 다른 측면들과 이점들은 다음의 첨부된 도면들의 설명, 발명의 상세한 설명 및 특허 청구 범위로부터 이해될 수 있을 것이다.
본 발명의 실시예들에 따르면, 인버터들의 스트링들 중에서 하나는 직렬인 둘의 인버터들을 가지며, 그 출력에서 상기 인버터 스트링을 통한 신호 전파 시간에 의해 상기 입력 신호에 대하여 약간 지연되는 트루 신호를 생성한다. 상기 인버터들의 두 스트링들 중에서 다른 하나는 직렬인 셋의 인버터들을 가지며, 또한 그 출력에서 상기 인버터 스트링을 통한 상기 신호 전파 시간에 의해 상기 입력 신호에 대하여 약간 지연되는 보완 신호를 생성한다. 상기 둘의 스트링들 내의 인버터들의 숫자들이 다르기 때문에, 상기 인버터 스트링들을 통해 지연도 다르게 되며, 상기 트루 신호 및 상기 보완 신호 사이에 스큐가 도입된다. 상기 스큐를 감소시키기 위해, 패스 게이트가 상기 트루 신호를 생성하는 스트링 내의 상기 두 인버터들 사이에 도입될 수 있다. 상기 패스 게이트는 상기 스트링을 통한 지연을 증가시키므로 상기 보완 신호를 생성하는 상기 스트링을 통한 지연에 보다 가깝게 정합될 수 있으며, 이에 따라 이에 따라 스큐를 감소시킨다.
도 1은 여기에 설명되는 바와 같은 상보 신호들을 발생시키는 회로의 개략적인 도면이다.
도 2는 도 1의 회로에 의해 출력되는 트루 신호 및 보완 신호 사이의 타이밍 스큐를 예시하는 타이밍 차트이다.
도 3은 여기에 설명되는 바와 같은 보상 커패시턴스 회로를 포함하여 상보 신호들을 발생시키는 회로의 보다 상세한 개략도이다.
도 4는 도 3의 회로에 이용되는 바와 같은 인버터의 표준 셀 표현을 예시한다.
도 5는 PVT 조건들에 걸쳐 상보 신호들을 발생시키는 회로들의 3가지의 다른 실시예들에 대한 스큐의 프로세스 코너 그래프이다.
도 6a는 도 3을 참조하여 설명되는 바와 같은 상보 신호들을 발생시키는 회로를 위한 도 6b 및 도 6c에 도시한 레이아웃 도면에 대한 범례이다.
도 6b는 도 3의 경우와 같은 회로의 제1의 선택적인 표준 매크로셀 레이아웃이다.
도 6c는 도 3의 경우와 같은 회로의 제2의 선택적인 표준 매크로셀 레이아웃이다.
도 7은 여기에 설명되는 바와 같은 상보 신호들을 발생시키는 회로들을 포함하는 집적 회로 메모리 장치의 간략화된 도면이다.
본 발명의 실시예들에 대한 상세한 설명이 도 1 내지 도 7을 참조하여 기술된다.
차동 신호(differential signal)들을 발생시키기 위한 회로들은 공통 입력에 연결되는 인버터들의 둘의 스트링들을 이용하여 구현될 수 있다. 상기 인버터들의 스트링들 중에서 하나는 직렬인 둘의 인버터들을 가지며, 그 출력에서 상기 인버터 스트링을 통한 신호 전파 시간에 의해 상기 입력 신호에 대하여 약간 지연되는 트루 신호(true signal)를 생성한다. 상기 인버터들의 두 스트링들 중에서 다른 하나는 직렬인 셋의 인버터들을 가지며, 또한 그 출력에서 상기 인버터 스트링을 통한 상기 신호 전파 시간에 의해 상기 입력 신호에 대하여 약간 지연되는 보완 신호(complement signal)를 생성한다. 상기 둘의 스트링들 내의 인버터들의 숫자들이 다르기 때문에, 상기 인버터 스트링들을 통해 지연도 다르게 되며, 상기 트루 신호 및 상기 보완 신호 사이에 스큐(skew)가 도입된다. 상기 스큐를 감소시키기 위해, 패스 게이트(pass gate)가 상기 트루 신호를 생성하는 스트링 내의 상기 두 인버터들 사이에 도입될 수 있다. 상기 패스 게이트는 상기 스트링을 통한 지연을 증가시키므로 상기 보완 신호를 생성하는 상기 스트링을 통한 지연에 보다 가깝게 정합될 수 있으며, 이에 따라 이에 따라 스큐를 감소시킨다.
도 1은 더 감소된 스큐를 가질 수 있고, PVT 조건들에 걸친 스큐의 적은 변화들을 가질 수 있는 차동 신호들을 발생시키기 위한 회로를 예시한다.
상기 차동 신호들을 발생시키기 위한 회로는 직렬로 배열되는 인버터들의 제1 스트링 및 직렬로 배열되는 인버터들의 제2 스트링을 포함한다. 상기 인버터들의 제1 스트링은 입력 노드(10)에 연결되는 입력 및 노드(12)에 연결되는 출력을 가지는 제1 인버터(11)를 포함한다. 상기 인버터들의 제1 스트링은 상기 노드(12)에 연결되는 입력 및 노드(14)에 연결되는 출력을 가지는 제2 인버터(13)를 포함한다. 상기 노드(14)는 트루 신호가 제공되는 상기 회로의 출력 노드(OUT)이다.
상기 인버터들의 제2 스트링은 제1 인버터(21), 제2 인버터(22) 및 제3 인버터(23)를 포함한다. 상기 제1 인버터(21)는 상기 입력 노드(10)에 연결되는 입력 및 상기 제2 인버터(22)의 입력에 연결되는 출력을 가진다. 상기 제2 인버터(22)는 상기 제3 인버터(23)의 입력에 연결되는 출력을 가진다. 상기 제3 인버터(23)의 출력은 노드(24)에 연결된다. 상기 노드(24)는 보완 신호가 제공되는 상기 회로의 출력 노드(OUTB)이다.
보상 커패시턴스 회로(compensation capacitance circuit)(15)는 상기 노드(12)에 연결된다. 상기 인버터들의 제1 스트링 내에서 하나의 인버터의 출력으로부터 다음의 인버터의 입력까지의 전류 흐름 경로 내에 능동 요소들을 포함할 수 있는 패스 게이트와는 다르게, 상기 보상 커패시턴스 회로(15)는 상기 스트링 내의 인버터들 사이의 전류 흐름 경로 내에 능동 요소를 포함하지 않는다. 오히려, 상기 보상 커패시턴스 회로(15)는 상기 제1 인버터(11)의 출력에 수동으로 연결되고, 상기 제2 인버터(13)의 입력에 연결되는 상기 노드(12)에 연결되도록 구성될 수 있다.
상기 보상 커패시턴스 회로(15)는 노드(12)에 커패시턴스를 추가하기 위한 수단이며, 상기 인버터들의 제2 스트링 내의 상기 제2 인버터(22)의 PVT 조건들에 걸친 지연을 에뮬레이트(emulate)하는 방식으로 상기 노드(12)에서 저항-용량(resistance-capacitance) RC 지연을 증가시킨다.
도 1에 예시한 차동 신호들을 발생시키기 위한 회로는 상기 트루 신호를 생성하는 상기 제1 스트링 내의 둘의 인버터들 및 상기 보완 신호를 생성하는 상기 제2 스트링 내의 셋의 인버터들을 포함한다. 이러한 회로 설계는 짝수(2, 4,…)의 인버터들을 포함하는 인버터들의 제1 스트링 및 홀수(1, 3,…)의 인버터들을 포함하는 인버터들의 제2 스트링까지 확장될 수 있다. 상기 보상 커패시턴스 회로는 가장 작은 숫자의 인버터들을 가지는 상기 인버터들의 스트링 내의 노드에 연결된다.
도 2는 입력 노드(IN) 상의 상기 입력 신호에 대한 상기 출력 노드들(OUT 및 OUTB) 상의 상기 트루 신호 및 상기 보완 신호의 타이밍을 예시한다. 예시한 바와 같이, 낮은 값으로부터 높은 값까지 상기 입력 신호가 전이됨에 따라, 상기 출력 노드(OUT) 상의 상기 트루 신호는 짧은 잠복기 후에 낮은 값으로부터 높은 값까지 전이된다. 이들 잠복기의 차이들은 스큐(skew)로 호칭되며, 도 2에 예시한 바와 같이, 통상적으로 상기 신호가 가로지르는 지점과 상기 높은 값과 상기 낮은 값 사이의 중간 지점을 사이의 타이밍 차이에 의해 측정되며, 때때로 반치(half maximum)로 언급된다.
도 3은 보상 커패시턴스 회로(15)의 실시예의 보다 상세한 사항들을 구비하는 도 1의 차동 신호들을 발생시키기 위한 회로를 예시한다. 도 3에서의 참조 부호들은 동일한 구성 요소들에 대해 도 1의 경우들과 일치된다.
상기 보상 커패시턴스 회로(15)는 전력 공급 노드(VDD)에 연결되는 소스 및 노드(12)에 연결되는 드레인을 가지는 PMOS 트랜지스터(50)를 포함한다. 또한, 상기 보상 커패시턴스 회로(15)는 기준 전압 노드(VSS)에 연결되는 소스 및 노드(12)에 연결되는 드레인을 가지는 NMOS 트랜지스터(52)를 더 포함한다. 상기 PMOS 트랜지스터(50)의 게이트는 라인(51)에 의해 그 소스에 연결된다. 마찬가지로, 상기 NMOS 트랜지스터(52)의 게이트는 라인(53)에 의해 그 소스에 연결된다.
상기 보상 커패시턴스 회로(15)는, 일부 실시예들에서, 노드(12)에 연결되는 입력 및 연결되지 않고 남을 수 있거나, 플로팅될 수 있는 라인(59)에서의 출력을 가지는 인버터(55)를 더 포함한다. 다른 실시예들에서, 상기 라인(59)에서의 출력은 상기 장치 상의 다른 회로 요소들에 연결될 수 있다.
도 3의 보상 커패시턴스 회로(15)는 PMOS 트랜지스터(50) 및 NMOS 트랜지스터(52)를 구비하는 제1 구성 요소를 포함하며, 이러한 예에서, 이는 표준 인버터 셀 구조의 출력과 같은 인버터의 출력에서 게이트-드레인(gate-to-drain) 오버랩 커패시턴스(overlap capacitance) 및 접합 커패시턴스(junction capacitance)를 에뮬레이트한다.
도 3의 보상 커패시턴스 회로(15)는 인버터(55)를 구비하는 제2 구성 요소를 더 포함하며, 이러한 예에서, 이는 표준 인버터 셀 구조의 입력 부하(input load)와 같은 인버터의 입력 노드 커패시턴스를 에뮬레이트한다.
도 4는 도 3의 회로의 인버터들의 등가 회로를 예시한다. 상기 인버터들은 각기 NMOS 트랜지스터(31)와 직렬로 PMOS 트랜지스터(30)를 포함한다. 상기 PMOS 트랜지스터(30)는 전력 공급 노드(VDD)에 연결되는 소스 및 노드(33)에 연결되는 드레인을 가진다. 또한, 상기 NMOS 트랜지스터(31)는 상기 기준 전압 노드(VSS)에 연결되는 소스 및 노드(33)에 연결되는 드레인을 가진다. 상기 PMOS 트랜지스터(30) 및 NMOS 트랜지스터(31)의 게이트들은 함께 라인(32) 상에서 연결된다.
도 3의 실시예에서 각각의 상기 여섯의 인버터들(11, 55, 13, 21, 22, 23)은 표준 셀 구조를 이용하는 것과 같이 동일한 레이아웃과 구조로 구현될 수 있으므로, 각각의 셀들 내에 활용되는 상기 트랜지스터들은 동일한 크기와 레이아웃을 가진다("표준"이라는 용어는 본문에서 설명의 목적으로 동일한 집적 회로 내에서의 균일한 구조를 시사하며, 반드시 다른 집적 회로들에 걸치지는 않는다). 비록 도 3의 회로는 인버터 셀들을 이용하여 구현되지만, 일부 실시예들에서, 상기 인버터들 중에서 하나 또는 그 이상은 게이트들 또는 NAND 게이트들과 같은 다른 로직 게이트 셀들을 이용하여 구현될 수 있다.
상기 보상 커패시턴스 회로(15)의 오버랩 커패시턴스 구성 요소 내의 상기 트랜지스터들의 상대적인 크기는 파라미터 MOLC로 나타내어진다. 상기 인버터들 내의 상기 트랜지스터들의 상대적인 크기는 파라미터 MINV로 나타내어진다.
도시한 바와 같이, 이들 도면들에서 MOLC＝Y 및 MINV＝X이다. 예를 들면, 값 MINV＝1을 가지는 트랜지스터는 상기 집적 회로를 구현하는 데 이용되는 상기 표준 셀 라이브러리 내의 단일의 트랜지스터 유닛을 이용하여 구현될 수 있다. 값 MINV＝2를 가지는 트랜지스터는 병렬인 둘의 트랜지스터 단위들 등을 이용하여 구현될 수 있다. 선택적으로는, 값 MINV＝2를 가지는 트랜지스터는 상기 표준 트랜지스터 단위의 게이트 폭의 두 배인 게이트 폭을 가지는 트랜지스터를 이용하여 구현될 수 있다.
상기 보상 커패시턴스 회로(15)의 실시예들에서, MOLC는 MINV의 한 배 내지 두 배가 될 수 있다. 상기 회로 내에서 상기 인버터들 내의 상기 트랜지스터들의 정해진 표준 크기 MINV인 오버랩 커패시턴스를 보상하기 위해 이용되는 상기 트랜지스터들(예를 들어, 50, 52)의 크기 MOLC는 상기 회로의 거동에 대한 오버랩 커패시턴스 또는 입력 부하 커패시턴스의 상대적인 기여의 함수이다. 이러한 상대적인 기여는 구성 요소들의 크기 조정, 구성 요소들의 배치 및 상기 구성 요소들 사이의 상호 연결들의 라우팅(routing)을 조정하여 결정될 수 있고, 변환될 수 있다.
상기 오버랩 커패시턴스가 지배적인 인자일 경우, Y는 2X와 같아질 수 있다. 이는 상기 인버터의 오버랩 커패시턴스의 거동에 의해 설명될 수 있으며, 여기서 입력은 일 방향으로의 양 ΔV로 전이되지만, 출력은 대향하는 방향으로의 양 ΔV로 빠르게 전이되어, 약 2ΔV의 전압 전이를 가져온다. 이러한 전이에서 전하 Q는 상기 오버랩 커패시턴스 C 곱하기 2ΔV와 동일하다(Q＝C2ΔV). 이러한 전하 Q는 상기 커패시턴스의 두 배로 오버랩 커패시턴스를 에뮬레이팅하는 구성 요소 내의 상기 트랜지스터들을 구현하여 에뮬레이트될 수 있으며, 이에 따라 Q＝2CΔV가 된다.
게이트-드레인 오버랩 커패시턴스 및 접합 커패시턴스 모두가 상당히 기여하는 경우, Y는 1X 보다 클 수 있으며, 약 1.5X와 같이 1X 내지 2X가 될 수 있다. 일부 경우들에서, Y는 약 X와 동일할 수 있으며, 본문에서 "약"이라는 표현은 동일한 크기들을 가지도록 설계되는 구조들의 제조 공차들 이내를 의미한다.
Y＝1.5X와 같이 게이트-드레인 오버랩 커패시턴스를 에뮬레이팅하는 구송 요소를 구현하기 위해, 예를 들면, 도 3의 회로는 둘의 트랜지스터 단위들을 이용하는 MINV＝2인 표준 인버터들을 이용하여 구현될 수 있으며, MOLC＝3의 상기 NMOS 트랜지스터(52) 및 PMOS 트랜지스터(50)는 셋의 트랜지스터 단위들을 이용하여 구현될 수 있다.
대체로 상기 인버터들의 시리즈 내의 각 인버터의 저항-용량 RC 지연은 인자 "1RC"로 나타내어질 수 있으며, 여기서 상기 커패시턴스는 인버터의 출력 상의 접합 및 오버랩 커패시턴스 K와 다음의 인버터의 입력 부하 커패시턴스 J의 결합이므로, C＝J＋K이다.
이에 따라, 상기 셋의 인버터들을 포함하는 시리즈는 3RC와 동일한 전체 지연을 가진다(상기 노드(OUTB) 상의 입력 부하 커패시턴스 J가 동일한 것으로 가정함). 상기 보상 커패시턴스 없이 상기 둘의 인버터들을 포함하는 시리즈는 2RC와 동일한 전체 지연을 가지므로, 1RC의 차이로 야기되는 스큐를 가져온다(상기 노드(OUTB) 상의 입력 부하 커패시턴스 J가 동일한 것으로 가정함). 상기 보상 커패시턴스는 PVT 변화들을 추적하는 방식으로 노드(12)에서 상기 커패시턴스를 증가시킴에 의해 상기 스큐를 감소시키는 수단이므로, 인버터들(11, 13)을 통한 상기 노드(IN)와 상기 노드(OUT)의 상기 전체 RC 지연은 3RC가 된다. 그 결과, 상기 스큐가 감소되며, 상기 장치에 특정되는 동작 조건들의 범위에 걸쳐 보다 일정해진다.
상기 보상 커패시턴스 회로는 커패시턴스를 노드(12)에 추가하여 이러한 3RC 지연을 구현하므로, 상기 지연은 다음 식으로 나타내어질 수 있다.
[식]
(1R x 2C)＋1(RC)＝3RC
첫 번째 인자는 상기 제1 인버터 및 상기 보상 커패시턴스 회로(15)의 출력을 나타내며, 두 번째 인자는 상기 제2 인버터 출력을 나타낸다.
상기 첫 번째 인자에 관하여, 인버터(55)가 하나의 입력 부하 커패시턴스 J에 기여한다. 인버터(13)는 하나의 입력 부하 커패시턴스 J에 기여한다. 인버터(11)는 하나의 접합 및 오버랩 커패시턴스 K에 기여한다. 트랜지스터들(50, 52)은 하나의 접합 및 오버랩 커패시턴스 K에 기여한다. 합계는 다음의 식에 나타내는 바와 같이 2C와 같다.
[식]
1J＋1J＋1K＋1K＝2(J＋K)＝2C
도 5는 상보 신호(complementary signal)들을 발생시키는 회로의 셋의 변화들을 위한 프로세스 코너(process corner)들(TT, SS, FF, SF, FS), -50℃ 내지 +105℃의 온도 및 1.65V 내지 1.95V의 전력 공급 전압을 포함하는 PVT 조건들에 걸친 스큐를 피코초(picosecond)로 예시하는 프로세스 코너 차트이다. 트레이스(trace) 100은 트루 신호를 생성하는 직렬인 둘의 인버터들 및 보완 신호를 생성하는 직렬인 셋의 인버터들을 이용하는 앞서 언급한 바와 같은 회로에 대한 스큐를 나타낸다. 트레이스 100으로 도시되는 바와 같은 이러한 회로의 시뮬레이션은 상기 PVT 조건들에 걸쳐 약 27ps 내지 약 50ps의 범위의 스큐를 가져온다. 트레이스 101은 트루 신호를 생성하는 직렬인 둘의 인버터들과 패스 게이트 및 보완 신호를 생성하는 직렬인 셋의 인버터들을 이용하는 앞서 언급한 바와 같은 회로에 대한 스큐를 나타낸다. 트레이스 101로 도시되는 바와 같은 회로의 시뮬레이션은 상기 PVT 조건들에 걸쳐 약 6ps 내지 약 24ps의 범위의 스큐를 가져온다. 트레이스 102는 도 3과 함께 앞서 논의된 회로에 대한 스큐를 나타낸다. 트레이스 102에서 볼 수 있는 바와 같이, 도 3의 회로는 시뮬레이션된 PVT 조건들의 전체 범위에 걸쳐 약 2ps 내지 약 12ps의 범위의 스큐를 가져올 수 있다. 또한, 상기 스큐는 시뮬레이션된 PVT 조건들의 전체 범위에 걸쳐 트레이스 101의 경우보다 낮다.
여기에 설명되는 바와 같은 표준 셀은 불 논리 함수(Boolean logic function)를 제공하는 트랜지스터들의 그룹 및 상호 연결 구조들이며, 상기 트랜지스터 장치들의 다른 구조들에 대응되는 베이스 층들 내로 조직화되는 레이아웃 그리고 트랜지스터 형성물들의 단자들을 함께 연결하는 상호연결 배선 층들 및 비아(via) 층들을 포함할 수 있다. 상기 상보 신호들을 발생시키는 회로의 실시예에서의 인버터들은 동일한 셀 구조를 구비하는 동일한 표준 셀을 이용하여 구현될 수 있다. 상기 상보 신호들을 발생시키는 회로의 실시예에서의 인버터들은 동일한 셀 구조를 구비하는 동일한 표준 CMOS 인버터 셀들을 이용하여 구현될 수 있다.
또한, 표준 셀 내에 사용되는 트랜지스터들은 상기 회로에 공통적으로 사용되는 상기 NMOS 및 PMOS 트랜지스터들을 위한 단위 트랜지스터 크기들을 각기 포함하며 게이트 폭 및 길이, 그리고 게이트 오버랩의 레이아웃을 포함하는 트랜지스터 크기를 가질 수 있다. 본문에서의 설명의 목적을 위해, 표준 매크로셀(macrocell)은 표준 셀들 및 트랜지스터들의 그룹, 그리고 상기 트랜지스터 형성물들의 단자들을 함께 연결하는 상호연결 배선 층들 및 비아 층들이 된다. 도 1 및 도 3을 참조하여 설명한 바와 같은 상보 신호들을 발생시키는 회로는 표준 매크로셀로서 구현될 수 있으며, 집적 회로 상의 효율적인 배치를 위한 목적으로 셀 라이브러리 내에 이용될 수 있고, 상기 표준 매크로셀을 활용하는 집적 회로들의 효율적인 통합을 활용하는 집적 회로가 될 수 있다. 또한, 상기 매크로셀에서, 통상적으로 금속 층들 내의 상기 상호 연결들은 두 신호 경로들 상의 비아들의 길이, 폭 및 숫자들과 부합된다.
도 6a 내지 도 6c는 도 3을 참조하여 설명한 바와 같은 상보 신호들을 발생시키는 회로를 구현할 수 있는 표준 매크로셀들을 위한 범례 및 선택적인 레이아웃 구성들을 포함한다.
도 6a는 범례이며, 여기서 상기 트루 신호를 생성하는 데 사용되기 위해 상기 스트링들 내에 이용되는 인버터들은 참조 부호 1, 참조 부호 3으로 표시되고, 상기 보상 커패시턴스 회로 내에 이용되는 인버터는 참조 부호 2로 표시되며, 상기 보완 신호를 생성하는 데 사용되기 위해 상기 스트링들 내에 이용되는 인버터들은 참조 부호 4, 참조 부호 5, 참조 부호 6으로 표시된다. 상기 오버랩 커패시턴스를 에뮬레이팅하는 구성 요소 내의 상기 PMOS 트랜지스터는 A로 표시된다. 상기 오버랩 커패시턴스를 에뮬레이팅하는 구성 요소 내의 상기 NMOS 트랜지스터는 B로 표시된다. 예를 들면, 함께 연결되는 이들의 게이트, 소스 및 드레인을 가질 수 있는 더미 트랜지스터들은 C 및 D로 표시되며, 레이아웃 일치를 위해 이용된다. 또한, 통상적으로 금속 층들 내의 상기 상호 연결들(도시되지 않음)은 상기 두 신호 경로들 상의 비아들의 길이, 폭 및 숫자들과 정합된다.
도 6b는 상기 회로 내의 모두 여섯의 인버터들을 위한 표준 인버터 셀들을 포함하는 제1 매크로셀 레이아웃을 예시한다. 상기 레이아웃은 순차적으로, 인버터 1을 위한 표준 인버터 셀, 트랜지스터들(A 및 B)을 위한 셀들, 인버터 2를 위한 표준 인버터 셀, 그리고 인버터 3을 위한 표준 인버터 셀을 가지는 상부 열을 포함한다. 도 6b의 레이아웃은 순차적으로 인버터 4를 위한 표준 인버터 셀, 더미 트랜지스터들(C 및 D)을 위한 셀들, 인버터 5를 위한 표준 인버터 셀, 그리고 인버터 6을 위한 표준 인버터 셀을 가지는 하부 열을 포함한다. 도 6b의 매크로셀은 직사각형의 푸트프린트(footprint)를 가진다.
상기 트랜지스터들(A 및 B)을 위한 셀들은 상기 표준 인버터 셀의 회로 구조에 부합하고, 레이아웃 내에서 대략 동일한 양의 영역을 소모하는 방식으로 PMOS 트랜지스터(A)가 NMOS 트랜지스터(B)에 대해 배치되도록 상기 레이아웃으로 구성된다. 상기 더미 트랜지스터들(C 및 D)을 위한 셀들은 상기 트랜지스터들(A 및 B)의 셀들을 위한 레이아웃과 부합되도록 상기 레이아웃으로 구성된다.
도 6b의 매크로셀은 입력 노드(600)를 가진다. 상기 여섯의 표준 인버터 셀들(INV 1 내지 INV 6)은 상기 입력 노드 상의 입력 신호에 반응하여 제1 출력 노드(601) 상에서 트루 신호를 발생시키기 위해 둘의 인버터들(INV 1, INV 3)을 가지는 인버터들의 제1 시리즈 및 상기 입력 노드 상의 입력 신호에 반응하여 제2 출력 노드(602) 상에서 보완 신호를 발생시키기 위해 셋의 인버터들(INV 4, INV 5, INV 6)을 가지는 인버터들의 제2 시리즈를 형성하도록 상호 연결된다. 상기 인버터(INV 2)는 상기 제1 시리즈 내의 상기 둘의 인버터들(INV 1, INV 3) 사이에서 노드(605)에 연결되는 입력을 가지며, 여기서 상기 구성 요소(PMOS 트랜지스터(A) 및 NMOS 트랜지스터(B))는 상기 제1 시리즈 내의 둘의 인버터들 사이에서 상기 노드(605)에 연결된다. 비록 도 6b의 회로는 인버터 셀들을 이용하여 구현되지만, 일부 실시예들에서, 상기 인버터들 중에서 하나 또는 그 이상은 NOR 게이트들 또는 NAND 게이트들과 같은 다른 로직 게이트 셀들을 이용하여 구현될 수 있다.
상기 노드들(600, 601, 602, 605)은 경험적으로 결정되는 구성으로 위치한다. 구현예에서, 상기 노드들은 개개의 셀들의 영역 내에 상기 상호 연결들을 형성하기 위해 배선 층들 및 비아 층들을 상호 연결하도록 연결되는 회로 요소들을 위한 연결 패드들을 포함할 수 있다. 또한, 통상적으로 금속 층들 내의 상기 상호 연결들(도시되지 않음)은 상기 두 신호 경로들 상의 비아들의 길이, 폭 및 숫자들과 정합된다.
도 6c는 상기 회로 내의 모두 여섯의 인버터들을 위한 표준 인버터 셀들을 포함하는 단일의 열을 이용하는 제1 매크로셀 레이아웃을 예시한다. 상기 단일의 열은 순차적으로 인버터 1을 위한 표준 인버터 셀, 인버터 4를 위한 표준 인버터 셀, 트랜지스터들(A 및 B)을 위한 셀들, 더미 트랜지스터들(C 및 D)을 위한 셀들, 인버터 2를 위한 표준 인버터 셀, 인버터 5를 위한 표준 인버터 셀, 인버터 3을 위한 표준 인버터 셀, 그리고 인버터 6을 위한 표준 인버터 셀을 포함한다. 도 6c에 도시한 바와 같이, 상기 트랜지스터들(A 및 B)을 위한 셀들은 상기 표준 인버터 셀의 회로 구조에 부합하고, 레이아웃 내에서 대략 동일한 양의 영역을 소모하는 방식으로 PMOS 트랜지스터(A)가 NMOS 트랜지스터(B)와 중첩되도록 상기 레이아웃으로 구성된다. 상기 더미 트랜지스터들(C 및 D)을 위한 셀들은 상기 트랜지스터들(A 및 B)의 셀들을 위한 레이아웃과 부합하도록 상기 레이아웃으로 구성된다. 도 6c의 매크로셀은 직사각형의 푸트프린트를 가진다. 또한, 통상적으로 금속 층들 내의 상기 상호 연결들(도시되지 않음)은 상기 두 신호 경로들 상이 비아들의 길이, 폭 및 숫자들과 부합된다.
도 6c의 매크로셀은 입력 노드(610)를 가진다. 상기 여섯의 표준 인버터 셀들(INV 1 내지 INV 6)은 상기 입력 노드 상의 입력 신호에 반응하여 제1 출력 노드(611) 상에서 트루 신호를 발생시키기 위해 둘의 인버터들(INV 1, INV 3)을 가지는 인버터들의 제1 시리즈 및 상기 입력 노드 상의 입력 신호에 반응하여 제2 출력 노드(612) 상에서 보완 신호를 발생시키기 위해 셋의 인버터들(INV 4, INV 5, INV 6)을 가지는 인버터들의 제2 시리즈를 형성하도록 상호 연결된다. 상기 인버터(INV 2)는 상기 제1 시리즈 내의 상기 둘의 인버터들(INV 1 및 INV 3) 사이에서 노드(615)에 연결되는 입력을 가지며, 여기서 상기 구성 요소(PMOS 트랜지스터(A) 및 NMOS 트랜지스터(B))는 상기 제1 시리즈 내의 상기 둘의 인버터들 사이에서 상기 노드(615)에 연결된다. 비록 도 6c의 회로는 인버터 셀들을 이용하여 구현되지만, 일부 실시예들에서, 상기 인버터들 중에서 하나 또는 그 이상은 NOR 게이트들 또는 NAND 게이트들과 같은 다른 로직 게이트 셀들을 이용하여 구현될 수 있다.
상기 노드들(610, 611, 612, 615)은 경험적으로 결정되는 구성으로 위치한다. 구현예에서, 상기 노드들은 개개의 셀들의 영역 내에 상호 연결들을 형성하는 상부에 놓이는 패터닝된 도전체 층들에 대한 연결을 구비하는 상기 회로 요소들을 위한 연결 패드들을 포함한다.
매크로셀들은 도 6b 및 도 6c를 참조하여 설명한 경우들과 마찬가지로 상기 매크로셀의 결합 구조를 한정하는 전자 설계 자동화 명령들을 포함하는 셀 라이브러리 내의 기계 판독 가능한 입력을 이용하여 구현될 수 있다. 이에 따라, 상기 기술의 실시예는 전자 설계 자동화 명령들을 이용하여 구현되는 비-트랜지스터 컴퓨터 판독 가능한 메모리 내에 저장되는 기계 판독 가능한 명령들을 포함한다.
도 7은 여기에 설명되는 바와 같은 상보 신호들을 발생시키기 위한 집적 회로의 단순화된 도면이다. 도 7의 예는 메모리 회로(701), 제어 회로부(703) 및 입력/출력(I/O) 버퍼(702)를 포함하는 집적 회로(700)이다. 상기 입력/출력 버퍼(702)는 장치 상의 상기 메모리 회로(701) 및 I/O 핀들(710) 사이에 데이터의 통신을 제공한다. 상기 제어 회로부(703)는 상태 기계(state machine)들, 디코더(decoder)들, 그리고 상기 메모리 회로(701)의 동작을 위해서와 상기 I/O 버퍼(702)의 제어를 위해서 사용되는 다른 주변 회로부를 포함한다. 상기 집적 회로(700)는, 일부 실시예들에서, 상기 I/O 버퍼(702)의 입력 버퍼 내에 하나 또는 그 이상 및 상기 I/O 버퍼(702)의 출력 버퍼 내에 하나 또는 그 이상을 포함하여 상보 신호들을 발생시키는 복수의 회로들을 구비한다. 일부 실시예들에서, 상기 상보 신호들을 발생시키는 복수의 회로들은 대응되는 복수의 표준 매크로셀들을 이용하여 구현된다.
상기 상보 신호들을 발생시키기 위한 회로들은, 예를 들면, 불휘발성의 2배속의 버전 포의 NV DDR4 및 버전 쓰리의 NV DDR3 인터페이스 표준들을 구현하기 위해 활용되는 바와 같이 상보 신호 드라이버(driver)들로서 이용될 수 있다. 여기에 설명된 기술은 DRAM, SRAM 및 다른 메모리 시스템 인터페이스들에 적용될 수 있다.
본 발명을 앞서 상세하게 설명한 바람직한 실시예들과 예들을 참조하여 개시하였지만, 이들 예들이 제한적인 의미보다는 예시적으로 의도된 점이 이해되어야 할 것이다. 변형들 및 결합들이 해당 기술 분야의 숙련자에게 용이하게 이해될 것이며, 이들 변형들 및 결합들이 본 발명 및 다음의 특허 청구 범위의 범주 내에 속하는 점도 고려되어야 할 것이다.
10：입력 노드 11：제1 인버터
12：노드 13：제2 인버터
14：노드 15：보상 커패시턴스 회로
21：제1 인버터 22：제2 인버터
23：제3 인버터 24：노드
30：PMOS 트랜지스터 31：NMOS 트랜지스터
33：노드 50：PMOS 트랜지스터
51：게이트 라인 52：NMOS 트랜지스터
53：게이트 라인 55：인버터
600：입력 노드 601：제1 출력 노드
602：제2 출력 노드 605：노드
610：입력 노드 611：제1 출력 노드
612：제2 출력 노드 615：노드
700：집적 회로 701：메모리 회로
703：제어 회로부 702：입력/출력(I/O) 버퍼
701：I/O 핀 A, B：트랜지스터
C, D：더미 트랜지스터 IN：입력 노드
OUT, OUTB：출력 노드 VDD：전력 공급 노드
VSS：기준 전압 노드

Claims (20)

  1. 상보 신호(complementary signal)들을 발생시키는 회로에 있어서,
    입력 신호에 반응하여 트루 신호(true signal)를 생성하기 위해 직렬인 짝수의 인버터들을 구비하는 인버터들의 제1 스트링(string) 및 상기 입력 신호에 반응하여 보완 신호(complement signal)를 생성하기 위해 직렬인 홀수의 인버터들을 구비하는 인버터들의 제2 스트링을 포함하고, 상기 제1 및 상기 제2 스트링들 중에서 하나는 보다 작은 숫자의 인버터들을 가지며;
    상기 보다 작은 숫자의 인버터들을 가지는 상기 제1 및 상기 제2 스트링들 중에서 하나 내의 노드에 연결되는 보상 커패시턴스 회로(compensation capacitance circuit)를 포함하며, 상기 보상 커패시턴스 회로는 제1 구성 요소 및 제2 구성 요소를 포함하고;
    상기 제1 스트링, 상기 제1 스트링 및 상기 제2 구성 요소의 복수의 트랜지스터들은 동일한 제1의 상대적인 트랜지스터 크기 X를 가지고, 상기 제1 구성 요소의 트랜지스터는 제2의 상대적인 트랜지스터 크기 Y를 가지며, Y는 1X 보다 크고, 1X 내지 2X 사이인 것을 특징으로 하는 회로.
  2. 제1항에 있어서, 상기 제1 구성 요소는 상기 인버터들 중에서 하나의 출력 노드의 오버랩 및 접합 커패시턴스를 에뮬레이트하며, 상기 제2 구성 요소는 상기 인버터들 중에서 하나의 입력 노드에서 입력 부하 커패시턴스를 에뮬레이트하는 것을 특징으로 하는 회로.
  3. 제1항에 있어서, 상기 제1 및 상기 제2 스트링들 내의 인버터들은 동일한 셀 구조를 구비하는 CMOS 인버터 셀들인 것을 특징으로 하는 회로.
  4. 제1항에 있어서, 상기 제1 및 상기 제2 스트링들 내의 상기 인버터들 내의 상기 인버터들 중의 각각의 인버터들은 함께 연결되는 게이트들을 가지는 NMOS 트랜지스터와 직렬인 PMOS 트랜지스터를 포함하며, 상기 보상 커패시턴스 회로의 상기 제1 구성 요소는 그 소스 단자에 연결되는 게이트를 가지는 NMOS 트랜지스터와 직렬인 그 소스 단자에 연결되는 게이트를 가지는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 회로.
  5. 제4항에 있어서, 상기 보상 커패시턴스 회로는 인버터를 포함하는 것을 특징으로 하는 회로.
  6. 제1항에 있어서, 상기 제1 및 상기 제2 스트링들 내의 상기 인버터들 내의 상기 인버터들 중의 각각의 상기 인버터들은 함께 연결되는 게이트들을 가지는 NMOS 트랜지스터와 직렬인 PMOS 트랜지스터를 포함하며, 상기 보상 커패시턴스 회로의 상기 제1 구성 요소는,
    그 소스 단자에 연결되는 게이트 및 상기 노드에 연결되는 드레인 단자를 가지는 PMOS 트랜지스터, 그리고 그 소스 단자에 연결되는 게이트 및 상기 노드에 연결되는 드레인 단자를 가지는 NMOS 트랜지스터를 포함하고;
    상기 보상 커패시턴스 회로의 상기 제2 구성 요소는 상기 노드에 연결되는 입력을 가지는 인버터인 것을 특징으로 하는 회로.
  7. 집적 회로에 있어서,
    상보 신호들을 발생시키는 회로 내에 배열되는 여섯의 표준 인버터 셀들 중에서 하나의 출력의 커패시턴스를 에뮬레이트하기 위해 상기 여섯의 표준 인버터 셀들 및 구성 요소를 구비하는 적어도 하나의 매크로셀(macrocell)을 포함하며,
    상기 표준 인버터 셀들의 복수의 트랜지스터들은 동일한 제1의 상대적인 트랜지스터 크기 X를 가지고, 상기 구성 요소의 트랜지스터는 제2의 상대적인 트랜지스터 크기 Y를 가지며, Y는 1X 보다 크고, 1X 내지 2X 사이인 것을 특징으로 하는 집적 회로.
  8. 제7항에 있어서, 상기 적어도 하나의 매크로셀은 상기 여섯의 표준 인버터 셀들 중에서 하나의 출력의 커패시턴스를 에뮬레이트하기 위한 상기 구성 요소와 부합되는 레이아웃을 위해 상기 적어도 하나의 매크로셀 내에 배열되는 더미 트랜지스터들을 포함하는 것을 특징으로 하는 집적 회로.
  9. 제7항에 있어서, 상기 적어도 하나의 매크로셀은 직사각형의 푸트프린트(footprint)를 가지는 것을 특징으로 하는 집적 회로.
  10. 제7항에 있어서, 상기 여섯의 표준 인버터 셀들은 둘의 인버터들을 가지는 인버터들의 제1 시리즈, 셋의 인버터들을 가지는 인버터들의 제2 시리즈, 그리고 상기 제1 시리즈 내의 상기 둘의 인버터들 사이에서 노드에 연결되는 입력을 가지는 하나의 인버터를 형성하도록 상호 연결되며, 상기 구성 요소는 상기 제1 시리즈 내의 상기 둘의 인버터들 사이에서 노드에 연결되는 것을 특징으로 하는 집적 회로.
  11. 제7항에 있어서, 상기 적어도 하나의 매크로셀은 입력 노드를 가지고, 상기 여섯의 표준 인버터 셀들은 상기 입력 노드 상의 입력 신호에 반응하여 제1 출력 노드 상에 트루 신호를 발생시키기 위한 둘의 인버터들을 가지는 인버터들의 제1 시리즈 및 상기 입력 노드 상의 입력 신호에 반응하여 제2 출력 노드 상에 보완 신호를 발생시키기 위한 셋의 인버터들을 가지는 인버터들의 제2 시리즈, 그리고 상기 제1 시리즈 내의 상기 둘의 인버터들 사이에서 노드에 연결되는 입력을 가지는 하나의 인버터를 형성하기 위해 상호 연결되며, 상기 구성 요소는 상기 제1 시리즈 내의 상기 둘의 인버터들 사이에서 상기 노드에 연결되는 것을 특징으로 하는 집적 회로.
  12. 제7항에 있어서, 상기 적어도 하나의 매크로셀의 수량은 복수이고, 상기 매크로셀들은 상보 신호들을 발생시키는 회로 내에 배열되며, 각각의 상기 매크로셀들은 표준 매크로셀인 것을 특징으로 하는 집적 회로.
  13. 제7항에 있어서, 상기 적어도 하나의 매크로셀을 구비하는 출력 버퍼를 더 포함하는 것을 특징으로 하는 집적 회로.
  14. 제7항에 있어서, 상기 적어도 하나의 매크로셀을 구비하는 입력 버퍼를 더 포함하는 것을 특징으로 하는 집적 회로.
  15. 상보 신호들을 발생시키는 회로에 있어서,
    입력 신호에 반응하여 트루 신호를 생성하기 위해 직렬인 짝수의 인버터들을 구비하는 인버터들의 제1 스트링 및 상기 입력 신호에 반응하여 보완 신호를 생성하기 위해 직렬인 홀수의 인버터들을 구비하는 인버터들의 제2 스트링을 포함하고;
    상기 제1 및 상기 제2 스트링들 중의 하나는 보다 작은 숫자의 인버터들을 가지며;
    인버터들의 다른 스트링 내의 인버터에서 PVT 조건들에 걸친 저항-용량(resistance-capacitance) RC 지연을 에뮬레이트하는 방식으로 노드에서 상기 저항-용량 RC 지연을 증가시키도록 보다 작은 숫자의 인버터들을 가지는 상기 제1 및 상기 제2 스트링들 중에서 하나 내의 노드에 커패시턴스를 추가하기 위한 수단을 포함하고, 상기 커패시턴스를 추가하기 위한 수단은 제1 구성 요소 및 제2 구성 요소를 포함하며;
    상기 제1 스트링, 상기 제1 스트링 및 상기 제2 구성 요소의 복수의 트랜지스터들은 동일한 제1의 상대적인 트랜지스터 크기 X를 가지고, 상기 제1 구성 요소의 트랜지스터는 제2의 상대적인 트랜지스터 크기 Y를 가지며, Y는 1X 보다 크고, 1X 내지 2X 사이인 것을 특징으로 하는 회로.
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