KR102628100B1 - semiconductor package having an embedded chip and method of fabricating the same - Google Patents

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Abstract

반도체 패키지의 제조 방법에 있어서, 베이스 절연층 및 상기 베이스 절연층 상에 배치되는 베이스 구리층을 구비하는 캐리어 기판을 준비한다. 상기 베이스 구리층의 일 면 상에 제1 회로 패턴층을 형성한다. 상기 베이스 구리층의 상기 일 면 상에서 상기 제1 회로 패턴층을 선택적으로 노출시키는 제1 솔더 레지스트 패턴을 형성한다. 상기 캐리어 기판 상에서 상기 노출된 제1 회로 패턴층의 일 면과 솔더 접합하도록 제1 칩을 실장한다. 상기 캐리어 기판 상에서 상기 제1 칩을 매립하는 절연층을 형성한다. 상기 캐리어 기판을 제거하여 상기 제1 회로 패턴층의 타면을 노출시킴으로써, 상기 제1 칩을 내장하는 중간 패키지 구조물을 형성한다. 상기 중간 패키지 구조물 상에서 상기 제1 회로 패턴층의 상기 타 면을 선택적으로 노출시키는 제2 솔더 레지스트 패턴을 형성한다. 상기 노출된 제1 회로 패턴층의 상기 타 면과 솔더 접합하도록 제2 칩을 실장한다.In a method of manufacturing a semiconductor package, a carrier substrate including a base insulating layer and a base copper layer disposed on the base insulating layer is prepared. A first circuit pattern layer is formed on one side of the base copper layer. A first solder resist pattern is formed on the one side of the base copper layer to selectively expose the first circuit pattern layer. The first chip is mounted on the carrier substrate to be soldered to one side of the exposed first circuit pattern layer. An insulating layer is formed on the carrier substrate to bury the first chip. By removing the carrier substrate to expose the other side of the first circuit pattern layer, an intermediate package structure containing the first chip is formed. A second solder resist pattern is formed on the intermediate package structure to selectively expose the other surface of the first circuit pattern layer. A second chip is mounted so as to be soldered to the other surface of the exposed first circuit pattern layer.

Description

내장된 칩을 구비하는 반도체 패키지 및 이의 제조 방법{semiconductor package having an embedded chip and method of fabricating the same}Semiconductor package having an embedded chip and method of fabricating the same}

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 인쇄회로기판 내에 내장되는 칩을 구비하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same, and more specifically, to a semiconductor package including a chip embedded in a printed circuit board and a method of manufacturing the same.

최근 반도체 패키지 기술 분야에서는 패키지 제품의 경박단소에 대한 요구가 지속적으로 이루어지고 있다. 또한, 기능적인 측면에서, 복합화 및 다기능화를 구현할 수 있는 시스템-인-패키지(System-in-Package, SIP) 제품에 대한 요구도 증대하고 있다.Recently, in the field of semiconductor package technology, there is a continuous demand for package products to be light, thin, and small. In addition, in terms of functionality, the demand for system-in-package (SIP) products that can implement complexity and multi-functionality is also increasing.

한편, 패키지 제품의 경박단소를 구현하는 기술로서, 인쇄회로기판 내부에 칩을 내장하는 기술이 소개되고 있다. 종래 기술의 대표적인 예로서, 내장된 칩을 구비하는 인쇄회로기판의 제조 방법은, 인쇄회로기판 내에 캐비티를 형성하는 단계, 상기 캐비티 내에 칩을 안착시킨 후에 상기 칩을 절연층으로 매립하는 단계, 배선 공정을 통해 상기 인쇄회로기판의 회로층과 상기 칩의 접속 패드를 전기적으로 연결하는 단계를 포함하여 진행될 수 있다.Meanwhile, as a technology for realizing lightness, thinness, and shortness of package products, a technology for embedding a chip inside a printed circuit board is being introduced. As a representative example of the prior art, a method of manufacturing a printed circuit board having an embedded chip includes forming a cavity in the printed circuit board, seating the chip in the cavity, and then burying the chip with an insulating layer, and wiring. The process may include electrically connecting the circuit layer of the printed circuit board and the connection pad of the chip.

상기 종래 기술의 일 예로서, 공개특허공보 10-2016-0004489 (발명의 명칭: 임베디드 인쇄회로기판 및 그 제조 방법)이 있다.As an example of the prior art, there is Patent Publication No. 10-2016-0004489 (title of the invention: Embedded printed circuit board and method for manufacturing the same).

본 출원이 이루고자 하는 기술적 과제는, 인쇄회로기판 내에 칩을 내장하면서, 동시에 박형화를 이룰 수 있는 반도체 패키지의 구조를 제공하는 것이다.The technical problem that this application seeks to achieve is to provide a structure for a semiconductor package that can be thinned while embedding a chip in a printed circuit board.

본 출원의 일 관점에 따르는 반도체 패키지의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 베이스 절연층 및 상기 베이스 절연층 상에 배치되는 베이스 구리층을 구비하는 캐리어 기판을 준비한다. 상기 베이스 구리층의 일 면 상에 제1 회로 패턴층을 형성한다. 상기 베이스 구리층의 상기 일 면 상에서 상기 제1 회로 패턴층을 선택적으로 노출시키는 제1 솔더 레지스트 패턴을 형성한다. 상기 캐리어 기판 상에서 상기 노출된 제1 회로 패턴층의 일 면과 솔더 접합하도록 제1 칩을 실장한다. 상기 캐리어 기판 상에서 상기 제1 칩을 매립하는 절연층을 형성한다. 상기 캐리어 기판을 제거하여 상기 제1 회로 패턴층의 타면을 노출시킴으로써, 상기 제1 칩을 내장하는 중간 패키지 구조물을 형성한다. 상기 중간 패키지 구조물 상에서 상기 제1 회로 패턴층의 상기 타 면을 선택적으로 노출시키는 제2 솔더 레지스트 패턴을 형성한다. 상기 노출된 제1 회로 패턴층의 상기 타 면과 솔더 접합하도록 제2 칩을 실장한다.A method of manufacturing a semiconductor package according to one aspect of the present application is disclosed. In the above manufacturing method, a carrier substrate including a base insulating layer and a base copper layer disposed on the base insulating layer is prepared. A first circuit pattern layer is formed on one side of the base copper layer. A first solder resist pattern is formed on the one side of the base copper layer to selectively expose the first circuit pattern layer. The first chip is mounted on the carrier substrate to be soldered to one side of the exposed first circuit pattern layer. An insulating layer is formed on the carrier substrate to bury the first chip. By removing the carrier substrate to expose the other side of the first circuit pattern layer, an intermediate package structure containing the first chip is formed. A second solder resist pattern is formed on the intermediate package structure to selectively expose the other surface of the first circuit pattern layer. A second chip is mounted so as to be soldered to the other surface of the exposed first circuit pattern layer.

일 실시 예에 있어서, 상기 제1 회로 패턴층은 칩 접속 패드와 제1 관통 비아 접속 패드를 포함할 수 있다. 이 때, 상기 제1 칩을 실장하는 단계는 상기 제1 칩이 상기 칩 접속 패드의 일 면과 솔더 접합하는 과정일 수 있다. 상기 제2 칩을 실장하는 단계는 상기 제2 칩이 상기 칩 접속 패드의 타면과 솔더 접합하는 과정일 수 있다.In one embodiment, the first circuit pattern layer may include a chip connection pad and a first through via connection pad. At this time, the step of mounting the first chip may be a process of soldering the first chip to one surface of the chip connection pad. The step of mounting the second chip may be a process of soldering the second chip to the other surface of the chip connection pad.

다른 실시 예에 있어서, 상기 제1 솔더 레지스트 패턴을 형성하는 단계는 상기 제1 솔더 레지스트 패턴이 상기 칩 접속 패드와 상기 제1 관통 비아 접속 패드를 노출시키는 단계를 포함할 수 있다.In another embodiment, forming the first solder resist pattern may include exposing the chip connection pad and the first through via connection pad by the first solder resist pattern.

또다른 실시 예에 있어서, 상기 제1 칩을 매립하는 절연층을 형성하는 단계 이후에, 상기 절연층의 표면으로부터 상기 절연층을 관통하여 상기 제1 관통 비아 접속 패드를 노출시키는 관통 비아 홀을 형성하는 단계와 상기 관통 비아 홀을 채우는 관통 비아, 및 상기 절연층의 상기 표면 상에 배치되는 제2 회로 패턴층을 형성하는 단계를 더 포함할 수 있다.In another embodiment, after forming the insulating layer for burying the first chip, a through-via hole is formed from the surface of the insulating layer to penetrate the insulating layer and expose the first through-via connection pad. The method may further include forming a through via that fills the through via hole, and a second circuit pattern layer disposed on the surface of the insulating layer.

또다른 실시 예에 있어서, 상기 제2 회로 패턴층은 상기 관통 비아와 연결되는 제2 관통 비아 접속 패드를 포함할 수 있다.In another embodiment, the second circuit pattern layer may include a second through-via connection pad connected to the through-via.

또다른 실시 예에 있어서, 상기 절연층 상에서 상기 제2 회로 패턴층을 선택적으로 노출시키는 제3 솔더 레지스트 패턴을 형성하는 단계를 더 포함할 수 있다.In another embodiment, the method may further include forming a third solder resist pattern on the insulating layer to selectively expose the second circuit pattern layer.

또다른 실시 예에 있어서, 상기 제1 칩을 매립하는 절연층을 형성하는 단계는 절연층 및 상기 절연층 상에 배치되는 시드 구리층을 포함하는 접합 구조물을 제공하는 단계, 및 상기 접합 구조물을 상기 제1 칩이 실장된 상기 캐리어 기판과 접합시켜, 상기 제1 칩을 매립시키는 단계를 포함할 수 있다. In another embodiment, forming an insulating layer for burying the first chip includes providing a bonding structure including an insulating layer and a seed copper layer disposed on the insulating layer, and forming the bonding structure It may include bonding the first chip to the carrier substrate on which the first chip is mounted, thereby embedding the first chip.

또다른 실시 예에 있어서, 상기 제1 칩을 내장하는 중간 패키지 구조물을 형성하는 단계는 상기 베이스 절연층과 사이 베이스 구리층을 서로 분리하여, 상기 베이스 절연층을 제거하고 상기 베이스 구리층을 노출시키는 단계, 및 상기 노출된 베이스 구리층을 식각하여 상기 제1 회로 패턴층을 노출시키는 단계를 포함할 수 있다.In another embodiment, the step of forming an intermediate package structure containing the first chip includes separating the base insulating layer and the base copper layer from each other, removing the base insulating layer, and exposing the base copper layer. and exposing the first circuit pattern layer by etching the exposed base copper layer.

또다른 실시 예에 있어서, 상기 제2 칩을 실장하는 단계는 상기 제2 칩의 칩 패드를 상기 칩 접속 패드의 상기 일 면과 반대쪽에 위치하는 상기 칩 접속 패드의 상기 타면에 접합시키는 단계를 포함할 수 있다.In another embodiment, the step of mounting the second chip includes bonding the chip pad of the second chip to the other side of the chip connection pad located opposite to the one side of the chip connection pad. can do.

본 출원의 또다른 실시 예에 따르는 반도체 패키지는 절연층 및 상기 절연층의 일 면에 배치되는 제1 회로 패턴층을 구비하는 인쇄회로기판, 상기 절연층의 내부에 매립되며, 상기 제1 회로 패턴층 중 칩 접속 패드의 하면 상에 실장되는 제1 칩, 및 상기 절연층의 외부에 배치되고, 상기 칩 접속 패드의 상면 상에 실장되는 제2 칩을 포함할 수 있다. 상기 제1 및 제2 칩은 상기 칩 접속 패드와 각각 솔더 접합한다.A semiconductor package according to another embodiment of the present application is a printed circuit board having an insulating layer and a first circuit pattern layer disposed on one side of the insulating layer, and the first circuit pattern is embedded in the insulating layer. Among the layers, it may include a first chip mounted on the lower surface of the chip connection pad, and a second chip disposed outside the insulating layer and mounted on the upper surface of the chip connection pad. The first and second chips are respectively soldered to the chip connection pads.

일 실시 예에 있어서, 상기 제1 칩의 제1 칩 패드가 솔더 물질을 통해 상기 칩 접속 패드의 하면과 접합할 수 있다. 상기 제2 칩의 제2 칩 패드가 솔더 물질을 통해 상기 칩 접속 패드의 상면과 접합할 수 있다.In one embodiment, the first chip pad of the first chip may be bonded to the lower surface of the chip connection pad through a solder material. The second chip pad of the second chip may be bonded to the upper surface of the chip connection pad through a solder material.

다른 실시 예에 있어서, 상기 칩 접속 패드의 상면이 상기 절연층의 상기 일 면과 동일 레벨에 위치할 수 있다.In another embodiment, the top surface of the chip connection pad may be positioned at the same level as the one surface of the insulating layer.

또다른 실시 예에 있어서, 상기 절연층 내부에서 상기 칩 접속 패드의 상기 하면 중 상기 제1 칩과의 접속부를 선택적으로 노출시키는 제1 솔더 레지스트 패턴, 및 상기 절연층의 상기 일 면 상에서 상기 칩 접속 패드의 상기 상면 중 상기 제2 칩과의 접속부를 선택적으로 노출시키는 제2 솔더 레지스트 패턴을 더 포함할 수 있다.In another embodiment, a first solder resist pattern that selectively exposes a connection portion with the first chip on the lower surface of the chip connection pad inside the insulating layer, and a first solder resist pattern on the one side of the insulating layer to connect the chip. It may further include a second solder resist pattern that selectively exposes a connection portion of the upper surface of the pad with the second chip.

또다른 실시 예에 있어서, 상기 제1 솔더 레지스트 패턴은 상기 절연층에 의해 매립될 수 있다. In another embodiment, the first solder resist pattern may be buried by the insulating layer.

또다른 실시 예에 있어서, 상기 절연층의 상기 일 면의 반대쪽인 타 면 상 상에 배치되는 제2 회로 패턴층, 및 상기 절연층의 상기 타 면 상에서 상기 제2 회로 패턴층을 선택적으로 노출시키는 제2 솔더 레지스트 패턴을 더 포함할 수 있다. In another embodiment, a second circuit pattern layer disposed on the other side of the insulating layer opposite to the one side, and selectively exposing the second circuit pattern layer on the other side of the insulating layer. It may further include a second solder resist pattern.

또다른 실시 예에 있어서, 상기 절연층을 관통하는 관통 비아를 더 포함할 수 있다. 상기 제1 및 제2 회로 패턴층은 상기 관통 비아와 각각 연결되는 제1 및 제2 관통 비아 접속 패드를 포함할 수 있다. In another embodiment, a through via penetrating the insulating layer may be further included. The first and second circuit pattern layers may include first and second through via connection pads respectively connected to the through vias.

또다른 실시 예에 있어서, 상기 제2 칩은 제2 칩 패드를 포함할 수 있다. 상기 제2 칩 패드는 상기 칩 접속 패드 및 상기 제1 관통 비아 접속 패드와 각각 접합할 수 있다.In another embodiment, the second chip may include a second chip pad. The second chip pad may be bonded to the chip connection pad and the first through-via connection pad, respectively.

본 출원의 일 실시 예에 따르면, 인쇄회로기판 내 칩 접속 패드의 하면과 솔더 접합하는 제1 칩과 상기 칩 접속 패드의 상면과 솔더 접합하는 제2 칩을 구비하는 반도체 패키지를 제공할 수 있다. 상기 칩 접속 패드를 기준으로, 상기 제1 및 제2 칩이 서로 마주 보도록 배치되고, 상기 제1 칩이 상기 인쇄회로기판 내부에 내장됨으로써, 반도체 패키지의 두께를 효과적으로 감소시킬 수 있다. According to an embodiment of the present application, a semiconductor package including a first chip solder-bonded to the lower surface of a chip connection pad in a printed circuit board and a second chip solder-bonded to the upper surface of the chip connection pad can be provided. The first and second chips are arranged to face each other based on the chip connection pad, and the first chip is embedded inside the printed circuit board, thereby effectively reducing the thickness of the semiconductor package.

도 1은 본 출원의 일 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 2 내지 도 10은 본 출원의 일 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 단면도이다.1 is a cross-sectional view schematically showing a semiconductor package according to an embodiment of the present application.
2 to 10 are cross-sectional views schematically showing a method of manufacturing a semiconductor package according to an embodiment of the present application.

이하, 첨부한 도면을 참조하여 본 개시의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. Hereinafter, preferred embodiments of the present disclosure will be described in detail with reference to the attached drawings. However, the present disclosure may be implemented in many different forms and is not limited to the embodiments described herein. In order to clearly express the components of each device in the drawing, the sizes of the components, such as width and thickness, are shown somewhat enlarged. When describing the drawing as a whole, it is described from the observer's point of view, and when an element is mentioned as being located above another element, this means that the element may be located directly above another element or that additional elements may be interposed between those elements. Includes.

복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. In a plurality of drawings, like symbols refer to substantially the same elements. In addition, singular expressions should be understood to include plural expressions, unless the context clearly indicates otherwise, and terms such as 'include' or 'have' refer to the features, numbers, steps, operations, components, or parts being described. It is intended to specify the existence of a combination of these, but it should be understood that it does not exclude in advance the possibility of the existence or addition of one or more other features, numbers, steps, operations, components, parts, or combinations thereof.

또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 경우에 따라 반대의 순서대로 수행되는 경우를 배제하지 않는다. Additionally, when performing a method or manufacturing method, each process forming the method may occur differently from the specified order unless a specific order is clearly stated in the context. In other words, each process may occur in the same order as specified or may be performed substantially simultaneously, and in some cases, it is not excluded that they are performed in the opposite order.

이하에서는, 인쇄회로기판에 칩을 실장하면서, 동시에 박형화를 이룰 수 있는 반도체 패키지 및 이의 제조 방법을 실시예를 이용하여 설명한다. 본 출원의 일 실시예에서 설명하는 제1 회로 패턴층, 제2 회로 패턴층, 및 관통 비아는 도금법에 의해 제조되는 전도층일 수 있다. 일 예로서, 상기 전도층들은 구리 도금층일 수 있다. 또한, 본 출원의 일 실시 예에 따르는 절연층은 폴리머와 같은 레진을 포함하거나, 상기 레진 내에 유리 섬유와 같은 강화재가 포함된 물질을 더 포함할 수 있다.Below, a semiconductor package that can be thinned while mounting a chip on a printed circuit board and a manufacturing method thereof will be described using examples. The first circuit pattern layer, the second circuit pattern layer, and the through via described in an embodiment of the present application may be conductive layers manufactured by a plating method. As an example, the conductive layers may be copper plating layers. Additionally, the insulating layer according to an embodiment of the present application may include a resin such as a polymer, or may further include a material containing a reinforcing material such as glass fiber within the resin.

본 출원의 다양한 실시예에서 설명하는 제1 및 제2 칩은 반도체 소자 공정을 통해 제조된 반도체 칩으로서, 각종 능동 소자와 수동 소자를 내부에 포함할 수 있다. 상기 제1 및 제2 칩은 플립 칩 접속 방법과 같은 접속 방법으로 본 출원의 반도체 패키지 내부의 인쇄회로기판과 전기적으로 접속할 수 있다.The first and second chips described in various embodiments of the present application are semiconductor chips manufactured through a semiconductor device process, and may include various active and passive devices therein. The first and second chips can be electrically connected to the printed circuit board inside the semiconductor package of the present application using a connection method such as a flip chip connection method.

본 출원의 다양한 실시예에서 설명하는 회로 패턴층을 구비하는 인쇄회로기판은, 기판 내부 및 기판 상부에 소정의 반도체 칩을 실장함으로써, 반도체 패키지를 구성할 수 있다. A printed circuit board having a circuit pattern layer described in various embodiments of the present application can form a semiconductor package by mounting a predetermined semiconductor chip inside and on the substrate.

도 1은 본 출원의 일 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 반도체 패키지(1)는 인쇄회로기판(100), 인쇄회로기판(100) 내에 내장되는 제1 칩(200) 및 인쇄회로기판(100) 상에 실장되는 제2 칩(300)을 포함한다.1 is a cross-sectional view schematically showing a semiconductor package according to an embodiment of the present application. Referring to FIG. 1, the semiconductor package 1 includes a printed circuit board 100, a first chip 200 embedded in the printed circuit board 100, and a second chip 300 mounted on the printed circuit board 100. ) includes.

인쇄회로기판(100)은 제1 면(151S1)과 제2 면(151S2)을 구비하는 절연층(151)을 포함할 수 있다. 또한, 인쇄회로기판(100)은 절연층(151)의 제1 면(151S1)에 배치되는 제1 회로 패턴층(120a, 120b, 120c) 및 절연층(151)의 제2 면(151S2)에 배치되는 제2 회로 패턴층(182a, 182b)을 포함할 수 있다. 절연층(151)의 제2 면(151S2)은 제1 면(151S1)의 반대쪽에 위치할 수 있다.The printed circuit board 100 may include an insulating layer 151 having a first side 151S1 and a second side 151S2. In addition, the printed circuit board 100 has first circuit pattern layers 120a, 120b, and 120c disposed on the first side 151S1 of the insulating layer 151 and on the second side 151S2 of the insulating layer 151. It may include disposed second circuit pattern layers 182a and 182b. The second side 151S2 of the insulating layer 151 may be located opposite to the first side 151S1.

제1 회로 패턴층(120a, 120b, 120c)의 상면은 절연층(151)의 상면(151S1)과 동일 레벨에 위치할 수 있다. 반면에, 제1 회로 패턴층(120a, 120b, 120c)의 측면 및 하면은 절연층(151)의 상면(151S1)보다 아래에 위치할 수 있다. 즉, 제1 회로 패턴층(120a, 120b, 120c)의 측면 및 하면은 절연층(151) 또는 제1 솔더 레지스트 패턴(130)에 매립될 수 있다. The top surfaces of the first circuit pattern layers 120a, 120b, and 120c may be positioned at the same level as the top surface 151S1 of the insulating layer 151. On the other hand, the side and bottom surfaces of the first circuit pattern layers 120a, 120b, and 120c may be located below the top surface 151S1 of the insulating layer 151. That is, the side and bottom surfaces of the first circuit pattern layers 120a, 120b, and 120c may be buried in the insulating layer 151 or the first solder resist pattern 130.

제1 회로 패턴층(120a, 120b, 120c)은 칩 접속 패드(120a), 제1 관통 비아 접속 패드(120b) 및 제1 회로 배선(120c)을 포함할 수 있다. 칩 접속 패드(120a)는 제1 및 제2 칩(200, 300) 중 적어도 하나와의 전기적 접속을 위해 배치될 수 있다. 제1 관통 비아 접속 패드(120b)는 관통 비아(160) 및 제2 칩(300)과의 전기적 접속을 위해 배치될 수 있다. 제1 회로 배선(120c)은 칩 접속 패드(120a) 및 제1 관통 비아 접속 패드(120b)과 전기적으로 연결되는 배선층을 구성할 수 있다. The first circuit pattern layers 120a, 120b, and 120c may include a chip connection pad 120a, a first through via connection pad 120b, and a first circuit wiring 120c. The chip connection pad 120a may be disposed for electrical connection with at least one of the first and second chips 200 and 300. The first through-via connection pad 120b may be disposed for electrical connection with the through-via 160 and the second chip 300. The first circuit wiring 120c may form a wiring layer electrically connected to the chip connection pad 120a and the first through-via connection pad 120b.

제1 칩(200)은 제1 칩 몸체(210), 및 제1 칩 몸체(210) 상에 배치되는 제1 칩 패드(220)를 구비할 수 있다. 제1 칩(200)은 제1 회로 패턴층(120a, 120b, 120c) 중 칩 접속 패드(120a)의 하면 상에 실장될 수 있다. 구체적으로, 제1 칩(200)의 제1 칩 패드(220)가 솔더 물질(230)을 통해 칩 접속 패드(120a)의 하면과 접합할 수 있다. 즉, 솔더 물질(230)은 제1 칩 패드(220)와 칩 접속 패드(120a)를 접합할 수 있다. 제1 칩(200)은 절연층(151) 내부에 매립될 수 있다.The first chip 200 may include a first chip body 210 and a first chip pad 220 disposed on the first chip body 210. The first chip 200 may be mounted on the lower surface of the chip connection pad 120a among the first circuit pattern layers 120a, 120b, and 120c. Specifically, the first chip pad 220 of the first chip 200 may be bonded to the lower surface of the chip connection pad 120a through the solder material 230. That is, the solder material 230 can bond the first chip pad 220 and the chip connection pad 120a. The first chip 200 may be buried inside the insulating layer 151.

도 1을 참조하면, 절연층(151) 내부에서 칩 접속 패드(120a)의 하면 중 제1 칩(200)과의 접속부를 선택적으로 노출시키는 제1 솔더 레지스트 패턴(130)이 배치될 수 있다. 제1 솔더 레지스트 패턴(130)은 절연층(151) 내부에 매립될 수 있다. 즉, 제1 솔더 레지스트 패턴(130)은 칩 접속 패드(120a)의 하면 중 일부분을 노출시키고, 칩 접속 패드(120a)의 상기 하면 중 나머지 부분과 측면을 덮도록 배치될 수 있다. 또한, 제1 솔더 레지스트 패턴(130)은 제1 관통 비아 접속 패드(120b)와 이격하여 배치될 수 있다. 제1 솔더 레지스트 패턴(130)은 제1 관통 비아 접속 패드(120b)를 덮지 않도록 배치되며, 반대로 제1 회로 배선(120c)을 덮도록 배치될 수 있다. Referring to FIG. 1, a first solder resist pattern 130 may be disposed inside the insulating layer 151 to selectively expose a connection portion of the lower surface of the chip connection pad 120a with the first chip 200. The first solder resist pattern 130 may be buried inside the insulating layer 151. That is, the first solder resist pattern 130 may be disposed to expose a portion of the lower surface of the chip connection pad 120a and cover the remaining portion and side surfaces of the chip connection pad 120a. Additionally, the first solder resist pattern 130 may be disposed to be spaced apart from the first through via connection pad 120b. The first solder resist pattern 130 may be disposed not to cover the first through-via connection pad 120b, and conversely, may be disposed to cover the first circuit wiring 120c.

제1 솔더 레지스트 패턴(130)은 절연층(151)의 제1 면(151S)으로부터 절연층(151)의 내부 방향으로 배치될 수 있다. 제1 솔더 레지스트 패턴(130)은 절연층(151) 및 솔더 물질(130)과 접하도록 배치될 수 있다.The first solder resist pattern 130 may be disposed from the first surface 151S of the insulating layer 151 toward the inside of the insulating layer 151 . The first solder resist pattern 130 may be disposed to contact the insulating layer 151 and the solder material 130.

도 1을 다시 참조하면, 절연층(151)의 일 면(151S) 상에 제2 솔더 레지스트 패턴(191)이 배치될 수 있다. 제2 솔더 레지스트 패턴(191)은 칩 접속 패드(120a) 및 제1 관통 비아 접속 패드(120b)의 상면 중 제2 칩(300)과의 접속부를 선택적으로 노출시킬 수 있다. 제1 솔더 레지스트 패턴(130)이 일 면(151S)의 하부에 배치되는 것과 대비하여, 제2 솔더 레지스트 패턴(191)은 일 면(151S)의 상부에 배치될 수 있다.Referring again to FIG. 1, the second solder resist pattern 191 may be disposed on one side 151S of the insulating layer 151. The second solder resist pattern 191 may selectively expose the connection portion with the second chip 300 among the upper surfaces of the chip connection pad 120a and the first through via connection pad 120b. In contrast to the first solder resist pattern 130 being disposed on the lower portion of one side 151S, the second solder resist pattern 191 may be disposed on the upper portion of one side 151S.

한편, 절연층(151)의 제2 면(151S2) 상에 제2 회로 패턴층(182a, 182b)이 배치될 수 있다. 제2 회로 패턴층(182a, 182b)은 제2 면(151S2)으로부터 돌출되도록 배치될 수 있다. 제2 회로 패턴층(182a, 182b)은 외부 접속 패드(182a), 제2 관통 비아 접속 패드(182b) 및 제2 회로 배선(미도시)을 포함할 수 있다.Meanwhile, second circuit pattern layers 182a and 182b may be disposed on the second surface 151S2 of the insulating layer 151. The second circuit pattern layers 182a and 182b may be arranged to protrude from the second surface 151S2. The second circuit pattern layers 182a and 182b may include an external connection pad 182a, a second through-via connection pad 182b, and a second circuit wiring (not shown).

도 1을 참조하면, 제2 면(151S2) 상에서 제2 회로 패턴층(182a, 182b)을 선택적으로 노출시키는 제3 솔더 레지스트 패턴(193)이 배치될 수 있다. 제3 솔더 레지스트 패턴(193)에 의해 노출되는 제2 회로 패턴층(182a, 182b)은 외부 시스템과 전기적으로 연결되는 외부 접속 패드(182a) 및 관통 비아(160)와 연결되는 제2 관통 비아 접속 패드(182b)를 구성할 수 있다. 도시되지는 않았지만, 제2 면(151S2) 상에 상기 제2 회로 패턴층의 일부로서 상기 제2 회로 배선이 배치될 수 있다. 상기 제2 회로 배선은 외부 접속 패드(182a) 또는 제2 관통 비아 접속 패드(182b)와 전기적으로 연결될 수 있다.Referring to FIG. 1 , a third solder resist pattern 193 may be disposed on the second surface 151S2 to selectively expose the second circuit pattern layers 182a and 182b. The second circuit pattern layers 182a and 182b exposed by the third solder resist pattern 193 are connected to an external connection pad 182a electrically connected to an external system and a second through via connected to the through via 160. A pad 182b can be configured. Although not shown, the second circuit wiring may be disposed on the second surface 151S2 as part of the second circuit pattern layer. The second circuit wiring may be electrically connected to the external connection pad 182a or the second through via connection pad 182b.

도 1을 참조하면, 절연층(151)의 상부에 제2 칩(300)이 실장될 수 있다. 즉, 제2 칩(300)은 절연층(151)의 외부에 배치될 수 있다. 제2 칩(300)은 제2 칩 몸체(310), 및 제2 칩 몸체(310) 상에 배치되는 제2 칩 패드(320)를 구비할 수 있다. 제2 칩(300)의 제2 칩 패드(320)는 인쇄회로기판(100)의 칩 접속 패드(120a) 및 제1 관통 비아 접속 패드(120b)와 각각 접합하도록 배치될 수 있다.Referring to FIG. 1, the second chip 300 may be mounted on the insulating layer 151. That is, the second chip 300 may be disposed outside the insulating layer 151. The second chip 300 may include a second chip body 310 and a second chip pad 320 disposed on the second chip body 310. The second chip pad 320 of the second chip 300 may be arranged to bond to the chip connection pad 120a and the first through via connection pad 120b of the printed circuit board 100, respectively.

제2 칩(300)은 칩 접속 패드(120a) 및 제1 관통 비아 접속 패드(120b)의 상면 상에 실장될 수 있다. 구체적으로, 제2 칩(300)의 제2 칩 패드(320)가 솔더 물질(330)을 통해 칩 접속 패드(120a) 및 제1 관통 비아 접속 패드(120b)의 상면과 접합할 수 있다. 즉, 솔더 물질(330)은 서로 다른 제2 칩 패드(320)를 칩 접속 패드(120a) 및 제1 관통 비아 접속 패드(120b)에 접합시킬 수 있다.The second chip 300 may be mounted on the upper surfaces of the chip connection pad 120a and the first through via connection pad 120b. Specifically, the second chip pad 320 of the second chip 300 may be bonded to the upper surface of the chip connection pad 120a and the first through via connection pad 120b through the solder material 330. That is, the solder material 330 can bond the different second chip pads 320 to the chip connection pad 120a and the first through via connection pad 120b.

상술한 바와 같이 본 출원의 일 실시 예에 따르면, 인쇄회로기판 내 칩 접속 패드의 하면과 솔더 접합하는 제1 칩과 상기 칩 접속 패드의 상면과 솔더 접합하는 제2 칩을 구비하는 반도체 패키지를 제공할 수 있다. 상기 칩 접속 패드를 기준으로, 상기 제1 및 제2 칩이 서로 마주 보도록 배치되고, 상기 제1 칩이 상기 인쇄회로기판 내부에 내장됨으로써, 반도체 패키지의 두께를 효과적으로 감소시킬 수 있다. As described above, according to an embodiment of the present application, a semiconductor package is provided including a first chip solder-bonded to the lower surface of a chip connection pad in a printed circuit board and a second chip solder-bonded to the upper surface of the chip connection pad. can do. The first and second chips are arranged to face each other based on the chip connection pad, and the first chip is embedded inside the printed circuit board, thereby effectively reducing the thickness of the semiconductor package.

도 2 내지 도 10은 본 출원의 일 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 단면도이다.2 to 10 are cross-sectional views schematically showing a method of manufacturing a semiconductor package according to an embodiment of the present application.

도 2를 참조하면, 캐리어 기판(CS)를 제공한다. 캐리어 기판(CS)은 베이스 절연층(101), 구리 포일층(104) 및 베이스 구리층(110)을 포함할 수 있다. 구리 포일층(104)은 베이스 절연층(101)의 양면 상에 배치되고, 베이스 구리층(110)은 구리 포일층(104) 상에 배치될 수 있다. 도시되지는 않았지만, 구리 포일층(104)과 베이스 구리층(110) 사이에는 이형층이 배치될 수 있다. 이하의 도 6과 관련된 분리 공정에서, 상기 이형층은 구리 포일층(104)과 베이스 구리층(110)을 서로 분리시킬 수 있다.Referring to FIG. 2, a carrier substrate (CS) is provided. The carrier substrate CS may include a base insulating layer 101, a copper foil layer 104, and a base copper layer 110. The copper foil layer 104 may be disposed on both sides of the base insulating layer 101, and the base copper layer 110 may be disposed on the copper foil layer 104. Although not shown, a release layer may be disposed between the copper foil layer 104 and the base copper layer 110. In the separation process related to FIG. 6 below, the release layer may separate the copper foil layer 104 and the base copper layer 110 from each other.

도 3을 참조하면, 캐리어 기판(CS)의 베이스 구리층(110)의 일 면(110S) 상에 제1 회로 패턴층(120a, 120b, 120c)을 형성한다. 제1 회로 패턴층(120a, 120b, 120c)은 구리 도금층일 수 있다. 제1 회로 패턴층(120a, 120b, 120c)은 베이스 구리층(110)을 도금 시드층으로 하는 전해 도금법을 적용하여 형성할 수 있다. 제1 회로 패턴층(120a, 120b, 120c)은 인쇄회로기판 상에서의 기능에 따라, 칩 접속 패드(120a), 제1 관통 비아 접속 패드(120b) 및 제1 회로 배선(120c)으로 분류될 수 있다. Referring to FIG. 3, first circuit pattern layers 120a, 120b, and 120c are formed on one surface 110S of the base copper layer 110 of the carrier substrate CS. The first circuit pattern layers 120a, 120b, and 120c may be copper plating layers. The first circuit pattern layers 120a, 120b, and 120c may be formed by applying an electrolytic plating method using the base copper layer 110 as a plating seed layer. The first circuit pattern layers 120a, 120b, and 120c may be classified into a chip connection pad 120a, a first through-via connection pad 120b, and a first circuit wiring 120c, depending on their function on the printed circuit board. there is.

이어서, 베이스 구리층(110)의 일 면(110S) 상에서 제1 회로 패턴층(120a, 120b, 120c)을 선택적으로 노출시키는 제1 솔더 레지스트 패턴(130)을 형성한다. 제1 솔더 레지스트 패턴(130)은 칩 접속 패드(120a) 및 제1 관통 비아 접속 패드(120b)를 노출시킬 수 있다. 반면에, 제1 솔더 레지스트 패턴(130)은 제1 회로 배선(130c)을 덮도록 배치될 수 있다. 제1 솔더 레지스트 패턴(130)은, 칩 접속 패드(120a)와 제1 관통 비아 접속 패드(120b) 사이의 전기적 절연 또는 칩 접속 패드(120a)와 제1 회로 배선(120c) 사이의 전기적 절연을 위해, 배치될 수 있다. Next, a first solder resist pattern 130 is formed on one side 110S of the base copper layer 110 to selectively expose the first circuit pattern layers 120a, 120b, and 120c. The first solder resist pattern 130 may expose the chip connection pad 120a and the first through via connection pad 120b. On the other hand, the first solder resist pattern 130 may be arranged to cover the first circuit wiring 130c. The first solder resist pattern 130 provides electrical insulation between the chip connection pad 120a and the first through via connection pad 120b or between the chip connection pad 120a and the first circuit wiring 120c. For this reason, it can be placed.

도 4를 참조하면, 캐리어 기판(CS) 상에서 노출된 칩 접속 패드(120a)의 일 면과 솔더 접합하도록 제1 칩(200)을 실장한다. 먼저, 제1 칩 몸체(210) 및 제1 칩 몸체(210)의 일 면 상에 배치되는 제1 칩 패드(220)를 구비하는 제1 칩(200)을 준비한다. 이어서, 제1 칩(200)을 제1 회로 패턴층(120a, 120b, 120c) 중 칩 접속 패드(120a) 상에 실장할 수 있다. 구체적으로, 제1 칩(200)의 제1 칩 패드(220)가 솔더 물질(230)을 통해 칩 접속 패드(120a)의 일 면과 솔더 접합할 수 있다. Referring to FIG. 4 , the first chip 200 is mounted to be soldered to one surface of the chip connection pad 120a exposed on the carrier substrate CS. First, a first chip 200 including a first chip body 210 and a first chip pad 220 disposed on one side of the first chip body 210 is prepared. Subsequently, the first chip 200 may be mounted on the chip connection pad 120a of the first circuit pattern layers 120a, 120b, and 120c. Specifically, the first chip pad 220 of the first chip 200 may be soldered to one side of the chip connection pad 120a through the solder material 230.

도 5를 참조하면, 절연층(151) 및 절연층(151) 상에 배치되는 시드 구리층(152)을 포함하는 접합 구조물(150)을 준비하고, 접합 구조물(150)을 제1 칩(200)이 실장된 캐리어 기판(100)과 접합시킨다. 그 결과, 제1 칩(200)은 캐리어 기판(100) 상에서 절연층(151) 내에 매립될 수 있다.Referring to FIG. 5, a bonding structure 150 including an insulating layer 151 and a seed copper layer 152 disposed on the insulating layer 151 is prepared, and the bonding structure 150 is connected to the first chip 200. ) is bonded to the mounted carrier substrate 100. As a result, the first chip 200 can be embedded in the insulating layer 151 on the carrier substrate 100.

도 6을 참조하면, 캐리어 기판(100)의 구리 포일층(104)과 베이스 구리층(110) 사이를 분리시켜, 캐리어 기판(100)의 베이스 절연층(101) 및 구리 포일층(104)를 제거한다. 이에 따라, 베이스 구리층(110)이 노출될 수 있다. 구리 포일층(104)과 베이스 구리층(110) 사이를 분리시키는 방법은, 상술한 이형층을 이용하는 방법을 적용할 수 있다.Referring to FIG. 6, the copper foil layer 104 of the carrier substrate 100 and the base copper layer 110 are separated to form the base insulating layer 101 and the copper foil layer 104 of the carrier substrate 100. Remove. Accordingly, the base copper layer 110 may be exposed. As a method of separating the copper foil layer 104 and the base copper layer 110, the method using the release layer described above can be applied.

도 7을 참조하면, 접합 구조물(150)의 표면으로부터 시드 구리층(152) 및 절연층(151)을 관통하여 제1 관통 비아 접속 패드(120b)를 노출시키는 관통 비아 홀(160H)을 형성한다. 이어서, 도금법을 수행하여, 관통 비아 홀(160H)을 채우는 관통 비아(160), 및 접합 구조물(150)의 상기 표면 상에 배치되는 도금 패턴층(180)을 형성한다.Referring to FIG. 7, a through-via hole 160H is formed from the surface of the junction structure 150 through the seed copper layer 152 and the insulating layer 151 to expose the first through-via connection pad 120b. . Subsequently, a plating method is performed to form a through via 160 that fills the through via hole 160H and a plating pattern layer 180 disposed on the surface of the joint structure 150.

도 8을 참조하면, 베이스 구리층(110)을 식각하여 제1 회로 패턴층(120a, 120b, 120c)의 타 면을 노출시킨다. 상기 타 면은 제1 칩(200)이 실장되는 칩 접속 패드(120a)의 상기 일 면에 반대쪽에 위치할 수 있다. 베이스 구리층(110)이 균일하게 제거됨으로써, 칩 접속 패드(120a), 제1 관통 비아 접속 패드(120b) 및 제1 회로 배선(120c)이 노출될 수 있다. 이때, 절연층(151)의 일 면(151S1), 및 제1 솔더 레지스트 패턴(130)의 일 면(130S)도 노출될 수 있다. Referring to FIG. 8, the base copper layer 110 is etched to expose the other side of the first circuit pattern layer 120a, 120b, and 120c. The other surface may be located opposite to the one surface of the chip connection pad 120a on which the first chip 200 is mounted. By uniformly removing the base copper layer 110, the chip connection pad 120a, the first through via connection pad 120b, and the first circuit wiring 120c may be exposed. At this time, one side 151S1 of the insulating layer 151 and one side 130S of the first solder resist pattern 130 may also be exposed.

또한, 도금 패턴층(180)을 균일한 두께로 전면 식각함으로써, 절연층(151)의 타 면(151S2) 상에 제2 회로 패턴층(182a, 182b)이 형성될 수 있다. 절연층(151)의 타 면(151S2)는 절연층(151)의 일 면(151S1)의 반대쪽 면일 수 있다. 제2 회로 패턴층(182a, 182b)은 외부 접속 패드(182a), 제2 관통 비아 접속 패드(182b) 및 제2 회로 배선(미도시)을 포함할 수 있다. 상술한 공정의 결과, 제1 칩을 내장하는 중간 패키지 구조물(MS)을 형성할 수 있다.Additionally, by etching the entire plating pattern layer 180 to a uniform thickness, second circuit pattern layers 182a and 182b can be formed on the other surface 151S2 of the insulating layer 151. The other side 151S2 of the insulating layer 151 may be a side opposite to the one side 151S1 of the insulating layer 151. The second circuit pattern layers 182a and 182b may include an external connection pad 182a, a second through via connection pad 182b, and a second circuit wiring (not shown). As a result of the above-described process, an intermediate package structure (MS) containing the first chip can be formed.

도 9를 참조하면, 중간 패키지 구조물(MS) 상에서, 제1 회로 패턴층(120a, 120b, 120c)의 상기 타 면을 선택적으로 노출시키는 제2 솔더 레지스트 패턴(191)을 형성한다. 제2 솔더 레지스트 패턴(191)은 칩 접속 패드(120a) 및 제1 관통 비아 접속 패드(120b)의 상기 타 면을 노출시킬 수 있다. 반면에, 제2 솔더 레지스트 패턴(191)은 제1 회로 배선(120c)의 타면을 덮도록 형성될 수 있다.Referring to FIG. 9, a second solder resist pattern 191 is formed on the intermediate package structure MS to selectively expose the other surface of the first circuit pattern layer 120a, 120b, and 120c. The second solder resist pattern 191 may expose the other surface of the chip connection pad 120a and the first through via connection pad 120b. On the other hand, the second solder resist pattern 191 may be formed to cover the other surface of the first circuit wiring 120c.

또한, 절연층(151)의 타 면(151S2) 상에서 제2 회로 패턴층(182a, 182b)을 선택적으로 노출시키는 제3 솔더 레지스트 패턴(193)을 형성할 수 있다. 구체적으로, 제3 솔더 레지스트 패턴(193)은 외부 접속 패드(182a), 및 제2 관통 비아 접속 패드(182b)를 노출시킬 수 있다. 반면에, 제3 솔더 레지스트 패턴(193)은 상기 제2 회로 배선을 덮도록 형성될 수 있다.Additionally, a third solder resist pattern 193 that selectively exposes the second circuit pattern layers 182a and 182b may be formed on the other surface 151S2 of the insulating layer 151. Specifically, the third solder resist pattern 193 may expose the external connection pad 182a and the second through via connection pad 182b. On the other hand, the third solder resist pattern 193 may be formed to cover the second circuit wiring.

도 10을 참조하면, 노출된 제1 회로 패턴층(120a, 120b, 120c)의 상기 타 면에 제2 칩(300)을 실장한다. 제2 칩(300)은 상기 타면과 솔더 접합할 수 있다. 구체적으로, 먼저, 제2 칩 몸체(310) 및 제2 칩 몸체(310)의 일 면 상에 배치되는 제2 칩 패드(320)를 구비하는 제2 칩(300)을 준비한다. 제2 칩(300)은 제1 회로 패턴층(120a, 120b, 120c) 중 칩 접속 패드(120a) 및 제1 관통 비아 접속 패드(120b)의 상기 타 면 상에 실장될 수 있다. 구체적으로, 제2 칩(300)의 제2 칩 패드(320)가 솔더 물질(330)을 통해 칩 접속 패드(120a) 및 제1 관통 비아 접속 패드(120b)의 타 면과 솔더 접합할 수 있다. Referring to FIG. 10, the second chip 300 is mounted on the other surface of the exposed first circuit pattern layers 120a, 120b, and 120c. The second chip 300 may be soldered to the other surface. Specifically, first, prepare a second chip 300 including a second chip body 310 and a second chip pad 320 disposed on one side of the second chip body 310. The second chip 300 may be mounted on the other surface of the chip connection pad 120a and the first through via connection pad 120b among the first circuit pattern layers 120a, 120b, and 120c. Specifically, the second chip pad 320 of the second chip 300 may be soldered to the other surface of the chip connection pad 120a and the first through via connection pad 120b through the solder material 330. .

상술한 공정을 통해 본 출원의 일 실시 예에 따르는 반도체 패키지를 제조할 수 있다.A semiconductor package according to an embodiment of the present application can be manufactured through the above-described process.

이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to the drawings and examples, those skilled in the art may modify and change the embodiments disclosed in the present application in various ways without departing from the technical spirit of the present application as set forth in the claims below. You will understand that you can do it.

1: 반도체 패키지,
100: 인쇄회로기판, 101: 베이스 절연층, 104: 구리 포일층,
110: 베이스 구리층, 120a: 칩 접속 패드, 120b: 제1 관통 비아 접속 패드, 120c: 제1 회로 배선,
130: 제1 솔더 레지스트 패턴, 151: 절연층, 160: 관통 비아,
180: 도금 패턴층,
182a: 외부 접속 패드, 182b: 제2 관통 비아 접속 패드,
191: 제2 솔더 레지스트 패턴, 193: 제3 솔더 레지스트 패턴,
200: 제1 칩, 210: 제1 칩 몸체, 220: 제1 칩 패드, 230: 솔더 물질,
300: 제2 칩, 310: 제2 칩 몸체, 320: 제2 칩 패드, 330: 솔더 물질.1: Semiconductor package,
100: printed circuit board, 101: base insulation layer, 104: copper foil layer,
110: base copper layer, 120a: chip connection pad, 120b: first through via connection pad, 120c: first circuit wiring,
130: first solder resist pattern, 151: insulating layer, 160: through via,
180: Plating pattern layer,
182a: external connection pad, 182b: second through via connection pad,
191: second solder resist pattern, 193: third solder resist pattern,
200: first chip, 210: first chip body, 220: first chip pad, 230: solder material,
300: second chip, 310: second chip body, 320: second chip pad, 330: solder material.

Claims (17)

(a) 베이스 절연층 및 상기 베이스 절연층 상에 배치되는 베이스 구리층을 구비하는 캐리어 기판을 준비하는 단계;
(b) 상기 베이스 구리층의 일 면 상에 제1 회로 패턴층을 형성하는 단계;
(c) 상기 베이스 구리층의 상기 일 면 상에서 상기 제1 회로 패턴층을 선택적으로 노출시키는 제1 솔더 레지스트 패턴을 형성하는 단계;
(d) 상기 캐리어 기판 상에서 상기 노출된 제1 회로 패턴층의 일 면과 솔더 접합하도록 제1 칩을 실장하는 단계;
(e) 상기 캐리어 기판 상에서 상기 제1 칩을 매립하는 절연층을 형성하는 단계;
(f) 상기 캐리어 기판을 제거하여 상기 제1 회로 패턴층의 타면을 노출시킴으로써, 상기 제1 칩을 내장하는 중간 패키지 구조물을 형성하는 단계;
(g) 상기 중간 패키지 구조물 상에 배치되어 상기 제1 회로 패턴층의 상기 타 면을 선택적으로 노출시키는 제2 솔더 레지스트 패턴을 형성하는 단계; 및
(h) 상기 노출된 제1 회로 패턴층의 상기 타 면과 솔더 접합하도록 제2 칩을 실장하는 단계를 포함하는
반도체 패키지의 제조 방법.
(a) preparing a carrier substrate including a base insulating layer and a base copper layer disposed on the base insulating layer;
(b) forming a first circuit pattern layer on one side of the base copper layer;
(c) forming a first solder resist pattern on the one side of the base copper layer to selectively expose the first circuit pattern layer;
(d) mounting the first chip to solder bond to one side of the exposed first circuit pattern layer on the carrier substrate;
(e) forming an insulating layer to bury the first chip on the carrier substrate;
(f) forming an intermediate package structure containing the first chip by removing the carrier substrate to expose the other side of the first circuit pattern layer;
(g) forming a second solder resist pattern disposed on the intermediate package structure to selectively expose the other surface of the first circuit pattern layer; and
(h) mounting a second chip to solder bond to the other surface of the exposed first circuit pattern layer.
Manufacturing method of semiconductor package.
 제1 항에 있어서,
상기 제1 회로 패턴층은 칩 접속 패드와 제1 관통 비아 접속 패드를 포함하고,
(d) 단계는 상기 제1 칩이 상기 칩 접속 패드의 일 면과 솔더 접합하는 과정이며,
(h) 단계는 상기 제2 칩이 상기 칩 접속 패드의 타면과 솔더 접합하는 과정인
반도체 패키지의 제조 방법.
According to claim 1,
The first circuit pattern layer includes a chip connection pad and a first through via connection pad,
Step (d) is a process of soldering the first chip to one side of the chip connection pad,
Step (h) is a process of soldering the second chip to the other side of the chip connection pad.
Manufacturing method of semiconductor package.
 제2 항에 있어서,
(c) 단계는
상기 제1 솔더 레지스트 패턴이 상기 칩 접속 패드와 상기 제1 관통 비아 접속 패드를 노출시키는 단계를 포함하는
반도체 패키지의 제조 방법.
According to clause 2,
Step (c) is
The first solder resist pattern comprising exposing the chip connection pad and the first through via connection pad.
Manufacturing method of semiconductor package.
 제2 항에 있어서,
(e) 단계 후에,
상기 절연층의 표면으로부터 상기 절연층을 관통하여 상기 제1 관통 비아 접속 패드를 노출시키는 관통 비아 홀을 형성하는 단계; 및
상기 관통 비아 홀을 채우는 관통 비아, 및 상기 절연층의 상기 표면 상에 배치되는 제2 회로 패턴층을 형성하는 단계를 더 포함하는
반도체 패키지의 제조 방법.
According to clause 2,
After step (e),
forming a through-via hole from a surface of the insulating layer through the insulating layer to expose the first through-via connection pad; and
Forming a through via that fills the through via hole, and a second circuit pattern layer disposed on the surface of the insulating layer.
Manufacturing method of semiconductor package.
 제4 항에 있어서,
상기 제2 회로 패턴층은 상기 관통 비아와 연결되는 제2 관통 비아 접속 패드를 포함하는
반도체 패키지의 제조 방법.
According to clause 4,
The second circuit pattern layer includes a second through via connection pad connected to the through via.
Manufacturing method of semiconductor package.
 제4 항에 있어서,
상기 절연층 상에서 상기 제2 회로 패턴층을 선택적으로 노출시키는 제3 솔더 레지스트 패턴을 형성하는 단계를 더 포함하는
반도체 패키지의 제조 방법.
According to clause 4,
Further comprising forming a third solder resist pattern on the insulating layer to selectively expose the second circuit pattern layer.
Manufacturing method of semiconductor package.
 제1 항에 있어서,
(e) 단계는
절연층 및 상기 절연층 상에 배치되는 시드 구리층을 포함하는 접합 구조물을 준비하는 단계; 및
상기 접합 구조물을 상기 제1 칩이 실장된 상기 캐리어 기판과 접합시키는 단계를 포함하는
반도체 패키지의 제조 방법.
According to claim 1,
Step (e) is
Preparing a bonding structure including an insulating layer and a seed copper layer disposed on the insulating layer; and
Comprising the step of bonding the bonding structure to the carrier substrate on which the first chip is mounted.
Manufacturing method of semiconductor package.
 제1 항에 있어서,
(f) 단계는
(f1) 상기 베이스 절연층과 사이 베이스 구리층을 서로 분리하여, 상기 베이스 절연층을 제거하고 상기 베이스 구리층을 노출시키는 단계; 및
(f2) 상기 노출된 베이스 구리층을 식각하여 상기 제1 회로 패턴층을 노출시키는 단계를 포함하는
반도체 패키지의 제조 방법.
According to claim 1,
Step (f) is
(f1) separating the base insulating layer and the base copper layer from each other, removing the base insulating layer and exposing the base copper layer; and
(f2) comprising exposing the first circuit pattern layer by etching the exposed base copper layer.
Manufacturing method of semiconductor package.
 제2 항에 있어서,
(h) 단계는
상기 제2 칩의 칩 패드를 상기 칩 접속 패드의 상기 일 면과 반대쪽에 위치하는 상기 칩 접속 패드의 상기 타면에 접합시키는 단계를 포함하는
반도체 패키지의 제조 방법.According to clause 2,
Step (h) is
Comprising the step of bonding the chip pad of the second chip to the other side of the chip connection pad located opposite to the one side of the chip connection pad.
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