KR102627268B1 - Data Driver and Display Device having the Same - Google Patents

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Abstract

본 발명은 데이터라인에 연결된 픽셀들이 다수 배치된 표시패널 및 영상데이터를 바탕으로 데이터전압을 생성하고, 데이터전압을 데이터라인에 인가하는 데이터 구동부를 포함한다. 데이터 구동부는 각각이 영상데이터를 래치하고 동시에 출력하는 다수의 래치들 및 래치들 중에서 제1 래치 및 제2 래치들이 각각 출력하는 영상데이터를 시분할로 분배받아서 데이터전압으로 변환하는 DAC를 포함한다. 제1 및 제2 래치는 동일한 색상의 영상데이터를 래치한다.The present invention includes a display panel in which a plurality of pixels connected to a data line are arranged, and a data driver that generates a data voltage based on image data and applies the data voltage to the data line. The data driver includes a plurality of latches that each latch and simultaneously output image data, and a DAC that receives image data output by the first and second latches among the latches in a time division manner and converts it into a data voltage. The first and second latches latch image data of the same color.

Description

데이터 구동부 및 이를 포함한 표시장치{Data Driver and Display Device having the Same}Data driver and display device including the same {Data Driver and Display Device having the Same}

본 발명은 데이터 구동부 및 이를 포함한 표시장치에 관한 것이다.The present invention relates to a data driver and a display device including the same.

평판표시장치는 액정표시장치(Liquid Crystal Display: LCD), 전계 방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 및 유기 발광다이오드소자(Organic Light Emitting Diode Device, OLED) 등으로 구분될 수 있다. 평판표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고, 데이터라인과 게이트라인이 직교하는 영역이 하나의 픽셀로 정의된다. 픽셀들은 패널에서 매트릭스 형태로 복수 개가 형성된다. Flat panel displays include Liquid Crystal Display (LCD), Field Emission Display (FED), Plasma Display Panel (PDP), and Organic Light Emitting Diode Device (OLED). ), etc. In a flat panel display device, data lines and gate lines are arranged orthogonally, and the area where the data lines and gate lines are orthogonal is defined as one pixel. A plurality of pixels are formed in a matrix form on the panel.

각 픽셀들을 구동하기 위해서, 데이터 구동부는 외부로부터 입력되는 영상데이터를 바탕으로 데이터전압을 생성하고, 이를 데이터라인들에 공급한다. 데이터 구동부는 영상데이터를 데이터전압으로 변환하기 위해서 디지털 아날로그 변환기를 구비한다. 근래에는 해상도가 높아지면서 픽셀라인에 속한 픽셀들의 개수가 많아지면서 디지털 아날로그 변환기의 사이즈가 증가하는 추세에 있다. 데이터 구동부의 사이즈 및 제조 비용을 줄이기 위해서 디지털 아날로그 변환기의 사이즈를 줄이는 방안이 모색되고 있다. To drive each pixel, the data driver generates a data voltage based on image data input from the outside and supplies it to the data lines. The data driver includes a digital-to-analog converter to convert image data into data voltage. In recent years, as resolution has increased and the number of pixels in a pixel line has increased, the size of digital-to-analog converters has tended to increase. In order to reduce the size and manufacturing cost of the data driver, ways to reduce the size of the digital-to-analog converter are being explored.

본 발명은 사이즈 및 제조 비용을 줄일 수 있는 데이터 구동부 및 이를 포함한 표시장치를 제공하기 위한 것이다.The present invention is intended to provide a data driver and a display device including the same that can reduce size and manufacturing cost.

본 발명은 데이터라인에 연결된 픽셀들이 다수 배치된 표시패널 및 영상데이터를 바탕으로 데이터전압을 생성하고, 데이터전압을 데이터라인에 인가하는 데이터 구동부를 포함한다. 데이터 구동부는 각각이 영상데이터를 래치하고 동시에 출력하는 다수의 래치들 및 래치들 중에서 제1 래치 및 제2 래치들이 각각 출력하는 영상데이터를 시분할로 분배받아서 데이터전압으로 변환하는 DAC를 포함한다. 제1 및 제2 래치는 동일한 색상의 영상데이터를 래치한다.The present invention includes a display panel in which a plurality of pixels connected to a data line are arranged, and a data driver that generates a data voltage based on image data and applies the data voltage to the data line. The data driver includes a plurality of latches that each latch and simultaneously output image data, and a DAC that receives image data output by the first and second latches among the latches in a time division manner and converts it into a data voltage. The first and second latches latch image data of the same color.

본 발명은 하나의 디지털 아날로그 변환기가 한 쌍의 래치들이 출력하는 영상데이터를 제공받아서 데이터전압으로 변환하기 때문에, 디지털 아날로그 변환기의 사이즈를 줄일 수 있다. The present invention can reduce the size of the digital-to-analog converter because one digital-to-analog converter receives image data output from a pair of latches and converts it into a data voltage.

특히, 본 발명의 디지털 아날로그 변환기는 동일한 색상의 영상데이터를 출력하는 래치들하고 연결되기 때문에, 각각의 디지털 아날로그 변환기를 구동하는 감마 전압이 색상 별로 상이하다고 할지라도 원하는 데이터전압을 생성할 수 있다.In particular, since the digital-to-analog converter of the present invention is connected to latches that output image data of the same color, a desired data voltage can be generated even if the gamma voltage driving each digital-to-analog converter is different for each color.

도 1은 본 발명의 유기발광 표시장치를 나타내는 도면이다.
도 2는 픽셀을 나타내는 도면이다.
도 3은 제1 실시 예에 따른 픽셀 어레이는 나타내는 도면이다.
도 4는 제1 실시 예에 따른 데이터 구동부를 나타내는 도면이다.
도 5는 도 4에 도시된 데이터 구동부에 인가되는 구동신호를 나타내는 도면이다.
도 6 및 도 7은 제1 실시 예에 따른 데이터 구동부의 동작을 나타내는 도면이다.
도 8은 색상별로 감마 커브를 나타내는 도면이다.
도 9는 제2 실시 예에 따른 데이터 구동부를 나타내는 도면이다.
도 10은 제2 실시 예에 따른 픽셀 어레이를 나타내는 도면이다.
도 11은 제3 실시 예에 따른 데이터 구동부를 나타내는 도면이다.
도 12는 도 11에 도시된 데이터 구동부에 인가되는 구동신호를 나타내는 도면이다.
도 13은 제3 실시 예에 따른 픽셀 어레이를 나타내는 도면이다.
도 14는 제4 실시 예에 따른 데이터 구동부를 나타내는 도면이다.
도 15는 도 14에 도시된 데이터 구동부에 인가되는 구동신호를 나타내는 도면이다. 1 is a diagram showing an organic light emitting display device of the present invention.
Figure 2 is a diagram showing a pixel.
Figure 3 is a diagram showing a pixel array according to the first embodiment.
Figure 4 is a diagram showing a data driver according to the first embodiment.
FIG. 5 is a diagram showing a driving signal applied to the data driver shown in FIG. 4.
6 and 7 are diagrams showing the operation of the data driver according to the first embodiment.
Figure 8 is a diagram showing gamma curves for each color.
Figure 9 is a diagram showing a data driver according to a second embodiment.
Figure 10 is a diagram showing a pixel array according to a second embodiment.
Figure 11 is a diagram showing a data driver according to a third embodiment.
FIG. 12 is a diagram showing a driving signal applied to the data driver shown in FIG. 11.
Figure 13 is a diagram showing a pixel array according to a third embodiment.
Figure 14 is a diagram showing a data driver according to the fourth embodiment.
FIG. 15 is a diagram showing a driving signal applied to the data driver shown in FIG. 14.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.Hereinafter, preferred embodiments of the present invention will be described with reference to the attached drawings. Like reference numerals refer to substantially the same elements throughout the specification. In the following description, if it is determined that a detailed description of a known technology or configuration related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description will be omitted. In describing various embodiments, the same components may be representatively described at the beginning and omitted in other embodiments.

도 1은 유기발광 표시장치를 개략적으로 나타낸 블록도이다.1 is a block diagram schematically showing an organic light emitting display device.

도 1을 참조하면, 본 발명에 따른 유기발광 표시장치는 픽셀(P)들이 형성된 표시패널(100), 타이밍 콘트롤러(200), 게이트라인들(GL1~GLm)(m은 자연수)을 구동시키기 위한 게이트 구동부(300) 및 데이터라인들(DL1~DLn)(n은 짝수 또는 3의 배수인 자연수)을 구동시키기 위한 데이터 구동부(400)를 구비한다. Referring to FIG. 1, the organic light emitting display device according to the present invention is a display panel 100 on which pixels P are formed, a timing controller 200, and gate lines GL1 to GLm (m is a natural number) for driving. It is provided with a gate driver 300 and a data driver 400 for driving the data lines DL1 to DLn (n is an even number or a natural number that is a multiple of 3).

표시패널(100)은 픽셀(P)들이 배치되어 영상을 표시하는 표시영역(AA) 및 영상 표시를 하지 않는 비표시영역(NAA)를 포함한다. 비표시영역(NAA)은 표시영역(AA) 외곽을 둘러싸며, 베젤(bezel)로 일컬어질 수 있다.The display panel 100 includes a display area (AA) where pixels (P) are arranged to display an image, and a non-display area (NAA) where the image is not displayed. The non-display area (NAA) surrounds the outside of the display area (AA) and can be referred to as a bezel.

표시패널(100)의 표시영역(AA)에는 다수의 데이터라인들(DL1~DLn)과 다수의 게이트라인들(GL1~GLm)이 교차되고, 이 교차영역마다 픽셀(P)들이 매트릭스 형태로 배치된다. 각 픽셀라인들(HL1~HLm)은 동일한 행에 배치된 픽셀들을 포함한다. 이하, 본 명세서에서 도 1에 도시된 X방향을 행 방향, Y방향을 열 방향이라고 지칭하기로 한다. 표시영역(AA)에 배치된 픽셀(P)들이 mХn개일 때, 표시영역(AA)은 m개의 픽셀라인들을 포함한다.In the display area (AA) of the display panel 100, a plurality of data lines (DL1 to DLn) and a plurality of gate lines (GL1 to GLm) intersect, and pixels (P) are arranged in a matrix form in each intersection area. do. Each pixel line HL1 to HLm includes pixels arranged in the same row. Hereinafter, in this specification, the X direction shown in FIG. 1 will be referred to as the row direction, and the Y direction will be referred to as the column direction. When there are mХn pixels P arranged in the display area AA, the display area AA includes m pixel lines.

제1 픽셀라인(HL1)에 배치된 픽셀(P)들은 제1 게이트라인(GL1)과 접속되고, 제n 픽셀라인(HLm)에 배치된 픽셀(P)들은 제m 게이트라인(GLm)과 접속된다. 게이트라인(GL1~GLm)들은 각각의 게이트신호들을 제공하는 다수의 라인들을 포함할 수 있다. 또한, 더블 레이트 구동(Double Rate Driving; 이하, DRD) 방식에서는 하나의 픽셀라인에 픽셀들을 구동하기 위해서 두 개의 게이트라인이 배치될 수도 있다.Pixels P placed on the first pixel line HL1 are connected to the first gate line GL1, and pixels P placed on the nth pixel line HLm are connected to the mth gate line GLm. do. Gate lines GL1 to GLm may include multiple lines providing respective gate signals. Additionally, in the double rate driving (DRD) method, two gate lines may be disposed in one pixel line to drive pixels.

픽셀(P)들을 구성하는 트랜지스터들은 산화물 반도체층을 포함한 산화물 트랜지스터로 구현될 수 있다. 산화물 트랜지스터는 전자 이동도, 공정 편차 등을 모두 고려할 때 표시패널(100)의 대면적화에 유리하다. 다만, 본 발명은 이에 한정되지 않고 트랜지스터의 반도체층을 아몰포스 실리콘 또는, 폴리 실리콘 등으로 형성할 수도 있다. The transistors constituting the pixels P may be implemented as oxide transistors including an oxide semiconductor layer. Oxide transistors are advantageous for increasing the area of the display panel 100 when considering electron mobility, process deviation, etc. However, the present invention is not limited to this, and the semiconductor layer of the transistor may be formed of amorphous silicon, polysilicon, etc.

타이밍 콘트롤러(200)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동부(400)의 동작 타이밍을 제어하기 위한 데이터 제어신호와, 게이트 구동부(300)의 동작 타이밍을 제어하기 위한 클럭신호(MCLK)를 생성한다.The timing controller 200 controls the operation timing of the data driver 400 based on timing signals such as the vertical synchronization signal (Vsync), the horizontal synchronization signal (Hsync), the dot clock signal (DCLK), and the data enable signal (DE). A data control signal for controlling and a clock signal (MCLK) for controlling the operation timing of the gate driver 300 are generated.

게이트 구동부(300)는 클럭신호(MCLK)를 기반으로 게이트신호들을 생성할 수 있다. 이러한 게이트 구동부(300)는 GIP(Gate-driver In Panel) 방식에 따라 표시패널(100)의 비 표시영역 상에 직접 형성될 수 있다.The gate driver 300 may generate gate signals based on the clock signal (MCLK). This gate driver 300 may be formed directly on the non-display area of the display panel 100 according to the Gate-Driver In Panel (GIP) method.

데이터 구동부(400)는 데이터 제어신호(DDC)를 기반으로 타이밍 콘트롤러(200)로부터 입력되는 영상데이터(DATA)를 아날로그 데이터전압으로 변환한다. 데이터 구동부(400)의 구체적인 실시 예는 후술하기로 한다.The data driver 400 converts the image data (DATA) input from the timing controller 200 into an analog data voltage based on the data control signal (DDC). Specific examples of the data driver 400 will be described later.

도 2는 픽셀의 일례를 나타내는 도면이다.Figure 2 is a diagram showing an example of a pixel.

도 2를 참조하면, 실시 예에 의한 픽셀(P)은 구동 트랜지스터(DT), 스토리지 커패시터(Cst), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함한다.Referring to FIG. 2, the pixel P according to the embodiment includes a driving transistor (DT), a storage capacitor (Cst), a first transistor (T1), and a second transistor (T2).

구동 트랜지스터(DT)는 게이트-소스 간의 전압 차이(Vgs)에 따라 유기발광다이오드(OLED)에 흐르는 구동전류를 제어한다. 구동 트랜지스터(DT)는 제1 노드(N1)에 접속된 게이트전극, 고전위 구동전압(EVDD)의 입력단에 접속된 드레인전극, 및 제2 노드(N2)에 접속된 소스전극을 포함한다. 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다. 제1 트랜지스터(T1)는 스캔라인(SCL)에 연결되는 게이트전극, 데이터라인(DL)에 연결되는 드레인전극, 및 제1 노드(N1)에 연결되는 소스전극을 포함한다. 제2 트랜지스터(T2)는 센스라인(SEL)에 연결되는 게이트전극, 제2 노드(N2)에 연결되는 드레인전극, 및 기준전압라인(REFL)에 연결되는 소스전극을 포함한다. 유기발광다이오드(OLED)는 제2 노드(N2)에 접속된 애노드와, 저전위 구동전압(EVSS)의 입력단에 접속된 캐소드와, 애노드와 캐소드 사이에 위치하는 유기화합물층을 포함한다.The driving transistor (DT) controls the driving current flowing through the organic light emitting diode (OLED) according to the voltage difference (Vgs) between the gate and source. The driving transistor DT includes a gate electrode connected to the first node N1, a drain electrode connected to the input terminal of the high potential driving voltage EVDD, and a source electrode connected to the second node N2. The storage capacitor Cst is connected between the first node N1 and the second node N2. The first transistor T1 includes a gate electrode connected to the scan line SCL, a drain electrode connected to the data line DL, and a source electrode connected to the first node N1. The second transistor T2 includes a gate electrode connected to the sense line SEL, a drain electrode connected to the second node N2, and a source electrode connected to the reference voltage line REFL. An organic light emitting diode (OLED) includes an anode connected to a second node (N2), a cathode connected to an input terminal of a low potential driving voltage (EVSS), and an organic compound layer located between the anode and the cathode.

도 2에 도시된 픽셀은 제2 노드(N2)의 전압을 센싱 전압으로 획득하고, 획득된 센싱 전압을 바탕으로 구동 특성을 보상하는 외부 보상 방식에 적용되는 회로를 도시하고 있다. 본 발명에 의한 픽셀은 도 2에 도시된 실시 예에 한정되지 않는다. 예컨대, 픽셀은 유기발광 다이오드에 흐르는 전류가 구동 트랜지스터의 문턱전압 영향을 받지 않도록 픽셀 내부에서 자동으로 보상하는 내부 보상 방식에 적용되는 픽셀로 구성될 수도 있다.The pixel shown in FIG. 2 shows a circuit applied to an external compensation method that obtains the voltage of the second node N2 as a sensing voltage and compensates for driving characteristics based on the obtained sensing voltage. The pixel according to the present invention is not limited to the embodiment shown in FIG. 2. For example, the pixel may be composed of a pixel applied to an internal compensation method that automatically compensates within the pixel so that the current flowing through the organic light emitting diode is not affected by the threshold voltage of the driving transistor.

도 3은 제1 실시 예에 따른 표시패널의 픽셀 어레이 구조를 나타내는 도면이고, 도 4는 제1 실시 예에 따른 데이터 구동부를 나타내는 도면이다. 도 4는 도 3에 도시된 픽셀 어레이 구조를 구동하기 위한 데이터 구동부의 실시 예에 해당한다. FIG. 3 is a diagram showing the pixel array structure of the display panel according to the first embodiment, and FIG. 4 is a diagram showing the data driver according to the first embodiment. FIG. 4 corresponds to an example of a data driver for driving the pixel array structure shown in FIG. 3.

도 1 및 도 3을 참조하면, 제1 실시 에에 따른 표시패널의 픽셀 어레이는 행 방향을 따라 배치된 게이트라인들(GL1~GLm)과 열 방향을 따라 배치된 데이터라인들(DL1~DLn)이 교차되고, 이 교차영역마다 픽셀(P)들이 매트릭스 형태로 배치된다. 하나의 픽셀라인(HL)에 배치된 픽셀(P)들은 하나의 게이트라인과 연결된다. 각 픽셀라인(HL)에는 R,G,B 색상을 표시하는 픽셀들이 순차적으로 배치된다.Referring to Figures 1 and 3, the pixel array of the display panel according to the first embodiment includes gate lines (GL1 to GLm) arranged along the row direction and data lines (DL1 to DLn) arranged along the column direction. They intersect, and pixels (P) are arranged in a matrix form in each intersection area. Pixels P arranged on one pixel line HL are connected to one gate line. In each pixel line (HL), pixels displaying R, G, and B colors are arranged sequentially.

도 4를 참조하여 제1 실시 예에 따른 데이터 구동부를 살펴보면 다음과 같다.Referring to FIG. 4, the data driver according to the first embodiment is as follows.

도 4를 참조하면, 제1 실시 예에 따른 데이터 구동부(400)는 제1 래치부(411), 제2 래치부(412), 스위치부(420), 디지털 아날로그 변환부(430) 및 출력부(440)를 포함한다.Referring to FIG. 4, the data driver 400 according to the first embodiment includes a first latch unit 411, a second latch unit 412, a switch unit 420, a digital-to-analog converter 430, and an output unit. Includes (440).

제1 래치부(411)는 타이밍 콘트롤러(200)가 픽셀라인(HL) 단위로 전송하는 n개의 영상데이터(DATA)를 샘플링하여 래치하고, 래치한 데이터들을 동시에 출력한다. 이를 위해서, 제1 래치부(411)는 n개의 래치들을 포함하고, 각각의 래치들은 한 개 픽셀의 영상데이터를 래치한다. 도 4는 제1 래치부(411)의 n개의 래치들 중에서 제1 내지 제6 래치들(L1_1~L1_6)을 도시하고 있다.The first latch unit 411 samples and latches n pieces of image data (DATA) transmitted by the timing controller 200 in pixel line (HL) units, and simultaneously outputs the latched data. To this end, the first latch unit 411 includes n latches, and each latch latches image data of one pixel. FIG. 4 shows the first to sixth latches (L1_1 to L1_6) among the n latches of the first latch unit 411.

제2 래치부(412)는 제1 래치(411)로부터 제공받은 데이터들을 래치하고, 래치한 데이터들을 동시에 출력한다. 제2 래치부(412)는 n 래치들을 포함하고, 래치들 각각은 한 개 픽셀의 영상데이터를 래치한다. 도 4는 제2 래치부(412)의 n개의 래치들 중에서 제1 내지 제6 래치들(L2_1~L2_6)을 도시하고 있다.The second latch unit 412 latches the data provided from the first latch 411 and outputs the latched data simultaneously. The second latch unit 412 includes n latches, each of which latches image data of one pixel. FIG. 4 shows the first to sixth latches (L2_1 to L2_6) among the n latches of the second latch unit 412.

디지털 아날로그 변환부(430)는 제2 래치부(412)로부터 제공받는 영상데이터(DATA)를 아날로그 형태의 데이터전압으로 변환한다. 디지털 아날로그 변환부(430)는 (n/2) 개의 디지털 아날로그 변환기(Digital Analog Converter; 이하, DAC)를 포함한다. 도 4는 n개의 DAC들 중에서 제1 내지 제3 DAC들(DAC1~DAC3)을 도시하고 있다. 각각의 DAC는 두 개의 래치들이 출력하는 영상데이터를 시분할로 분배받아서 데이터전압을 생성한다. 본 발명의 실시 예에서와 같이, 래치부가 제1 래치부(411)와 제2 래치부(412)로 구성될 경우, 각각의 DAC는 제2 래치부(412)들 중에서 두 개의 래치들과 연결된다. The digital-to-analog converter 430 converts the image data (DATA) provided from the second latch unit 412 into an analog data voltage. The digital-to-analog converter 430 includes (n/2) digital analog converters (DACs). Figure 4 shows first to third DACs (DAC1 to DAC3) among n DACs. Each DAC receives video data output from two latches in time division and generates a data voltage. As in the embodiment of the present invention, when the latch part is composed of the first latch part 411 and the second latch part 412, each DAC is connected to two latches among the second latch parts 412. do.

스위치부(420)는 제2 래치부(412)의 래치들 중에서 한 쌍의 래치들이 출력하는 영상데이터를 시분할로 분배하여 디지털 아날로그 변환부(430)에 제공한다. 제1 스위치(SW1)는 제1 SOE(SOE1)에 응답하여, 제1 래치(L2_1)와 제1 DAC(DAC1)를 연결시키고, 제2 스위치(SW2)는 제2 SOE(SOE2)에 응답하여, 제4 래치(L2_4)와 제1 DAC(DAC1)를 연결한다. 제3 스위치(SW3)는 제1 SOE(SOE1)에 응답하여, 제2 래치(L2_2)와 제2 DAC(DAC2)를 연결시키고, 제4 스위치(SW4)는 제2 SOE(SOE2)에 응답하여, 제5 래치(L2_5)와 제2 DAC(DAC2)를 연결한다. 제5 스위치(SW5)는 제1 SOE(SOE1)에 응답하여, 제3 래치(L2_3)와 제3 DAC(DAC3)를 연결시키고, 제6 스위치(SW6)는 제2 SOE(SOE2)에 응답하여, 제6 래치(L2_6)와 제3 DAC(DAC3)를 연결한다.The switch unit 420 divides the image data output from a pair of latches among the latches of the second latch unit 412 into time divisions and provides the video data to the digital-to-analog converter 430. The first switch (SW1) connects the first latch (L2_1) and the first DAC (DAC1) in response to the first SOE (SOE1), and the second switch (SW2) responds to the second SOE (SOE2) , Connect the fourth latch (L2_4) and the first DAC (DAC1). The third switch (SW3) connects the second latch (L2_2) and the second DAC (DAC2) in response to the first SOE (SOE1), and the fourth switch (SW4) responds to the second SOE (SOE2) , Connect the fifth latch (L2_5) and the second DAC (DAC2). The fifth switch (SW5) connects the third latch (L2_3) and the third DAC (DAC3) in response to the first SOE (SOE1), and the sixth switch (SW6) responds to the second SOE (SOE2) , Connect the sixth latch (L2_6) and the third DAC (DAC3).

출력부(440)는 디지털 아날로그 변환부(430)에서 출력하는 아날로그 형태의 데이터전압을 데이터라인(DL)들에 제공한다. 이를 위해서 버퍼부(430)는 저전위전압(GND)과 고전위입력단을 통해서 입력받는 전압을 구동전압을 이용하여 데이터전압을 출력하는 n/2 개의 출력버퍼들을 포함한다. 도 4는 n/2 개의 출력버퍼들 중에서 제1 내지 제3 출력버퍼들(BUF1~BUF3)을 도시하고 있다. 제1 출력버퍼(BUF1)는 제1 DAC(DAC1)에 연결되고, 제2 출력버퍼(BUF2)는 제2 DAC(DAC2)에 연결되며, 제3 출력버퍼(BUF3)는 제3 DAC(DAC3)에 연결된다.The output unit 440 provides the analog data voltage output from the digital-to-analog converter 430 to the data lines DL. To this end, the buffer unit 430 includes n/2 output buffers that output a data voltage using the voltage input through the low-potential voltage (GND) and the high-potential input terminal as a driving voltage. Figure 4 shows first to third output buffers (BUF1 to BUF3) among n/2 output buffers. The first output buffer (BUF1) is connected to the first DAC (DAC1), the second output buffer (BUF2) is connected to the second DAC (DAC2), and the third output buffer (BUF3) is connected to the third DAC (DAC3). connected to

멀티플렉서(150)는 n/2 개의 출력버퍼들이 출력하는 데이터전압을 n 개의 데이터라인(DL)들에 시분할로 분배한다. 이를 위해서, 멀티플렉서(150)는 n 먹스 스위치를 포함한다. 도 4는 n 개의 먹스 스위치들 중에서 제1 내지 제6 먹스 스위치(M1~M6)를 도시하고 있다. 제1 먹스 스위치(M1)는 제1 제어신호(MUX1)에 응답하여, 제1 출력버퍼(BUF1)와 제1 데이터라인(DL1)을 연결한다. 제2 먹스 스위치(M2)는 제1 제어신호(MUX1)에 응답하여, 제2 출력버퍼(BUF2)와 제2 데이터라인(DL2)을 연결한다. 제3 먹스 스위치(M3)는 제1 제어신호(MUX1)에 응답하여, 제3 출력버퍼(BUF3)와 제3 데이터라인(DL3)을 연결한다. 제4 먹스 스위치(M4)는 제2 제어신호(MUX2)에 응답하여, 제1 출력버퍼(BUF1)와 제4 데이터라인(DL4)을 연결한다. 제5 먹스 스위치(M5)는 제2 제어신호(MUX2)에 응답하여, 제2 출력버퍼(BUF2)와 제5 데이터라인(DL5)을 연결한다. 제6 먹스 스위치(M6)는 제2 제어신호(MUX2)에 응답하여, 제3 출력버퍼(BUF3)와 제6 데이터라인(DL6)을 연결한다.The multiplexer 150 time-divides the data voltage output from n/2 output buffers to n data lines DL. For this purpose, the multiplexer 150 includes n mux switches. Figure 4 shows the first to sixth mux switches (M1 to M6) among n mux switches. The first mux switch M1 connects the first output buffer BUF1 and the first data line DL1 in response to the first control signal MUX1. The second MUX switch (M2) connects the second output buffer (BUF2) and the second data line (DL2) in response to the first control signal (MUX1). The third mux switch M3 connects the third output buffer BUF3 and the third data line DL3 in response to the first control signal MUX1. The fourth MUX switch M4 connects the first output buffer BUF1 and the fourth data line DL4 in response to the second control signal MUX2. The fifth mux switch M5 connects the second output buffer BUF2 and the fifth data line DL5 in response to the second control signal MUX2. The sixth mux switch (M6) connects the third output buffer (BUF3) and the sixth data line (DL6) in response to the second control signal (MUX2).

제1 내지 제6 데이터라인들(DL1~DL6) 각각은 제1 내지 제6 픽셀들(P1~P6)과 일대일로 연결된다.Each of the first to sixth data lines DL1 to DL6 is connected to the first to sixth pixels P1 to P6 in a one-to-one relationship.

도 5는 도 4에 도시된 데이터 구동부에 인가되는 구동신호들의 타이밍을 나타내는 도면이다. 도 6은 t1 기간 동안 데이터 구동부의 동작을 나타내는 도면이고, 도 7은 t2 기간 동안 데이터 구동부의 동작을 나타내는 도면이다. FIG. 5 is a diagram showing the timing of driving signals applied to the data driver shown in FIG. 4. FIG. 6 is a diagram showing the operation of the data driver during a period t1, and FIG. 7 is a diagram showing the operation of the data driver during a period t2.

이하 본 명세서에서, 제1 및 제2 래치부(411,412)에 표시된 R[a,b], G[a,b], B[a,b]들은 래치들에 래치되는 영상데이터를 의미한다. R[a,b]는 a(a는 m이하의 자연수) 번째 행에서 b(b는 n이하의 자연수) 번째 열에 배치된 R 픽셀에 기입되는 영상데이터를 의미한다. 유사하게, G[a,b]는 a 번째 행에서 b 번째 열에 배치된 G 픽셀에 기입되는 영상데이터를 의미하고, B[a,b]는 a 번째 행에서 b 번째 열에 배치된 B 픽셀에 기입되는 영상데이터를 의미한다. Hereinafter, in this specification, R[a,b], G[a,b], and B[a,b] displayed on the first and second latches 411 and 412 refer to image data latched in the latches. R[a,b] means image data written to the R pixel placed in the b (b is a natural number below n) row in the a (a is a natural number below m) row. Similarly, G[a,b] means image data written to the G pixel placed in the b-th column of the a-th row, and B[a,b] is written to the B pixel placed in the b-th column of the a-th row. This means video data that is

도 6 및 도 7은 제1 기간(t1) 및 제2 기간(t2) 동안 제1 래치부(411)가 제2 픽셀라인에 기입되는 영상데이터를 래치한 상태를 도시하고 있다. 이때, 제2 래치부(412)는 제1 기간(t1) 이전의 1H 기간에서 제1 래치부(411)가 래치한 영상데이터들을 전송받은 상태이다. Figures 6 and 7 show a state in which the first latch unit 411 latches image data written to the second pixel line during the first period t1 and the second period t2. At this time, the second latch unit 412 is in a state of receiving the image data latched by the first latch unit 411 in the 1H period before the first period (t1).

제1 래치부(411)는 타이밍 콘트롤러(200)가 전송하는 영상데이터들을 순차적으로 래치한다. 도 6에서 보는 바와 같이, 1H 기간 동안 제1 및 제2 래치부(411,412)들이 래치하는 영상데이터들의 순서는 픽셀라인에서 픽셀들이 배치되는 순서와 동일하다. 예컨대, 제1 기간(t1) 및 제2 기간(t2) 동안 제1 래치부(411)의 제1 래치(L1_1)는 R[1,1]을 래치하고, 제2 래치(L1_2)는 G[1,2]을 래치하며, 제3 래치(L1_3)는 B[1,3]을 래치한다. The first latch unit 411 sequentially latches the image data transmitted by the timing controller 200. As shown in FIG. 6, the order of image data latched by the first and second latches 411 and 412 during the 1H period is the same as the order in which pixels are arranged in the pixel line. For example, during the first period (t1) and the second period (t2), the first latch (L1_1) of the first latch unit 411 latches R[1,1], and the second latch (L1_2) latches G[ 1,2], and the third latch (L1_3) latches B[1,3].

도 5 내지 도 7을 참조하여, 제1 실시 예에 따른 데이터 구동부의 동작을 살펴보면 다음과 같다. 5 to 7, the operation of the data driver according to the first embodiment is as follows.

도 5 및 도 6을 참조하면, 제1 기간(t1)에서, 제1 SOE(SOE1)는 턴-온 전압이 된다. 제1 스위치(SW1)는 제2 래치부(412)의 제1 래치(L2_1)와 제1 DAC(DAC1)를 연결한다. 그리고, 제3 스위치(SW3)는 제2 래치(L2_2)와 제2 DAC(DAC2)를 연결하고, 제5 스위치(SW5)는 제3 래치(L2_3)와 제3 DAC(DAC3)를 연결한다. Referring to Figures 5 and 6, in the first period (t1), the first SOE (SOE1) becomes the turn-on voltage. The first switch (SW1) connects the first latch (L2_1) of the second latch unit 412 and the first DAC (DAC1). Additionally, the third switch (SW3) connects the second latch (L2_2) and the second DAC (DAC2), and the fifth switch (SW5) connects the third latch (L2_3) and the third DAC (DAC3).

제1 기간(t1)에서, 제1 제어신호(MUX1)는 턴-온 전압이 된다. 제1 먹스 스위치(M1)는 제1 제어신호(MUX1)에 응답하여, 제1 출력버퍼(BUF1)와 제1 데이터라인(DL1)을 연결한다. 그리고, 제2 먹스 스위치(M2)는 제1 제어신호(MUX1)에 응답하여, 제2 출력버퍼(BUF2)와 제2 데이터라인(DL2)을 연결하고, 제3 먹스 스위치(M3)는 제1 제어신호(MUX1)에 응답하여, 제3 출력버퍼(BUF3)와 제3 데이터라인(DL3)을 연결한다.In the first period (t1), the first control signal (MUX1) becomes the turn-on voltage. The first mux switch M1 connects the first output buffer BUF1 and the first data line DL1 in response to the first control signal MUX1. And, the second mux switch (M2) connects the second output buffer (BUF2) and the second data line (DL2) in response to the first control signal (MUX1), and the third mux switch (M3) connects the first control signal (MUX1) to the second output buffer (BUF2) and the second data line (DL2). In response to the control signal (MUX1), the third output buffer (BUF3) and the third data line (DL3) are connected.

결과적으로, 제1 기간(t1) 동안, 제1 픽셀라인(HL1)에서 제1 내지 제3 픽셀(P1~P3)들은 데이터전압을 제공받는다.As a result, during the first period t1, the first to third pixels P1 to P3 in the first pixel line HL1 receive the data voltage.

도 5 및 도 7을 참조하면, 제2 기간(t2)에서, 제2 SOE(SOE2)는 턴-온 전압이 된다. 제2 스위치(SW2)는 제2 래치부(412)의 제4 래치(L2_4)와 제1 DAC(DAC1)를 연결한다. 그리고, 제4 스위치(SW4)는 제5 래치(L2_5)와 제2 DAC(DAC2)를 연결하고, 제6 스위치(SW6)는 제6 래치(L2_6)와 제3 DAC(DAC3)를 연결한다. Referring to Figures 5 and 7, in the second period (t2), the second SOE (SOE2) becomes the turn-on voltage. The second switch (SW2) connects the fourth latch (L2_4) of the second latch unit 412 and the first DAC (DAC1). Additionally, the fourth switch (SW4) connects the fifth latch (L2_5) and the second DAC (DAC2), and the sixth switch (SW6) connects the sixth latch (L2_6) and the third DAC (DAC3).

제2 기간(t2)에서, 제2 제어신호(MUX2)는 턴-온 전압이 된다. 제4 먹스 스위치(M4)는 제2 제어신호(MUX2)에 응답하여, 제1 출력버퍼(BUF1)와 제4 데이터라인(DL4)을 연결한다. 그리고, 제5 먹스 스위치(M5)는 제2 제어신호(MUX2)에 응답하여, 제2 출력버퍼(BUF2)와 제5 데이터라인(DL5)을 연결하고, 제6 먹스 스위치(M6)는 제2 제어신호(MUX2)에 응답하여, 제3 출력버퍼(BUF3)와 제6 데이터라인(DL6)을 연결한다.In the second period t2, the second control signal MUX2 becomes the turn-on voltage. The fourth MUX switch M4 connects the first output buffer BUF1 and the fourth data line DL4 in response to the second control signal MUX2. And, the fifth mux switch (M5) connects the second output buffer (BUF2) and the fifth data line (DL5) in response to the second control signal (MUX2), and the sixth mux switch (M6) connects the second output buffer (BUF2) to the fifth data line (DL5). In response to the control signal (MUX2), the third output buffer (BUF3) and the sixth data line (DL6) are connected.

결과적으로, 제2 기간(t2) 동안, 제1 픽셀라인(HL1)에서 제4 내지 제6 픽셀(P4~P6)들은 데이터전압을 제공받는다.As a result, during the second period t2, the fourth to sixth pixels P4 to P6 in the first pixel line HL1 receive the data voltage.

상술한 바와 같이, 본 발명의 제1 실시 예에 따른 표시장치는 하나의 픽셀라인에 배치된 n 개의 픽셀들을 구동하기 위해서 (1/2)H 단위로 (1/2)n 개의 픽셀들에 데이터전압을 공급한다. 그리고 DAC는 (1/2)H 단위로 영상데이터를 시분할로 분배받기 때문에, (1/2)n 개의 DAC를 이용하여 n 개의 픽셀을 구동할 수 있다. 특히, 각각의 DAC는 한 가지 색상의 데이터전압을 출력하기 때문에 독립 감마를 이용할 수 있다. 이를 설명하면 다음과 같다.As described above, the display device according to the first embodiment of the present invention stores data in (1/2)n pixels in (1/2)H units in order to drive n pixels arranged in one pixel line. Supply voltage. And since the DAC receives video data in time division in (1/2)H units, n pixels can be driven using (1/2)n DACs. In particular, because each DAC outputs a data voltage of one color, independent gamma can be used. This is explained as follows.

도 8은 R,G,B 색상의 감마 커브를 나타내는 도면이다. 도 8에서 보는 바와 같이, 각각의 색상은 영상데이터에 따라 표시하는 휘도가 상이하다. 따라서, R 색상의 데이터전압을 출력하는 DAC와 G 색상의 데이터전압을 출력하는 DAC 및 B 색상의 데이터전압을 출력하는 DAC들은 각각 다른 감마 전압을 이용한다. 즉, DAC들은 소위 독립 감마를 이용한다. 따라서, 제1 DAC(DAC1)가 서로 다른 색상의 영상데이터를 출력하는 래치들에 연결되면, 독립 감마를 이용할 수 없거나 원치않은 휘도를 표현하게 된다.Figure 8 is a diagram showing gamma curves for R, G, and B colors. As shown in Figure 8, each color has a different luminance depending on the image data. Therefore, the DAC that outputs the R color data voltage, the DAC that outputs the G color data voltage, and the DAC that outputs the B color data voltage each use different gamma voltages. That is, DACs use so-called independent gamma. Therefore, when the first DAC (DAC1) is connected to latches that output image data of different colors, independent gamma cannot be used or unwanted luminance is expressed.

이에 반해서, 본 발명은 각각의 DAC들이 동일한 색상의 영상데이터를 출력하는 래치들에 연결되기 때문에 독립 감마를 이용하면서 원하는 휘도를 정확하게 표현할 수 있다. In contrast, in the present invention, since each DAC is connected to latches that output image data of the same color, the desired luminance can be accurately expressed while using independent gamma.

도 9는 제2 실시 예에 의한 데이터 구동부를 나타내는 도면이다. Figure 9 is a diagram showing a data driver according to the second embodiment.

도 9를 참조하면, 제2 실시 예에 따른 데이터 구동부(400)는 제1 래치부(411), 제2 래치부(412), 디지털 아날로그 변환부(430) 및 출력부(440)를 포함한다. 제2 실시 예에서 전술한 실시 예와 동일한 구성에 대해서는 자세한 설명을 생략하기로 한다. Referring to FIG. 9, the data driver 400 according to the second embodiment includes a first latch unit 411, a second latch unit 412, a digital-to-analog converter 430, and an output unit 440. . In the second embodiment, detailed description of the same configuration as the above-described embodiment will be omitted.

제1 래치부(411)는 타이밍 콘트롤러(200)가 픽셀라인(HL) 단위로 전송하는 n개의 영상데이터(DATA)를 샘플링하여 래치하고, 래치한 데이터들을 동시에 출력한다. 제1 래치부(411)는 n개의 래치(L1)들을 포함하고, 각각의 래치(L1)들은 한 개 픽셀의 영상데이터를 래치한다. 제2 래치부(412)는 제1 래치(411)로부터 제공받은 데이터들을 래치하고, 래치한 데이터들을 동시에 출력한다. 제2 래치부(412)는 n개의 래치들을 포함하고, 래치들 각각은 한 개 픽셀의 영상데이터를 래치한다.The first latch unit 411 samples and latches n pieces of image data (DATA) transmitted by the timing controller 200 in pixel line (HL) units, and simultaneously outputs the latched data. The first latch unit 411 includes n latches L1, and each latch L1 latches image data of one pixel. The second latch unit 412 latches the data provided from the first latch 411 and outputs the latched data simultaneously. The second latch unit 412 includes n latches, each of which latches image data of one pixel.

타이밍 콘트롤러(200)는 동일한 색상을 표시하는 픽셀들에 기입되는 한 쌍의 영상데이터를 서로 연속적으로 전송한다. 그 결과, 제1 래치부(411)의 (2k-1)(k는 2k=n을 만족하는 자연수) 번째 래치 및 2k 래치는 동일한 색상의 영상데이터를 래치하고, 제2 래치부(412)의 (2k-1) 번째 래치 및 2k 래치는 동일한 색상의 영상데이터를 래치한다.The timing controller 200 continuously transmits a pair of image data written to pixels displaying the same color. As a result, the (2k-1) (k is a natural number satisfying 2k=n) th latch and the 2k latch of the first latch unit 411 latch image data of the same color, and the (2k-1) th latch and the 2k latch of the second latch unit 412 The (2k-1)th latch and the 2k latch latch image data of the same color.

예컨대, 제1 래치부(411)의 첫 번째 래치부터 여섯 번째 래치들은 차례대로 R[2,1], R[2,4], G[2,2], G[2,5], B[2,3], B[2,6]에 해당하는 영상데이터들을 래치한다. 즉, 제1 및 제2 래치부(411,412)는 표시패널(100)에서 픽셀라인에 배치된 픽셀들에 기입되는 순서가 아니라, 동일 색상을 표시하는 한 쌍의 영상데이터를 연속적으로 래치한다. For example, the first to sixth latches of the first latch unit 411 are sequentially R[2,1], R[2,4], G[2,2], G[2,5], and B[ 2,3] and B[2,6] are latched. That is, the first and second latch units 411 and 412 sequentially latch a pair of image data displaying the same color, rather than in the order in which pixels arranged in the pixel line of the display panel 100 are written.

제2 래치부(412)의 (2k-1) 번째 래치 및 2k 래치들은 스위치부(420)를 통해서 동일한 DAC에 연결된다. 즉, 제1 스위치(SW1)는 제1 SOE(SOE1)에 응답하여, 제1 래치(L2_1)와 제1 DAC(DAC1)를 연결시키고, 제2 스위치(SW2)는 제2 SOE(SOE2)에 응답하여, 제2 래치(L2_2)와 제1 DAC(DAC1)를 연결한다. 제3 스위치(SW3)는 제1 SOE(SOE1)에 응답하여, 제3 래치(L2_3)와 제2 DAC(DAC2)를 연결시키고, 제4 스위치(SW4)는 제2 SOE(SOE2)에 응답하여, 제2 래치부(412)의 제4 래치(L2_4)와 제2 DAC(DAC2)를 연결한다. 제5 스위치(SW5)는 제1 SOE(SOE1)에 응답하여, 제5 래치(L2_5) 제3 DAC(DAC3)를 연결시키고, 제6 스위치(SW6)는 제2 SOE(SOE2)에 응답하여, 제6 래치(L2_6)와 제3 DAC(DAC3)를 연결한다.The (2k-1)th latch and the 2k latches of the second latch unit 412 are connected to the same DAC through the switch unit 420. That is, the first switch (SW1) connects the first latch (L2_1) and the first DAC (DAC1) in response to the first SOE (SOE1), and the second switch (SW2) connects the second SOE (SOE2). In response, the second latch (L2_2) and the first DAC (DAC1) are connected. The third switch (SW3) connects the third latch (L2_3) and the second DAC (DAC2) in response to the first SOE (SOE1), and the fourth switch (SW4) responds to the second SOE (SOE2) , the fourth latch (L2_4) of the second latch unit 412 and the second DAC (DAC2) are connected. The fifth switch (SW5) connects the fifth latch (L2_5) to the third DAC (DAC3) in response to the first SOE (SOE1), and the sixth switch (SW6) responds to the second SOE (SOE2), Connect the sixth latch (L2_6) and the third DAC (DAC3).

이와 같이, 제2 실시 예에 의한 데이터 구동부는 동일한 색상의 영상데이터를 제2 래치부(412)에서 서로 인접한 래치들에 래치하기 때문에, 제2 래치부(412)의 래치들과 DAC를 연결하기 위한 신호 배선들의 설계를 단순하게 할 수 있다.In this way, since the data driver according to the second embodiment latches the image data of the same color to adjacent latches in the second latch unit 412, it is necessary to connect the latches of the second latch unit 412 and the DAC. The design of signal wires can be simplified.

도 10은 제2 실시 예에 따른 표시패널의 픽셀 어레이 구조를 나타내는 도면이고, 도 11은 제3 실시 예에 따른 데이터 구동부를 나타내는 도면이다. 도 11은 도 10에 도시된 픽셀 어레이 구조를 구동하기 위한 데이터 구동부의 실시 예에 해당한다. 이하, 전술한 실시 예와 동일한 구성에 대해서는 자세한 설명을 생략하기로 한다.FIG. 10 is a diagram showing a pixel array structure of a display panel according to a second embodiment, and FIG. 11 is a diagram showing a data driver according to a third embodiment. FIG. 11 corresponds to an example of a data driver for driving the pixel array structure shown in FIG. 10. Hereinafter, detailed description of the same configuration as the above-described embodiment will be omitted.

도 10을 참조하면, 제2 실시 에에 따른 표시패널의 픽셀 어레이는 행 방향을 따라 배치된 데이터라인들(DL1~DLn)과 열 방향을 따라 배치된 게이트라인들(GL1~GLm)이 교차되고, 이 교차영역마다 픽셀(P)들이 매트릭스 형태로 배치된다. 제1 픽셀라인(HL1)에는 R,G,B,G 픽셀들이 순차적으로 배치된다. 제2 픽셀라인(HL2)에는 B,G,R,G 픽셀들이 순차적으로 배치된다. Referring to FIG. 10, in the pixel array of the display panel according to the second embodiment, data lines (DL1 to DLn) arranged along the row direction and gate lines (GL1 to GLm) arranged along the column direction intersect, Pixels (P) are arranged in a matrix form in each intersection area. R, G, B, and G pixels are sequentially arranged in the first pixel line HL1. B, G, R, and G pixels are sequentially arranged in the second pixel line HL2.

도 11를 참조하면, 제2 실시 예에 따른 데이터 구동부(400)는 제1 래치부(411), 제2 래치부(412), 디지털 아날로그 변환부(430) 및 출력부(440)를 포함한다.Referring to FIG. 11, the data driver 400 according to the second embodiment includes a first latch unit 411, a second latch unit 412, a digital-to-analog converter 430, and an output unit 440. .

제1 래치부(411)는 타이밍 콘트롤러(200)가 픽셀라인(HL) 단위로 전송하는 n개의 영상데이터(DATA)를 샘플링하여 래치하고, 래치한 데이터들을 동시에 출력한다. 제1 래치부(411)는 n개의 래치들(L1)을 포함하고, 각각의 래치들(L1)은 한 개 픽셀의 영상데이터를 래치한다. 제2 래치부(412)는 제1 래치(411)로부터 제공받은 데이터들을 래치하고, 래치한 데이터들을 동시에 출력한다. 제2 래치부(412)는 n 래치들(L2)을 포함하고, 래치들(L2) 각각은 한 개 픽셀의 영상데이터를 래치한다.The first latch unit 411 samples and latches n pieces of image data (DATA) transmitted by the timing controller 200 in pixel line (HL) units, and simultaneously outputs the latched data. The first latch unit 411 includes n latches L1, and each latch L1 latches image data of one pixel. The second latch unit 412 latches the data provided from the first latch 411 and outputs the latched data simultaneously. The second latch unit 412 includes n latches L2, and each of the latches L2 latches image data of one pixel.

제1 래치부(411) 및 제2 래치부(412)는 픽셀라인에 배치된 픽셀들의 순서대로 영상데이터를 래치한다. 예컨대, 제2 래치부(412)가 기수 번째 픽셀라인에 기입되는 영상데이터를 래치할 때, 첫 번째 래치부터 여덟 번째 래치들은 각각 R[1,1], GR[1,2], B[1,3], G[1,4], R[1,5], G[1,6], B[1,7], G[1,8]에 해당하는 영상데이터들을 래치한다.The first latch unit 411 and the second latch unit 412 latch image data in the order of pixels arranged in the pixel line. For example, when the second latch unit 412 latches the image data written to the odd-numbered pixel line, the first to eighth latches are R[1,1], GR[1,2], and B[1], respectively. ,3], G[1,4], R[1,5], G[1,6], B[1,7], and G[1,8] are latched.

제1 스위치부(420)는 제2 래치부(412)의 래치들 중에서 한 쌍의 래치들이 출력하는 영상데이터를 시분할로 분배하여 DAC들 중에서 어느 하나에 제공한다. 이를 위해서 제1 스위치부(420)는 제1 SOE(SOE1)에 응답하여 턴-온 되는 기수 번째 스위치들(SW1,SW3,SW5) 및 제2 SOE(SOE2)에 응답하여 턴-온 되는 우수 번째 스위치들(SW2,SW4,SW6)을 포함한다. 예컨대, 제1 스위치(SW1)는 제1 SOE(SOE1)에 응답하여, 제1 래치(L2_1)와 제1 DAC(DAC1)를 연결시키고, 제2 스위치(SW2)는 제2 SOE(SOE2)에 응답하여, 제5 래치(L2_5)와 제1 DAC(DAC1)를 연결한다. 제3 스위치(SW3)는 제1 SOE(SOE1)에 응답하여, 제2 래치(L2_2)와 제2 DAC(DAC2)를 연결시키고, 제4 스위치(SW4)는 제2 SOE(SOE2)에 응답하여, 제4 래치(L2_4)와 제2 DAC(DAC2)를 연결한다. 제5 스위치(SW5)는 제1 SOE(SOE1)에 응답하여, 제3 래치(L2_3)와 제3 DAC(DAC3)를 연결시키고, 제6 스위치(SW6)는 제2 SOE(SOE2)에 응답하여, 제7 래치(L2_7)와 제3 DAC(DAC3)를 연결한다. 제7 스위치(SW7)는 제1 SOE(SOE1)에 응답하여, 제6 래치(L2_6)와 제4 DAC(DAC4)를 연결시키고, 제8 스위치(SW8)는 제2 SOE(SOE2)에 응답하여, 제8 래치(L2_8)와 제8 DAC(DAC8)를 연결한다.The first switch unit 420 divides the image data output from a pair of latches among the latches of the second latch unit 412 into time divisions and provides the video data to one of the DACs. To this end, the first switch unit 420 includes odd-numbered switches (SW1, SW3, SW5) that are turned on in response to the first SOE (SOE1) and odd-numbered switches (SW1, SW3, SW5) that are turned on in response to the second SOE (SOE2). Includes switches (SW2, SW4, SW6). For example, the first switch (SW1) connects the first latch (L2_1) and the first DAC (DAC1) in response to the first SOE (SOE1), and the second switch (SW2) connects the second SOE (SOE2). In response, the fifth latch (L2_5) and the first DAC (DAC1) are connected. The third switch (SW3) connects the second latch (L2_2) and the second DAC (DAC2) in response to the first SOE (SOE1), and the fourth switch (SW4) responds to the second SOE (SOE2) , Connect the fourth latch (L2_4) and the second DAC (DAC2). The fifth switch (SW5) connects the third latch (L2_3) and the third DAC (DAC3) in response to the first SOE (SOE1), and the sixth switch (SW6) responds to the second SOE (SOE2) , Connect the seventh latch (L2_7) and the third DAC (DAC3). The seventh switch (SW7) connects the sixth latch (L2_6) and the fourth DAC (DAC4) in response to the first SOE (SOE1), and the eighth switch (SW8) responds to the second SOE (SOE2) , Connect the 8th latch (L2_8) and the 8th DAC (DAC8).

디지털 아날로그 변환부(430)는 제2 래치부(412)로부터 제공받는 영상데이터(DATA)를 아날로그 형태의 데이터전압으로 변환한다. 디지털 아날로그 변환부(430)는 (n/2) 개의 디지털 아날로그 변환기(Digital Analog Converter; 이하, DAC)를 포함한다. The digital-to-analog converter 430 converts the image data (DATA) provided from the second latch unit 412 into an analog data voltage. The digital-to-analog converter 430 includes (n/2) digital analog converters (DACs).

출력부(440)는 디지털 아날로그 변환부(430)에서 출력하는 아날로그 형태의 데이터전압을 데이터라인(DL)들에 제공한다. The output unit 440 provides the analog data voltage output from the digital-to-analog converter 430 to the data lines DL.

제2 스위치부(120)는 기수 번째 출력버퍼들(BUF1,BUF3)과 기수 번째 입력 노드들(IN1,IN3)을 선택적으로 연결한다. 이를 위해서 제2 스위치부(120)는 제3 SOE(SOE3)에 응답하여 턴온되는 제1 스위치(ST1) 및 제4 스위치(ST4), 그리고 제4 SOE(SOE4)에 응답하여 턴-온되는 제2 스위치(ST2) 및 제3 스위치(ST3)를 포함한다. 제1 스위치(ST1)는 제3 SOE(SOE3)에 응답하여 제1 출력버퍼(BUF1)와 제1 입력노드(IN1)를 연결한다. 제2 스위치(ST2)는 제4 SOE(SOE4)에 응답하여 제3 출력버퍼(BUF3)와 제1 입력노드(IN1)를 연결한다. 제3 스위치(ST3)는 제4 SOE(SOE4)에 응답하여 제1 출력버퍼(BUF1)와 제3 입력노드(IN3)를 연결한다. 제4 스위치(ST4)는 제3 SOE(SOE3)에 응답하여 제3 출력버퍼(BUF3)와 제1 입력노드(IN1)를 연결한다.The second switch unit 120 selectively connects odd-numbered output buffers (BUF1, BUF3) and odd-numbered input nodes (IN1, IN3). To this end, the second switch unit 120 includes a first switch (ST1) and a fourth switch (ST4) that are turned on in response to the third SOE (SOE3), and a fourth switch that is turned on in response to the fourth SOE (SOE4). It includes a second switch (ST2) and a third switch (ST3). The first switch (ST1) connects the first output buffer (BUF1) and the first input node (IN1) in response to the third SOE (SOE3). The second switch (ST2) connects the third output buffer (BUF3) and the first input node (IN1) in response to the fourth SOE (SOE4). The third switch (ST3) connects the first output buffer (BUF1) and the third input node (IN3) in response to the fourth SOE (SOE4). The fourth switch (ST4) connects the third output buffer (BUF3) and the first input node (IN1) in response to the third SOE (SOE3).

우수 번째 출력버퍼는 항상 우수 번째 입력노드와 연결된 상태를 유지한다. 즉, 제2 출력버퍼(BUF2)는 제2 입력노드(IN2)와 연결된 상태를 유지하고, 제4 출력버퍼(BUF4)는 제4 출력노드(IN4)와 연결된 상태를 유지한다. The even number output buffer always remains connected to the even number input node. That is, the second output buffer (BUF2) remains connected to the second input node (IN2), and the fourth output buffer (BUF4) remains connected to the fourth output node (IN4).

멀티플렉서(150)는 n/2 개의 입력노드들(IN1~IN4)을 통해서 제공받는 데이터전압을 n 개의 데이터라인(DL)들에 시분할로 분배한다. 이를 위해서, 멀티플렉서(150)는 n 개의 먹스 스위치를 포함한다. 예컨대, 제1 먹스 스위치(M1)는 제1 제어신호(MUX1)에 응답하여, 제1 입력노드(IN1)와 제1 데이터라인(DL1)을 연결한다. 제2 먹스 스위치(M2)는 제1 제어신호(MUX1)에 응답하여, 제2 입력노드(IN2)와 제2 데이터라인(DL2)을 연결한다. 제3 먹스 스위치(M3)는 제2 제어신호(MUX2)에 응답하여, 제1 입력노드(IN1)와 제3 데이터라인(DL3)을 연결한다. 제4 먹스 스위치(M4)는 제2 제어신호(MUX2)에 응답하여, 제2 입력노드(IN2)와 제4 데이터라인(DL4)을 연결한다. 제5 먹스 스위치(M5)는 제2 제어신호(MUX2)에 응답하여, 제3 입력노드(IN3)와 제5 데이터라인(DL5)을 연결한다. 제6 먹스 스위치(M6)는 제1 제어신호(MUX1)에 응답하여, 제4 입력노드(IN4)와 제6 데이터라인(DL6)을 연결한다. 제7 먹스 스위치(M7)는 제1 제어신호(MUX1)에 응답하여, 제3 입력노드(IN3)와 제1 데이터라인(DL1)을 연결한다. 제8 먹스 스위치(M8)는 제1 제어신호(MUX1)에 응답하여, 제4 입력노드(IN4)와 제8 데이터라인(DL8)을 연결한다.The multiplexer 150 distributes the data voltage provided through n/2 input nodes (IN1 to IN4) to n data lines (DL) in time division. For this purpose, the multiplexer 150 includes n mux switches. For example, the first MUX switch M1 connects the first input node IN1 and the first data line DL1 in response to the first control signal MUX1. The second MUX switch (M2) connects the second input node (IN2) and the second data line (DL2) in response to the first control signal (MUX1). The third MUX switch (M3) connects the first input node (IN1) and the third data line (DL3) in response to the second control signal (MUX2). The fourth MUX switch (M4) connects the second input node (IN2) and the fourth data line (DL4) in response to the second control signal (MUX2). The fifth mux switch (M5) connects the third input node (IN3) and the fifth data line (DL5) in response to the second control signal (MUX2). The sixth mux switch (M6) connects the fourth input node (IN4) and the sixth data line (DL6) in response to the first control signal (MUX1). The seventh mux switch M7 connects the third input node IN3 and the first data line DL1 in response to the first control signal MUX1. The eighth mux switch M8 connects the fourth input node IN4 and the eighth data line DL8 in response to the first control signal MUX1.

제1 내지 제8 데이터라인들(DL1~DL8) 각각은 제1 내지 제8 픽셀들(P1~P8)과 일대일로 연결된다.Each of the first to eighth data lines DL1 to DL8 is connected to the first to eighth pixels P1 to P8 in a one-to-one relationship.

도 12는 도 11에 도시된 데이터 구동부를 구동하는 구동신호를 나타내는 도면이다. FIG. 12 is a diagram showing a driving signal for driving the data driver shown in FIG. 11.

도 12를 참조하면, 제1 기간(t1)에서 제1 SOE(SOE1), 제3 SOE(SOE3) 및 제1 제어신호(MUX1)는 턴-온 전압이 된다. 그 결과, 제1 스위치(SW1), 제3 스위치(SW3), 제5 스위치(SW5) 및 제7 스위치(SW7)는 턴-온 전압이 되고, 제2 래치부(412)의 첫 번째 래치부터 네 번째 래치에 래치된 영상데이터들이 동시에 출력된다. 제1 내지 제4 출력버퍼들(BUF1~BUF4)이 생성한 데이터전압들은 제2 스위치부(120) 및 멀티플렉서(150)를 통해서 제1 내지 제4 픽셀들(P1~P4)에 순차적으로 제공된다.Referring to FIG. 12, in the first period t1, the first SOE (SOE1), the third SOE (SOE3), and the first control signal (MUX1) become turn-on voltages. As a result, the first switch (SW1), the third switch (SW3), the fifth switch (SW5), and the seventh switch (SW7) become turn-on voltages, and from the first latch of the second latch unit 412 The video data latched in the fourth latch are output simultaneously. Data voltages generated by the first to fourth output buffers (BUF1 to BUF4) are sequentially provided to the first to fourth pixels (P1 to P4) through the second switch unit 120 and the multiplexer 150. .

제2 기간(t2)에서 제2 SOE(SOE2), 제4 SOE(SOE4) 및 제2 제어신호(MUX2)는 턴-온 전압이 된다. 그 결과, 제2 스위치(SW2), 제4 스위치(SW4), 제6 스위치(SW6) 및 제8 스위치(SW8)는 턴-온 전압이 되고, 제2 래치부(412)의 다섯 번째 래치부터 여섯 번째 래치에 래치된 영상데이터들이 동시에 출력된다. 제1 내지 제4 출력버퍼들(BUF1~BUF4)이 생성한 데이터전압들은 제2 스위치부(120) 및 멀티플렉서(150)를 통해서 제5 내지 제8 픽셀들(P1~P8)에 순차적으로 제공된다.In the second period (t2), the second SOE (SOE2), the fourth SOE (SOE4), and the second control signal (MUX2) become turn-on voltages. As a result, the second switch (SW2), the fourth switch (SW4), the sixth switch (SW6), and the eighth switch (SW8) become turn-on voltages, and starting from the fifth latch of the second latch unit 412, The video data latched in the sixth latch are output simultaneously. Data voltages generated by the first to fourth output buffers (BUF1 to BUF4) are sequentially provided to the fifth to eighth pixels (P1 to P8) through the second switch unit 120 and the multiplexer 150. .

도 13은 제3 실시 예에 의한 픽셀 어레이 구조를 나타내는 도면이고, 도 14는 도 13에 도시된 픽셀 어레이를 구동하는 데이터 구동부를 나타내는 도면이다. 도 15는 도 14에 도시된 데이터 구동부 및 표시패널의 구동신호를 나타내는 도면이다.FIG. 13 is a diagram showing a pixel array structure according to a third embodiment, and FIG. 14 is a diagram showing a data driver that drives the pixel array shown in FIG. 13. FIG. 15 is a diagram showing driving signals of the data driver and display panel shown in FIG. 14.

도 13 내지 도 15를 참조하면, 제3 실시 에에 따른 표시패널의 픽셀 어레이는 인접하는 한 쌍의 픽셀들이 데이터라인을 공유한다. 그리고, 제1 픽셀라인(HL1)에서 기수 번째 픽셀들(P1,P3,P5)은 제1 게이트라인(GL1)에 연결되고, 우수 번째 픽셀들(P2,P4,P6)은 제2 게이트라인(GL2)에 연결된다.13 to 15, in the pixel array of the display panel according to the third embodiment, a pair of adjacent pixels share a data line. Also, the odd-numbered pixels (P1, P3, and P5) in the first pixel line (HL1) are connected to the first gate line (GL1), and the even-numbered pixels (P2, P4, and P6) are connected to the second gate line (GL1). Connected to GL2).

도 14에 도시된 데이터 구동부의 구성 및 동작은 도 4에 도시된 제1 실시 예에 따른 데이터 구동부의 구성 및 동작과 동일하다.The configuration and operation of the data driver shown in FIG. 14 are the same as those of the data driver according to the first embodiment shown in FIG. 4.

제1 게이트라인(GL1)은 제1 SOE(SOE1)와 동기되는 제1 게이트펄스(Gout1)를 인가받는다. 즉, 제1 게이트라인(GL1)과 연결되는 기수 번째 픽셀들은 (1/2)H 기간 동안 데이터전압을 제공받는다. 제2 게이트라인(GL2)은 제2 SOE(SOE2)와 동기되는 제2 게이트펄스(Gout2)를 인가받는다. 즉, 제2 게이트라인(GL2)과 연결되는 우수 번째 픽셀들은 (1/2)H 기간 동안 데이터전압을 제공받는다.The first gate line (GL1) receives the first gate pulse (Gout1) that is synchronized with the first SOE (SOE1). That is, odd-numbered pixels connected to the first gate line GL1 receive the data voltage for a period of (1/2)H. The second gate line GL2 receives a second gate pulse Gout2 that is synchronized with the second SOE SOE2. That is, even-numbered pixels connected to the second gate line GL2 receive the data voltage during the (1/2)H period.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.Through the above-described content, those skilled in the art will be able to make various changes and modifications without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to what is described in the detailed description of the specification, but should be determined by the scope of the patent claims.

10: 호스트 100: 표시패널
200: 타이밍 콘트롤러 300: 게이트 구동회로
400: 데이터 구동회로 411: 제1 래치부
412: 제2 래치부 430: 디지털 아날로그 변환부
440: 출력부10: Host 100: Display panel
200: Timing controller 300: Gate driving circuit
400: data driving circuit 411: first latch unit
412: second latch unit 430: digital analog conversion unit
440: output unit

Claims (11)

데이터라인에 연결된 픽셀들이 다수 배치된 표시패널; 및
영상데이터를 바탕으로 데이터전압을 생성하고, 상기 데이터전압을 상기 데이터라인에 인가하는 데이터 구동부를 포함하고,
상기 데이터 구동부는
각각이 상기 영상데이터를 래치하고 동시에 출력하는 다수의 래치들; 및
상기 래치들 중에서 제1 래치 및 제2 래치들이 각각 출력하는 상기 영상데이터를 시분할로 분배받아서 데이터전압으로 변환하는 DAC를 포함하되,
상기 제1 및 제2 래치는 동일한 색상의 상기 영상데이터를 래치하고,
상기 DAC는 R 색상의 데이터전압을 출력하는 DAC, G 색상의 데이터전압을 출력하는 DAC, 및 B 색상의 데이터전압을 출력하는 DAC를 포함하고,
상기 R 색상의 데이터전압을 출력하는 DAC, 상기 G 색상의 데이터전압을 출력하는 DAC, 및 상기 B 색상의 데이터전압을 출력하는 DAC 각각은 서로 다른 감마 전압을 이용하고,
상기 제1 및 제2 래치는 상기 R 색상의 데이터전압을 출력하는 DAC, 상기 G 색상의 데이터전압을 출력하는 DAC, 및 상기 B 색상의 데이터전압을 출력하는 DAC 중 어느 하나에 상기 영상데이터를 출력하는 표시장치.A display panel in which a number of pixels connected to data lines are arranged; and
It includes a data driver that generates a data voltage based on image data and applies the data voltage to the data line,
The data driver
a plurality of latches each latching the image data and outputting the image data simultaneously; and
A DAC that receives the video data output from the first and second latches among the latches in a time division manner and converts it into a data voltage,
The first and second latches latch the image data of the same color,
The DAC includes a DAC that outputs a R color data voltage, a DAC that outputs a G color data voltage, and a DAC that outputs a B color data voltage,
The DAC that outputs the data voltage of the R color, the DAC that outputs the data voltage of the G color, and the DAC that outputs the data voltage of the B color each use different gamma voltages,
The first and second latches output the video data to any one of a DAC that outputs the data voltage of the R color, a DAC that outputs the data voltage of the G color, and a DAC that outputs the data voltage of the B color. display device. 제 1 항에 있어서,
상기 데이터 구동부는
제1 기간 동안, 상기 제1 래치 및 상기 DAC를 연결시키는 제1 스위치; 및
상기 제1 기간에 이어지는 제2 기간 동안, 상기 제2 래치 및 상기 DAC를 연결시키는 제2 스위치를 더 포함하는 표시장치.According to claim 1,
The data driver
a first switch connecting the first latch and the DAC during a first period; and
The display device further includes a second switch connecting the second latch and the DAC during a second period following the first period. 제 2 항에 있어서,
상기 데이터 구동부는 상기 DAC가 출력하는 상기 데이터전압을 상기 데이터라인에 제공하는 출력버퍼를 더 포함하고,
상기 출력버퍼는
상기 제1 기간 동안, 제1 픽셀에 상기 데이터전압을 공급하고,
상기 제2 기간 동안, 상기 제1 픽셀과 동일한 색상을 표시하는 제2 픽셀에 상기 데이터전압을 공급하는 표시장치.According to claim 2,
The data driver further includes an output buffer that provides the data voltage output by the DAC to the data line,
The output buffer is
During the first period, supplying the data voltage to a first pixel,
A display device that supplies the data voltage to a second pixel displaying the same color as the first pixel during the second period. 제 3 항에 있어서,
상기 제1 픽셀 및 상기 제2 픽셀은 동일한 게이트라인에 연결되고,
상기 데이터 구동부는
상기 제1 기간 동안 상기 출력버퍼와 상기 제1 픽셀을 연결하는 제1 먹스 스위치; 및
상기 제2 기간 동안 상기 출력버퍼와 상기 제2 픽셀을 연결하는 제2 먹스 스위치를 더 포함하는 표시장치.According to claim 3,
The first pixel and the second pixel are connected to the same gate line,
The data driver
a first mux switch connecting the output buffer and the first pixel during the first period; and
A display device further comprising a second mux switch connecting the output buffer and the second pixel during the second period. 제 3 항에 있어서,
상기 제1 픽셀은 상기 제1 기간에 턴-온 전압을 갖는 제1 게이트펄스를 제공받는 제1 게이트라인과 연결되고,
상기 제2 픽셀은 상기 제2 기간에 턴-온 전압을 갖는 제2 게이트펄스를 제공받는 제2 게이트라인과 연결되며,
상기 제1 기간부터 상기 제2 기간까지는 1H 이내인 표시장치.According to claim 3,
The first pixel is connected to a first gate line that receives a first gate pulse having a turn-on voltage in the first period,
The second pixel is connected to a second gate line that receives a second gate pulse having a turn-on voltage in the second period,
A display device in which the period from the first period to the second period is within 1H. 제 3 항에 있어서,
n(n은 자연수)개의 픽셀들을 포함하는 픽셀라인에서, 상기 제1 픽셀과 상기 제2 픽셀은 각각 상기 픽셀라인의 (3k-2)(k는 3k 미만의 자연수) 번째 열과 (3k+1) 번째 열에 배치되고,
상기 제1 래치 및 상기 제2 래치는 각각 n개의 상기 래치들 중에서 (3k-2) 번째 열과 (3k+1) 번째 열에 배치된 표시장치.According to claim 3,
In a pixel line including n (n is a natural number) pixels, the first pixel and the second pixel are the (3k-2) (k is a natural number less than 3k)-th column and (3k+1) row of the pixel line, respectively. placed in the first column,
The first latch and the second latch are arranged in a (3k-2)th column and a (3k+1)th column, respectively, among the n latches. 제 3 항에 있어서,
n(n은 자연수)개의 픽셀들을 포함하는 픽셀라인에서, 상기 제1 픽셀과 상기 제2 픽셀은 각각 상기 픽셀라인의 (3k-2)(k는 3k 미만의 자연수) 번째 열과 (3k+1) 번째 열에 배치되고,
상기 제1 래치 및 상기 제2 래치는 n개의 상기 래치들 중에서 서로 인접하여 배치된 표시장치.According to claim 3,
In a pixel line including n (n is a natural number) pixels, the first pixel and the second pixel are the (3k-2) (k is a natural number less than 3k)-th column and (3k+1) row of the pixel line, respectively. placed in the first column,
The first latch and the second latch are arranged adjacent to each other among the n latches. 제 7 항에 있어서,
외부로부터의 상기 영상데이터를 제공받아서, 상기 래치들의 순서대로 상기 영상데이터를 상기 데이터 구동부에 전송하는 타이밍 콘트롤러를 더 포함하는 표시장치.According to claim 7,
A display device further comprising a timing controller that receives the image data from an external source and transmits the image data to the data driver in the order of the latches. 제 1 항에 있어서,
상기 다수의 래치들은,
각각 R 색상의 픽셀들의 영상데이터를 래치하는 상기 제1 래치와 상기 제2 래치, 각각 G 색상의 픽셀들의 영상데이터를 래치하는 제3 래치와 제4 래치, 및 각각 B 색상의 픽셀들의 영상데이터를 래치하는 제5 래치와 제6 래치를 포함하고,
상기 제1 래치와 상기 제2 래치들이 출력하는 상기 R 색상의 픽셀들의 영상데이터는 R 색상의 데이터전압을 출력하는 DAC에 제공되고, 상기 제3 래치와 상기 제4 래치들이 출력하는 상기 G 색상의 픽셀들의 영상데이터는 G 색상의 데이터전압을 출력하는 DAC에 제공되고, 상기 제5 래치와 상기 제6 래치들이 출력하는 상기 B 색상의 픽셀들의 영상데이터는 B 색상의 데이터전압을 출력하는 DAC에 제공되는 표시장치.
According to claim 1,
The plurality of latches are,
The first latch and the second latch, respectively, latching the image data of the R color pixels, the third latch and the fourth latch, respectively, latching the image data of the G color pixels, and the B color pixels, respectively. It includes a fifth latch and a sixth latch for latching,
The image data of the R color pixels output by the first latch and the second latch are provided to a DAC that outputs the R color data voltage, and the G color output by the third latch and the fourth latch is provided. The image data of the pixels is provided to a DAC that outputs a G color data voltage, and the image data of the B color pixels output by the fifth and sixth latches is provided to a DAC that outputs a B color data voltage. display device.
 각각이 픽셀들에 기입되는 영상데이터를 순차적으로 래치하고 동시에 출력하는 다수의 래치들; 및
상기 래치들 중에서 제1 래치 및 제2 래치들이 각각 출력하는 상기 영상데이터를 시분할로 분배받아서 데이터전압으로 변환하는 DAC를 포함하되,
상기 제1 및 제2 래치는 동일한 색상의 영상데이터를 래치하고,
상기 DAC는 R 색상의 데이터전압을 출력하는 DAC, G 색상의 데이터전압을 출력하는 DAC, 및 B 색상의 데이터전압을 출력하는 DAC를 포함하고,
상기 R 색상의 데이터전압을 출력하는 DAC, 상기 G 색상의 데이터전압을 출력하는 DAC, 및 상기 B 색상의 데이터전압을 출력하는 DAC 각각은 서로 다른 감마 전압을 이용하고,
상기 제1 및 제2 래치는 상기 R 색상의 데이터전압을 출력하는 DAC, 상기 G 색상의 데이터전압을 출력하는 DAC, 및 상기 B 색상의 데이터전압을 출력하는 DAC 중 어느 하나에 상기 영상데이터를 출력하는 데이터 구동부.
A plurality of latches each sequentially latching image data written to pixels and simultaneously outputting them; and
A DAC that receives the video data output from the first and second latches among the latches in a time division manner and converts it into a data voltage,
The first and second latches latch image data of the same color,
The DAC includes a DAC that outputs a data voltage of R color, a DAC that outputs a data voltage of G color, and a DAC that outputs a data voltage of B color,
The DAC that outputs the data voltage of the R color, the DAC that outputs the data voltage of the G color, and the DAC that outputs the data voltage of the B color each use different gamma voltages,
The first and second latches output the video data to any one of a DAC that outputs the data voltage of the R color, a DAC that outputs the data voltage of the G color, and a DAC that outputs the data voltage of the B color. data driving unit.
 제 10 항에 있어서,
상기 다수의 래치들은,
각각 R 색상의 픽셀들의 영상데이터를 래치하는 상기 제1 래치와 상기 제2 래치, 각각 G 색상의 픽셀들의 영상데이터를 래치하는 제3 래치와 제4 래치, 및 각각 B 색상의 픽셀들의 영상데이터를 래치하는 제5 래치와 제6 래치를 포함하고,
상기 제1 래치와 상기 제2 래치들이 출력하는 상기 R 색상의 픽셀들의 영상데이터는 R 색상의 데이터전압을 출력하는 DAC에 제공되고, 상기 제3 래치와 상기 제4 래치들이 출력하는 상기 G 색상의 픽셀들의 영상데이터는 G 색상의 데이터전압을 출력하는 DAC에 제공되고, 상기 제5 래치와 상기 제6 래치들이 출력하는 상기 B 색상의 픽셀들의 영상데이터는 B 색상의 데이터전압을 출력하는 DAC에 제공되는 데이터 구동부.According to claim 10,
The plurality of latches are,
The first latch and the second latch, respectively, latching the image data of the R color pixels, the third latch and the fourth latch, respectively, latching the image data of the G color pixels, and the B color pixels, respectively. It includes a fifth latch and a sixth latch for latching,
The image data of the R color pixels output by the first latch and the second latch are provided to a DAC that outputs the R color data voltage, and the G color output by the third latch and the fourth latch is provided. The image data of the pixels is provided to a DAC that outputs a G color data voltage, and the image data of the B color pixels output by the fifth and sixth latches is provided to a DAC that outputs a B color data voltage. data driving unit.
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