KR102624169B1 - 반도체 소자 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 소자는 제 1 절연막, 상기 제 1 절연막 내에 배치되는 도전부, 상기 도전부의 일면은 상기 제 1 절연막에 의해 노출되고, 상기 도전부의 상기 일면 및 상기 제 1 절연막의 일면과 접촉하는 제 1 베리어 패턴, 상기 제 1 베리어 패턴 상의 제 2 베리어 패턴, 및 상기 제 1 베리어 패턴 상의 제 1 금속 패턴을 포함하되, 상기 제 1 베리어 패턴의 폭은 상기 제 1 금속 패턴의 폭보다 작고, 상기 제 2 베리어 패턴은 상기 제 1 베리어 패턴의 폭보다 작을 수 있다.

Description

반도체 소자 및 이를 포함하는 반도체 패키지{Semiconductor device and semiconductor package including the same}
본 발명은 반도체 소자에 관한 것이고, 더욱 상세하게는 반도체 소자를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 접합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 및 내구성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 소자는 제 1 절연막, 상기 제 1 절연막 내에 배치되는 도전부, 상기 도전부의 일면은 상기 제 1 절연막에 의해 노출되고, 상기 도전부의 상기 일면 및 상기 제 1 절연막의 일면과 접촉하는 제 1 베리어 패턴, 상기 제 1 베리어 패턴 상의 제 2 베리어 패턴, 및 상기 제 1 베리어 패턴 상의 제 1 금속 패턴을 포함하되, 상기 제 1 베리어 패턴의 폭은 상기 제 1 금속 패턴의 폭보다 작고, 상기 제 2 베리어 패턴은 상기 제 1 베리어 패턴의 폭보다 작을 수 있다.
본 발명의 실시예에 따른 반도체 소자는 절연막, 상기 절연막 내에 배치되는 도전부, 상기 도전부의 일면은 상기 절연막에 의해 노출되고, 상기 도전부의 상기 일면 및 상기 절연막의 일면과 접촉하는 제 1 베리어 패턴 및 상기 제 1 베리어 패턴 상의 금속 패턴을 포함하되, 상기 제 1 베리어 패턴의 두께는 10Å 내지 100Å이고, 상기 제 1 베리어 패턴은 금속 질화물을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 보드, 및 상기 보드 상에 실장된 반도체 패키지, 상기 반도체 패키지는 재배선층, 상기 재배선층 상의 반도체 칩, 및 상기 재배선층과 상기 보드 사이의 단자 구조체를 포함하되, 상기 재배선층은 절연막 및 상기 절연막 내에 배치되는 도전부를 포함하되, 상기 도전부의 일면은 상기 절연막에 의해 노출되고, 상기 단자 구조체는, 상기 도전부의 상기 일면 및 상기 절연막의 일면 상에 차례로 적층된 제 1 베리어 패턴 및 제 2 베리어 패턴, 상기 제 2 베리어 패턴 상의 금속 패턴 및 상기 금속 패턴과 상기 보드 사이의 연결 단자를 포함하되, 상기 제 2 베리어 패턴의 폭은 상기 제 1 베리어 패턴의 폭 및 상기 금속 패턴의 폭보다 작고, 상기 제 2 베리어 패턴은 티타늄일 수 있다.
본 발명의 실시예에 따르면, 재배선, 패드, 또는 UBM막의 금속 베리어막과 절연막 사이에 금속 질화물 베리어막을 형성할 수 있다. 금속 질화물 베리어막은 금속 베리어막과 절연막 사이에 금속 산화막이 형성되는 것을 방지할 수 있다. 이에 따라, 반도체 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 나타낸 단면도이다.
도 2a는 도 1의 A 부분을 확대한 도면이다.
도 2b는 도 2a에 도시된 UBM막의 평면도이다.
도 2c는 도 1의 A 부분을 확대한 도면이다.
도 2d는 도 1의 A 부분을 확대한 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 나타낸 단면도이다.
도 4a는 도 3의 B 부분을 확대한 도면이다.
도 4b는 도 3의 C 부분을 확대한 도면이다.
도 5는 본 발명의 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 나타낸 단면도이다.
도 6은 본 발명의 실시예에 따른 반도체 소자를 포함하는 칩 적층체를 나타낸 단면도이다.
도 7a 내지 도 7d는 본 발명의 실시예에 따른 반도체 소자를 포함하는 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 나타낸 단면도이다. 도 2a는 도 1의 A 부분을 확대한 도면이다. 도 2b는 도 2a에 도시된 UBM막의 평면도이다. 도 2c는 도 1의 A 부분을 확대한 도면이다. 도 2d는 도 1의 A 부분을 확대한 도면이다.
도 1을 참조하면, 제 1 반도체 패키지(1000)는 제 1 반도체 칩(100), 제 1 재배선층(200), 제 1 단자 구조체들(300), 및 몰딩막(400)을 포함할 수 있다. 제 1 반도체 칩(100)은 서로 대향하는 제 1 면(100a) 및 제 2 면(100b)을 포함할 수 있다. 제 1 면(100a)은 제 1 반도체 칩(100)의 활성면이고, 제 2 면(100b)은 제 1 반도체 칩(100)의 비활성면일 수 있다. 제 1 칩 패드들(102)이 제 1 반도체 칩(100)의 제 1 면(100a) 상에 배치될 수 있다. 제 1 칩 패드들(102)은 제 1 반도체 칩(100)의 제 1 면(100a)과 접촉할 수 있다. 제 1 칩 패드들(102)은 알루미늄과 같은 금속 물질을 포함할 수 있다. 제 1 보호막(104)이 제 1 반도체 칩(100)의 제 1 면(100a) 상에 배치될 수 있다. 제 1 보호막(104)은 제 1 칩 패드들(102)의 측면들을 덮을 수 있고, 제 1 칩 패드들(102)의 일면들을 노출시킬 수 있다. 제 1 보호막(104)은 단일층 또는 복수 개의 층들을 포함할 수 있다.
제 1 재배선층(200, first Re-distribution layer)이 제 1 반도체 칩(100)의 제 1 면(100a) 상에 배치될 수 있다. 제 1 보호막(104)은 제 1 반도체 칩(100)의 제 1 면(100a)과 제 1 재배선층(200) 사이에 배치될 수 있다. 제 1 재배선층(200)은 제 1 내지 제 3 절연막들(202a, 202b, 202c), 복수 개의 재배선들(204), 및 복수 개의 비아들(206)을 포함할 수 있다. 제 1 내지 제 3 절연막들(202a, 202b, 202c)은 제 1 보호막(104) 상에 차례로 적층될 수 있다. 절연막들의 개수는 이에 한정하지 않으며, 4개 이상일 수 있다. 제 1 내지 제 3 절연막들(202a, 202b, 202c)은 폴리머막 또는 실리콘 산화막을 포함할 수 있다. 폴리머막은 감광성 폴리머(예를 들어, 감광성 폴리이미드(photosensitive polyimide, PSPI), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀계 폴리머(phenolic polymer), 또는 benzocyclobutene계 폴리머(BCB))일 수 있다. 재배선들(204)이 제 1 및 제 2 절연막들(202a, 202b) 내에 배치될 수 있다. 각 재배선들(204)은 각 제 1 칩 패드들(102)에 대응되게 배치될 수 있고, 서로 대응하는 각 재배선들(204)과 각 제 1 칩 패드들(102)은 서로 전기적으로/물리적으로 연결될 수 있다. 재배선들(204) 각각은 제 1 부분(204a) 및 제 2 부분(204b)을 포함할 수 있다. 제 1 부분(204a)은 적어도 제 1 및 제 2 절연막들(202a, 202b)을 관통하여 제 1 칩 패드들(102)과 접촉할 수 있다. 제 2 부분(204b)은 제 1 부분(204a) 및 제 2 절연막(202b)의 일면(2) 상에 배치될 수 있다. 제 2 부분(204b)은 제 2 절연막(202b)의 일면(2)과 접촉할 수 있다. 일 예에서, 제 2 부분(204b)은 라인 형상을 가질 수 있다. 재배선들(204)은 복수 개의 도전막들을 포함할 수 있다. 재배선들(204)은 금속 물질 및 금속 질화물을 포함할 수 있다. 금속 물질은 예를 들어, Ti, Cu, Ni, 및 Au 중 적어도 하나를 포함할 수 있다. 금속 질화물은 예를 들어, TiN을 포함할 수 있다. 복수 개의 비아들(206)은 제 3 절연막(202c) 내에서 재배선들(204)의 상에 배치될 수 있다. 각 비아들(206)은 각 재배선들(204)에 대응되게 배치될 수 있다. 비아들(206)은 재배선들(204)과 접촉할 수 있고, 서로 전기적으로 연결될 수 있다. 비아들(206)은 제 3 절연막(202c)의 일면(4)에 노출될 수 있다. 본 발명의 실시예에 있어서, 비아들(206)은 도전부들로 명명할 수 있다.
제 1 단자 구조체들(300)이 제 3 절연막(202c)의 일면(4) 상에 배치될 수 있다. 각 제 1 단자 구조체들(300)은 각 비아들(206)에 대응되게 배치될 수 있다. 제 1 단자 구조체들(300)은 비아들(206)과 접촉할 수 있고, 전기적으로 연결될 수 있다. 도 2b를 참조하면, 제 1 단자 구조체들(300) 각각은 UBM막(310) 및 연결 단자(320)를 포함할 수 있다. UBM막(310)은 제 3 절연막(202c)의 일면(4) 상에 차례로 적층된 제 1 베리어 패턴(302), 제 2 베리어 패턴(304), 금속 패턴(306), 및 금속 필름(308)을 포함할 수 있다.
제 1 베리어 패턴(302)은 제 3 절연막(202c)의 일면(4) 및 제 3 절연막(202c)에 의해 노출된 비아(206)의 일면을 덮을 수 있다. 제 1 베리어 패턴(302)은 제 3 절연막(202c)의 일면(4) 및 비아(206)의 일면과 접촉할 수 있다. 제 1 베리어 패턴(302)은 얇은 두께를 갖도록 형성될 수 있다. 예를 들어, 제 1 베리어 패턴(302)의 두께는 약 10Å 내지 약 100Å일 수 있다. 제 1 베리어 패턴(302)은 금속 질화물을 포함할 수 있다. 예를 들어, 제 1 베리어 패턴(302)은 티타늄 질화물(TiN)을 포함할 수 있다. 제 2 베리어 패턴(304)은 제 1 베리어 패턴(302) 상에 배치될 수 있다. 제 2 베리어 패턴(304)은 제 1 베리어 패턴(302)의 일면과 접촉할 수 있다. 제 2 베리어 패턴(304)은 확산 방지막 기능을 할 수 있다. 제 2 베리어 패턴(304)은 금속 물질을 포함할 수 있다. 제 2 베리어 패턴(304)에 포함된 금속 원소는 제 1 베리어 패턴(302)에 포함된 금속 원소와 동일할 수 있다. 예를 들어, 제 2 베리어 패턴(304)은 티타늄(Ti)를 포함할 수 있다. 금속 패턴(306)은 제 2 베리어 패턴(304) 상에 배치될 수 있다. 금속 패턴(306)은 제 2 베리어 패턴(304)의 일면과 접촉할 수 있다. 금속 패턴(306)은 제 2 베리어 패턴(304)의 일면 상에 차례로 적층된 제 1 금속 패턴(306a) 및 제 2 금속 패턴(306b)을 포함할 수 있다. 제 2 금속 패턴(306b)의 두께는 제 1 금속 패턴(306a)의 두께보다 두꺼울 수 있다. 제 1 금속 패턴(306a) 및 제 2 금속 패턴(306b)은 동일한 금속 물질을 포함할 수 있다. 제 1 금속 패턴(306a) 및 제 2 금속 패턴(306b)은 예를 들어, 구리(Cu)를 포함할 수 있다.
도 2a 및 도 2b를 같이 참조하면, 일 에에 있어서, 제 1 베리어 패턴(302)의 폭(W1), 제 2 베리어 패턴(304)의 폭(W2), 및 금속 패턴(306)의 폭(W3)은 서로 다를 수 있다. 금속 패턴(306)의 폭(W3)은 제 1 베리어 패턴(302)의 폭(W1) 보다 클 수 있다(W3>W1). 제 1 베리어 패턴(302)의 폭(W1)은 제 2 베리어 패턴(304)의 폭(W2) 보다 클 수 있다(W1>W2). 즉, 금속 패턴(306)은 가장 큰 폭(W3)을 가질 수 있고, 제 2 베리어 패턴(304)은 가장 작은 폭(W2)을 가질 수 있다. 제 1 베리어 패턴(302)의 측면, 제 2 베리어 패턴(304)의 측면, 및 금속 패턴(306)의 측면은 서로 어긋날(misaligned) 수 있다. 제 1 금속 패턴(306a)의 폭와 제 2 금속 패턴(306b)의 폭은 서로 동일할 수 있고, 제 1 금속 패턴(306a)의 측면 및 제 2 금속 패턴(306b)의 측면은 서로 정렬될 수 있다. 제 1 베리어 패턴(302)의 측면, 제 2 베리어 패턴(304)의 측면, 및 금속 패턴(306)의 측면은 제 3 절연막(202c)의 일면(4)에 대해 수직할 수 있고, 평평할 수 있다. 이와 달리, 도 2c를 참조하면, 제 1 베리어 패턴(302)의 측면, 제 2 베리어 패턴(304)의 측면, 및 금속 패턴(306)의 측면은 제 3 절연막(202c)의 일면(4)에 대해 수직할 수 있고, 평평하지 않을 (uneven) 수 있다. 다시 말해, 제 2c에 도시된 제 1 및 제 2 베리어 패턴들(302, 304)의 측면들, 및 금속 패턴(306)의 측면은 울퉁불퉁할 수 있다.
다시 도 2a를 참조하면, 금속 필름(308)이 금속 패턴(306) 상에 배치될 수 있다. 금속 필름(308)은 금속 패턴(306)의 일면과 접촉할 수 있다. 본 발명의 실시예에 있어서는 금속 필름(308)의 폭은 금속 패턴(306)의 폭(W3)보다 크게 도시하였지만, 금속 필름(308)의 폭은 이에 한정하지 않는다. 즉, 금속 필름(308)의 폭은 금속 패턴(306)의 폭(W3)보다 크거나, 작거나 혹은 동일할 수 있다. 금속 필름(308)은 금속 물질을 포함할 수 있다. 예를 들어, 금속 필름(308)은 니켈(Ni)를 포함할 수 있다.
연결 단자(320)는 금속 필름(308) 상에 배치될 수 있다. 연결 단자(320)은 금속 필름(308)의 일면과 접촉할 수 있다. 연결 단자(320)는 금속 패턴(306)의 측면 및 제 1 및 제 2 베리어 패턴들(302, 304)의 측면들을 덮지 않을 수 있다. 즉, 연결 단자(320)는 금속 패턴(306)의 측면 및 제 1 및 제 2 베리어 패턴들(302, 304)의 측면들을 노출시킬 수 있다. 연결 단자(320)는 제 3 절연막(202c)의 일면(4), 금속 패턴(306)의 측면, 제 1 베리어 패턴(302)의 측면, 및 제 2 베리어 패턴(304)의 측면과 이격될 수 있다. 연결 단자(320)는 솔더볼, 범프, 또는 필라를 포함할 수 있다. 연결 단자(320)는 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
도 2d를 참조하면, 본 발명의 실시예에 있어서, 도 2a 및 도 2c에 도시된 것과 달리 금속 필름(308)이 생략될 수 있다. 다시 말해, UBM막(310)은 금속 필름(308)을 포함하지 않을 수 있다. 이 경우, 연결 단자(320)는 금속 패턴(306)의 일면과 접촉할 수 있다.
다시 도 1을 참조하면, 몰딩막(400)이 제 1 절연막(202a)의 일면(6) 상에 배치될 수 있다. 몰딩막(400)의 제 1 절연막(202a)의 일면(6), 제 1 보호막(104)의 측면들, 및 제 1 반도체 칩(100)의 측면들 및 상면을 덮을 수 있다. 몰딩막(400)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound)를 포함할 수 있다.
반도체 패키지(1000)가 보드(2000) 상에 배치될 수 있다. 예를 들어, 제 1 제 1 단자 구조체들(300)이 보드(2000)의 제 1 면 상에 배치될 수 있다. 보드(2000)는 예를 들어, 인쇄회로 기판(Printed Circuit Board; PCB)일 수 있다. 외부 단자들(500)이 보드(2000)의 제 1 면에 대향하는 제 2 면 상에 배치될 수 있다. 각 외부 단자들(500)은 각 제 1 단자 구조체들(300)과 전기적으로 연결될 수 있다. 외부 단자들(500)은 솔더볼, 범프, 또는 필라를 포함할 수 있다. 외부 단자들(500)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 나타낸 단면도이다. 도 4a는 도 3의 B 부분을 확대한 도면이다. 도 4b는 도 3의 C 부분을 확대한 도면이다.
도 3을 참조하면, 반도체 패키지(4000)는 제 1 반도체 패키지(1000) 및 제 2 반도체 패키지(3000)을 포함할 수 있다. 제 1 반도체 패키지(1000)는 제 2 반도체 패키지(3000) 상에 배치될 수 있다. 제 1 반도체 패키지(1000)에 대한 설명은 도 1를 참조하여 전술하였으므로 생략하도록 한다.
제 2 반도체 패키지(3000)는 제 2 반도체 칩(700), 제 2 재배선층(800), 제 2 칩 패드들(804), 제 3 칩 패드들(808), 및 제 2 단자 구조체들(840)을 포함할 수 있다. 제 2 반도체 칩(700)은 서로 대향하는 제 1 면(700a) 및 제 2 면(700b)을 포함할 수 있다. 제 1 면(700a)은 제 2 반도체 칩(700)의 활성면에 해당할 수 있고, 제 2 면(700b)은 제 2 반도체 칩(700)의 비활성면에 해당할 수 있다. 제 2 칩 패드들(804)이 제 2 반도체 칩(700)의 제 1 면(700a) 상에 배치될 수 있다. 제 2 칩 패드들(804)은 제 2 반도체 칩(700)의 제 1 면(700a)과 접촉할 수 있다. 제 2 칩 패드들(804)은 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 제 3 칩 패드들(808)이 제 2 반도체 칩(700)의 제 2 면(700b) 상에 배치될 수 있다. 제 3 칩 패드들(808)은 제 2 반도체 칩(700)의 제 2 면(700b)과 접촉할 수 있다. 제 3 칩 패드들(808)은 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 제 2 보호막(830)이 제 2 반도체 칩(700)의 제 2 면(700b) 상에 배치될 수 있다. 제 2 보호막(830)은 제 2 반도체 칩(700)의 제 2 면(700b) 및 제 3 칩 패드들(808)의 측면들을 덮을 수 있다. 제 2 보호막(830)은 제 3 칩 패드들(808)의 일면들을 노출시킬 수 있다. 관통 비아들(809)이 제 2 반도체 칩(700)을 관통할 수 있다. 관통 비아들(809)은 제 2 칩 패드들(804)과 제 3 칩 패드들(808) 사이에 배치될 수 있고, 제 2 칩 패드들(804)과 제 3 칩 패드들(808) 사이를 전기적으로 연결할 수 있다. 관통 비아들(809)은 반도체 물질(예를 들어, 실리콘) 또는 금속 물질과 같은 도전 물질을 포함할 수 있다.
제 2 재배선층(800, second Re-distribution layer)이 제 2 반도체 칩(700)의 제 1 면(700a) 상에 배치될 수 있다. 제 2 재배선층(800)은 제 4 내지 제 8 절연막들(802a, 802b, 802c, 802d, 802e), 비아들(806), 재배선들(810), 및 패드들(820)을 포함할 수 있다. 제 4 내지 제 8 절연막들(802a, 802b, 802c, 802d, 802e)은 제 2 반도체 칩(700)의 제 1 면(700a) 상에 차례로 적층될 수 있다. 제 4 내지 제 8 절연막들(802a, 802b, 802c, 802d, 802e)은 폴리머막 또는 실리콘 산화막을 포함할 수 있다. 폴리머막은 감광성 폴리머(예를 들어, 감광성 폴리이미드(photosensitive polyimide, PSPI), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀계 폴리머(phenolic polymer), 또는 benzocyclobutene계 폴리머(BCB))일 수 있다. 제 4 절연막(802a)이 제 2 반도체 칩(700)의 제 1 면(700a) 및 제 2 칩 패드들(804)의 측면들을 덮을 수 있다. 제 5 절연막(802b)이 제 4 절연막(802a) 상에 배치될 수 있다. 제 5 절연막(802b)은 제 2 칩 패드들(804)의 일면들 및 제 4 절연막(802a)의 일면을 덮을 수 있다. 비아들(806)이 제 5 절연막(802b) 내에 배치될 수 있다. 비아들(806)은 제 5 절연막(802b)을 관통하여 제 2 칩 패드들(804)과 접촉할 수 있다. 비아들(806)은 도전 물질을 포함할 수 있다. 본 발명의 실시예에 있어서, 비아들(806)은 도전부들로 명명할 수 있다. 제 6 절연막(802c)이 제 5 절연막(802b) 상에 배치될 수 있다. 제 6 절연막(802c)은 제 5 절연막(802b)의 일면을 덮을 수 있다.
재배선들(810)이 제 6 절연막(802c) 내에 배치될 수 있다. 재배선들(810)은 제 6 절연막(802c)을 관통할 수 있다. 각 재배선들(810)은 각 비아들(806)에 대응되게 배치될 수 있다. 재배선들(810)은 제 5 절연막(802b)의 일면(12) 및 제 5 절연막(802b)에 의해 노출된 비아들(806)의 일면들과 접촉할 수 있다. 본 발명의 실시예에 있어서, 재배선들(810)은 도전부들로 명명할 수 있다. 도 4a를 참조하면, 재배선들(810) 각각은 제 5 절연막(802b)의 일면(12) 상에 차례로 적층된 제 1 베리어 패턴(812), 제 2 베리어 패턴(814), 및 금속 패턴(816)을 포함할 수 있다. 제 1 베리어 패턴(812)은 비아들(806) 각각의 일면 및 제 5 절연막(802b)의 일면(12)과 접촉할 수 있다. 제 1 베리어 패턴(812)은 얇은 두께를 갖도록 형성될 수 있다. 예를 들어, 제 1 베리어 패턴(812)은 약 10Å 내지 약 100Å일 수 있다. 제 1 베리어 패턴(812)은 금속 질화물을 포함할 수 있다. 예를 들어, 제 1 베리어 패턴(812)은 티타늄 질화물(TiN)을 포함할 수 있다. 제 2 베리어 패턴(814)은 제 1 베리어 패턴(812) 상에 배치될 수 있다. 제 2 베리어 패턴(814)은 제 1 베리어 패턴(812)의 일면과 접촉할 수 있다. 제 2 베리어 패턴(814)은 확산 방지막 기능을 할 수 있다. 제 2 베리어 패턴(814)은 금속 물질을 포함할 수 있다. 제 2 베리어 패턴(814)에 포함된 금속 원소는 제 1 베리어 패턴(812)에 포함된 금속 원소와 동일할 수 있다. 예를 들어, 제 2 베리어 패턴(814)은 티타늄(Ti)를 포함할 수 있다. 금속 패턴(816)은 제 2 베리어 패턴(814) 상에 배치될 수 있다. 금속 패턴(816)은 제 2 베리어 패턴(814)의 일면과 접촉할 수 있다. 금속 패턴(816)은 제 2 베리어 패턴(814)의 일면 상에 차례로 적층된 제 1 금속 패턴(816a) 및 제 2 금속 패턴(816b)을 포함할 수 있다. 제 2 금속 패턴(816b)의 두께는 제 1 금속 패턴(816a)의 두께보다 두꺼울 수 있다. 제 1 금속 패턴(816a) 및 제 2 금속 패턴(816b)은 동일한 금속 물질을 포함할 수 있다. 제 1 금속 패턴(816a) 및 제 2 금속 패턴(816b)은 예를 들어, 구리(Cu)를 포함할 수 있다.
일 예에 있어서, 제 1 베리어 패턴(812)의 폭(W1_a), 제 2 베리어 패턴(814)의 폭(W2_a), 및 금속 패턴(816)의 폭(W3_a)은 서로 다를 수 있다. 금속 패턴(816)의 폭(W3_a)은 제 1 베리어 패턴(812)의 폭(W1_a) 보다 클 수 있다(W3_a>W1_a). 제 1 베리어 패턴(812)의 폭(W1_a)은 제 2 베리어 패턴(814)의 폭(W2_a) 보다 클 수 있다(W1_a>W2_a). 즉, 금속 패턴(816) (W3_a)은 가장 큰 폭(W3_a)을 가질 수 있고, 제 2 베리어 패턴(814)은 가장 작은 폭(W2_a)을 가질 수 있다. 제 1 베리어 패턴(812)의 측면, 제 2 베리어 패턴(814)의 측면, 및 금속 패턴(816)의 측면은 서로 어긋날(misaligned) 수 있다. 제 1 금속 패턴(816a)의 폭와 제 2 금속 패턴(816b)의 폭은 서로 동일할 수 있고, 제 1 금속 패턴(816a)의 측면 및 제 2 금속 패턴(816b)의 측면은 서로 정렬될 수 있다. 제 1 베리어 패턴(812)의 측면, 제 2 베리어 패턴(814)의 측면, 및 금속 패턴(816)의 측면은 제 5 절연막(802b)의 일면(12)에 대해 수직할 수 있고, 평평할 수 있다. 이와 달리, 제 1 베리어 패턴(812)의 측면, 제 2 베리어 패턴(814)의 측면, 및 금속 패턴(816)의 측면은 제 5 절연막(802b)의 일면(12)에 대해 수직할 수 있고, 평평하지 않고(uneven), 울퉁불퉁할 수 있다.
본 발명의 실시예에 있어서, 제 1 재배선층(200)의 재배선들(204)은 제 2 재배선층(800)의 재배선들(810)의 적층 구조와 동일한 적층 구조를 가질 수 있고, 제 2 재배선층(800)의 재배선들(810)의 적층막들과 동일한 적층막들을 포함할 수 있다. 이 경우, 재배선들(204)은 제 1 베리어 패턴, 제 2 베리어 패턴, 및 금속 패턴을 포함할 수 있다. 재배선들(810)의 제 1 베리어 패턴들(812, 도 4a 참조)에 대응하는 재배선들(204)의 제 1 베리어 패턴들은 제 2 절연막(202b)의 일면(2)과 접촉할 수 있다. 재배선들(810)의 금속 패턴(816, 도 4a 참조)에 대응하는 재배선들(204)의 금속 패턴들은 비아들(206)과 접촉할 수 있다.
다시 도 3을 참조하면, 제 7 절연막(802d)이 제 6 절연막(802c)의 일면 및 재배선들(810)의 일면들 상에 배치될 수 있다. 제 7 절연막(802d)은 제 6 절연막(802c)의 일면 및 재배선들(810)의 일면들을 덮을 수 있다. 패드들(820)이 제 7 절연막(802d) 내에 배치될 수 있다. 패드들(820)은 제 7 절연막(802d)을 관통하여 재배선들(810)의 일면들과 접촉할 수 있다. 각 패드들(820)은 각 재배선들(810)과 대응되게 배치될 수 있다. 도 4c를 참조하면, 패드들(820) 각각은 제 1 부분(P1)과 제 2 부분(P2)을 포함할 수 있다. 제 1 부분(P1)은 제 7 절연막(802d)을 관통할 수 있고 제 2 부분(P2)은 제 7 절연막(802d)의 일면(14) 상에 배치될 수 있다. 제 2 부분(P2)은 제 1 부분(P1)으로부터 제 7 절연막(802d)의 일면(14) 상으로 연장하여 제 7 절연막(802d)의 일면(14)을 덮을 수 있다. 패드(820)의 제 1 부분(P1)은 재배선들(810) 각각과 접촉할 수 있다. 패드(820)의 제 2 부분(P2)은 제 7 절연막(802d)의 일면(14)과 접촉할 수 있다. 본 발명의 실시예에 있어서, 패드들(820)은 도전부들로 명명할 수 있다.
패드들(820) 각각은 제 1 베리어 패턴(822), 제 2 베리어 패턴(824), 금속 패턴(826), 제 1 금속 필름(828), 및 제 2 금속 필름(829)를 포함할 수 있다. 제 1 베리어 패턴(822)은 재배선(810)의 일면, 제 7 절연막(802d)의 관통홀(20)의 측면들, 및 제 7 절연막(802d)의 일면(14)을 덮을 수 있다. 제 1 베리어 패턴(822)은 재배선(810)의 일면, 제 7 절연막(802d)의 관통홀(20)의 측면들, 및 제 7 절연막(802d)의 일면(14)과 접촉할 수 있다. 예를 들어, 제 1 베리어 패턴(822)은 제 6 절연막(802c)에 의해 노출된 재배선(810)의 금속 패턴(816)의 일면과 접촉할 수 있다. 제 1 베리어 패턴(822)은 얇은 두께를 갖도록 형성될 수 있다. 예를 들어, 제 1 베리어 패턴(822)의 두께는 약 10Å 내지 약 100Å일 수 있다. 제 1 베리어 패턴(822)은 금속 질화물을 포함할 수 있다. 예를 들어, 제 1 베리어 패턴(822)은 티타늄 질화물(TiN)을 포함할 수 있다. 제 2 베리어 패턴(824)은 제 1 베리어 패턴(822) 상에 배치될 수 있다. 제 2 베리어 패턴(824)은 관통홀(20) 내에 형성된 제 1 베리어 패턴(822)의 하면과 측면들, 및 제 7 절연막(802d)의 일면(14) 상에 형성된 제 1 베리어 패턴(822)의 상면과 접촉할 수 있다. 제 2 베리어 패턴(824)은 확산 방지막 기능을 수행할 수 있다. 제 2 베리어 패턴(824)은 금속 물질을 포함할 수 있다. 제 2 베리어 패턴(824)에 포함된 금속 원소는 제 1 베리어 패턴(822)에 포함된 금속 원소와 동일할 수 있다. 예를 들어, 제 2 베리어 패턴(824)은 티타늄(Ti)를 포함할 수 있다. 금속 패턴(826)은 제 2 베리어 패턴(824) 상에 배치될 수 있다. 금속 패턴(826)은 관통홀(20) 내에 형성된 제 2 베리어 패턴(824)의 하면과 측면들, 및 제 7 절연막(802d)의 일면(14) 상에 형성된 제 2 베리어 패턴(824)의 상면과 접촉할 수 있다. 금속 패턴(826)은 관통홀(20)을 완전히 채울 수 있다. 금속 패턴(826)은 제 2 베리어 패턴(824)의 하면, 측면들, 및 상면 상에 차례로 적층된 제 1 금속 패턴(826a) 및 제 2 금속 패턴(826b)을 포함할 수 있다. 제 2 금속 패턴(826b)의 두께는 제 1 금속 패턴(826a)의 두께보다 두꺼울 수 있다. 제 1 금속 패턴(826a) 및 제 2 금속 패턴(826b)은 동일한 금속 물질을 포함할 수 있다. 제 1 금속 패턴(826a) 및 제 2 금속 패턴(826b)은 예를 들어, 구리(Cu)를 포함할 수 있다. 제 1 금속 필름(828)이 금속 패턴(826) 상에 배치될 수 있다. 제 1 금속 필름(828)은 금속 패턴(826)의 일면과 접촉할 수 있다. 제 1 금속 필름(828)은 금속 물질을 포함할 수 있다. 예를 들어, 제 1 금속 필름(828)은 니켈(Ni)를 포함할 수 있다. 제 2 금속 필름(829)이 제 1 금속 필름(828) 상에 배치될 수 있다. 제 2 금속 필름(829)는 제 1 금속 필름(828)의 일면과 접촉할 수 있다. 제 2 금속 필름(829)는 패드(820) 상에 배치되는 단자들이 패드(820)와 잘 부착되도록 하는 기능을 할 수 있다. 제 2 금속 필름(829)은 금속 물질(예를 들어, Au)을 포함할 수 있다.
일 에에 있어서, 제 1 베리어 패턴(822)의 폭(W1_b), 제 2 베리어 패턴(824)의 폭(W2_b), 및 금속 패턴(826)의 폭(W3_b)은 서로 다를 수 있다. 금속 패턴(826)의 폭(W3_b)은 제 1 베리어 패턴(822)의 폭(W1_b) 보다 클 수 있다(W3_b>W1_b). 제 1 베리어 패턴(822)의 폭(W1_b)은 제 2 베리어 패턴(824)의 폭(W2_b) 보다 클 수 있다(W1_b>W2_b). 즉, 금속 패턴(826)은 가장 큰 폭(W3_b)을 가질 수 있고, 제 2 베리어 패턴(824)은 가장 작은 폭(W2_b)을 가질 수 있다. 본 발명의 실시예에 있어서는 제 1 금속 필름(828)의 폭은 금속 패턴(826)의 폭(W3_b)보다 크게 도시하였지만, 제 1 금속 필름(828)의 폭은 이에 한정하지 않는다. 즉, 제 1 금속 필름(828)의 폭은 금속 패턴(826)의 폭(W3_b)보다 크거나, 작거나 혹은 동일할 수 있다.
제 7 절연막(802d)의 일면(14) 상에 배치된 제 1 베리어 패턴(822)의 측면, 제 7 절연막(802d)의 일면(14) 상에 배치된 제 2 베리어 패턴(824)의 측면, 및 제 7 절연막(802d)의 일면(14) 상에 배치된 금속 패턴(826)의 측면은 서로 어긋날(misaligned) 수 있다. 제 1 금속 패턴(826a)의 폭과 제 2 금속 패턴(826b)의 폭은 서로 동일할 수 있고, 제 7 절연막(802d)의 일면(14) 상에 배치된 제 1 금속 패턴(826a)의 측면 및 제 7 절연막(802d)의 일면(14) 상에 배치된 제 2 금속 패턴(826b)의 측면은 서로 정렬될 수 있다. 제 7 절연막(802d)의 일면(14) 상에 배치된 제 1 베리어 패턴(822)의 측면, 제 7 절연막(802d)의 일면(14) 상에 배치된 제 2 베리어 패턴(824)의 측면, 및 제 7 절연막(802d)의 일면(14) 상에 배치된 금속 패턴(826)의 측면은 제 7 절연막(802d)의 일면(14)에 대해 수직할 수 있고, 평평할 수 있다. 이와 달리, 제 1 베리어 패턴(822)의 측면, 제 2 베리어 패턴(824)의 측면, 및 금속 패턴(826)의 측면은 제 7 절연막(802d)의 일면(14)에 대해 수직할 수 있고, 평평하지 않고(uneven), 울퉁불퉁할 수 있다.
다시 도 3을 참조하면, 제 8 절연막(802e)이 제 7 절연막(802d) 상에 배치될 수 있다. 제 8 절연막(802e)은 제 7 절연막(802d)의 일면, 패드들(820)의 제 2 부분(P2, 도 4b 참조)의 측면들을 덮을 수 있다. 제 8 절연막(802e)은 패드들(820)의 제 2 부분(P2, 도 4b 참조)의 일면들을 노출시킬 수 있다. 패드들(820)의 제 2 부분(P2, 도 4b 참조)의 일면들은 제 2 금속 필름들(829, 도 4b 참조)의 일면들에 해당할 수 있다. 제 1 반도체 패키지(1000)가 제 2 반도체 패키지(3000) 상에 제공될 수 있다. 구체적으로, 제 1 반도체 패키지(1000)의 제 1 단자 구조체들(300)이 패드들(820) 상에 배치될 수 있다. 제 1 단자 구조체들(300)의 연결 단자들(320)이 패드들(820) 상에 배치될 수 있다. 연결 단자들(320)은 패드들(820)의 제 2 금속 필름들(829, 도 4b 참조)과 접촉할 수 있다.
제 2 단자 구조체들(840)이 제 3 칩 패드들(808) 상에 배치될 수 있다. 일 실시예에 있어서, 제 2 단자 구조체들(840)은 제 1 반도체 패키지(1000)의 제 1 단자 구조체들(300)의 적층 구조와 동일한 적층 구조를 가질 수 있고, 제 1 반도체 패키지(1000)의 제 1 단자 구조체들(300)의 적층막들과 동일한 적층막들을 포함할 수 있다. 예를 들어, 제 2 단자 구조체들(840)은 제 1 베리어 패턴, 제 2 베리어 패턴, 금속 패턴, 금속 필름, 및 제 1 연결 단자를 포함할 수 있다. 이 경우, 제 1 단자 구조체들(300)의 연결 단자들(320)에 대응하는 제 2 단자 구조체들(840)의 연결 단자들은 보드(2000)의 일면과 접촉할 수 있고, 제 1 단자 구조체들(300)의 제 1 베리어 패턴들(302, 도 2a 참조)에 대응하는 제 2 단자 구조체들(840)의 제 1 베리어 패턴들은 제 3 칩 패드들(808)의 일면들 및 제 2 보호막(830)의 일면과 접촉할 수 있다. 다른 실시예에 있어서, 제 2 단자 구조체들(840)은 솔더볼, 범프, 또는 필라와 같은 오직 단자들로만 구성될 수 있다. 제 2 단자 구조체들(840)은 외부 단자들(500)과 전기적으로 연결될 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 나타낸 단면도이다.
도 5를 참조하면, 제 1 반도체 패키지(1000)가 재배선 기판(900) 상에 배치될 수 있다. 재배선 기판(900)은 제 1 내지 제 5 절연막들(902a, 902b, 902c, 902d, 902e), 제 1 및 제 2 패드들(904, 908), 재배선들(905), 및 비아들(906)을 포함할 수 있다. 제 2 내지 제 5 절연막들(902b, 902c, 902d, 902e)은 제 1 절연막(902a) 상에 차례로 적층될 수 있다. 제 1 패드들(904)이 제 4 절연막(902d)를 관통하고 제 5 절연막(902e)의 일면(22)과 접촉할 수 있다. 재배선 기판(900)의 제 1 패드들(904)은 도 3 및 도 4b에 도시된 제 2 재배선층(800)의 패드들(820)의 적층 구조와 동일한 적층 구조를 가질 수 있고, 제 2 재배선층(800)의 패드들(820)의 적층막들과 동일한 적층막들을 포함할 수 있다. 즉, 제 1 패드들(904)은 제 1 베리어 패턴, 제 2 베리어 패턴, 금속 패턴, 제 1 금속 필름, 및 제 2 금속 필름을 포함할 수 있다. 이 경우, 제 1 반도체 패키지(1000)의 연결 단자들(320)은 패드들(820, 도 4b 참조)의 제 2 금속 필름들(829, 도 4b 참조)에 대응하는 제 1 패드들(904)의 제 2 금속 필름들과 접촉할 수 있다. 또한, 패드들(820, 도 4b 참조)의 제 1 베리어 패턴(822)에 대응하는 제 1 패드들(904)의 제 1 베리어 패턴들은 제 5 절연막(902e)의 일면(22)과 접촉할 수 있다.
재배선 기판(900)의 재배선들(905)은 제 3 절연막(902c) 내에 배치될 수 있다. 재배선들(905)은 도 3 및 도 4a를 참조하여 설명한 제 2 재배선층(800)의 재배선들(810)의 적층 구조와 동일한 적층 구조를 가질 수 있고, 제 2 재배선층(800)의 재배선들(810)의 적층막들과 동일한 적층막들을 포함할 수 있다. 즉, 재배선들(905)은 제 1 베리어 패턴, 제 2 베리어 패턴, 및 금속 패턴을 포함할 수 있다. 이 경우, 재배선들(810, 도 3a 참조)의 제 1 베리어 패턴들(812)에 대응하는 재배선들(905)의 제 1 베리어 패턴들은 제 2 절연막(902b)의 일면(24) 및 비아들(906)과 접촉할 수 있고, 재배선들(810, 도 3a 참조)의 금속 패턴들(816)에 대응하는 재배선들(905)의 금속 패턴들은 제 1 패드들(904)과 접촉할 수 있다. 비아들(906)은 제 2 절연막(902b)을 관통할 수 있다. 제 2 패드들(908)은 제 1 절연막(902a) 내에 배치될 수 있다. 제 2 패드들(908)은 비아들(906)과 접촉할 수 있다. 제 2 패드들(908)은 금속 물질(예를 들어 알루미늄)을 포함할 수 있다. 이와 달리, 제 2 패드들(908)은 제 1 패드들(904)의 적층 구조과 동일한 적층 구조를 가질 수 있고, 제 2 패드들(908)은 제 1 패드들(904)의 적층막들과 동일한 적층막들을 포함할 수 있다. 즉, 제 2 패드들(908)은 제 1 베리어 패턴, 제 2 베리어 패턴, 금속 패턴, 제 1 금속 필름, 및 제 2 금속 필름을 포함할 수 있다. 외부 단자들(910)이 제 2 패드들(908) 상에 배치될 수 있다. 외부 단자들(910)은 제 1 반도체 패키지(1000)의 제 1 단자 구조체들(300)의 적층 구조와 동일한 적층구조를 가질 수 있고, 제 1 반도체 패키지(1000)의 제 1 단자 구조체들(300)의 적층막들과 동일한 적층막들을 포함할 수 있다. 다른 실시예에 있어서, 외부 단자들(910)은 솔더볼, 범프, 또는 필라와 같은 오직 단자들로만 구성될 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 소자를 포함하는 칩 적층체를 나타낸 단면도이다.
칩 적층체(5000)는 제 1 칩(920), 제 2 칩(922), 제 3 칩(924), 제 4 칩(926), 및 칩 몰딩막(928)을 포함할 수 있다. 제 2 칩(922)이 제 1 칩(920) 상에 적층될 수 있고, 제 3 칩(924)이 제 2 칩(922) 상에 적층될 수 있고, 제 4 칩(926)이 제 3 칩(924) 상에 적층될 수 있다. 즉, 제 1 칩(920) 상에 제 2 칩(922), 제 3 칩(924), 및 제 4 칩(926)이 차례로 적층될 수 있다. 일 예로, 제 1 칩(920)은 로직 반도체 칩일 수 있고, 제 2 내지 제 4 칩들(922, 924, 926, 928)은 메모리 반도체 칩들일 수 있다. 제 1 칩(920)의 폭은 제 2 내지 제 4 칩들(922, 924, 926)의 폭들 보다 클 수 있다.
관통 비아들(930)이 제 1 내지 제 3 칩들(920, 922, 924) 내에 배치될 수 있다. 관통 비아들(930)은 제 1 내지 제 3 칩들(920, 922, 924)을 관통할 수 있다. 관통 비아들(930)은 제 4 칩(926) 내에 제공되지 않을 수 있다. 관통 비아들(930)은 금속 물질(예를 들어, 구리, 텅스텐, 알루미늄) 또는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다. 재배선층들(940)이 제 1 내지 제 3 칩들(920, 922, 924)의 상면들 및 하면들 상에 배치될 수 있다. 재배선층들(940) 절연막들(942) 및 패드들(944)을 포함할 수 있다. 절연막들(942)은 제 1 내지 제 3 칩들(920, 922, 924)의 상면들 및 하면들을 덮을 수 있다. 패드들(944)은 절연막들(942)를 관통할 수 있고, 절연막들(942)의 일면들 상으로 연장할 수 있다. 도면에 도시하지 않았으나, 재배선층들(940)은 비아들 및 재배선들을 더 포함할 수 있다. 패드들(944)은 도 4b에 도시된 패드들(820)의 적층 구조와 동일한 적층 구조를 가질 수 있고, 패드들(820)의 적층막들과 동일한 적층막들을 포함할 수 있다. 이 경우, 패드들(944) 각각은 제 1 베리어 패턴, 제 2 베리어 패턴, 금속 패턴, 제 1 금속 필름, 및 제 2 금속 필름을 포함할 수 있다. 패드들(944)의 제 1 베리어 패턴들은 절연막들(942)의 일면들과 접촉할 수 있다.
제 1 칩(920)의 상하면들 상에 배치되는 패드들(944)은 제 1 칩(920)을 관통하는 관통 비아들(930) 상에 배치될 수 있다. 제 2 칩(922)의 상하면들 상에 배치되는 패드들(944)은 제 2 칩(922)을 관통하는 관통 비아들(930)의 상하면들 상에 배치될 수 있다. 제 3 칩(924)의 상하면들 상에 배치되는 패드들(944)은 제 3 칩(924)을 관통하는 관통 비아들(930)의 상하면들 상에 배치될 수 있다. 그리고, 제 4 칩(926)의 하면 상에 배치되는 패드들(950)은 제 3 칩(924)의 상면 상에 배치되는 패드들(944)과 대응되게 배치될 수 있다. 제 4 칩(926)의 하면 상에 배치되는 패드들(950)은 도 4b에 도시된 패드들(820)의 적층 구조와 동일한 적층 구조를 가질 수 있고, 패드들(820)의 적층막들과 동일한 적층막들을 포함할 수 있다. 이 경우, 패드들(820) 각각은 제 1 베리어 패턴, 제 2 베리어 패턴, 금속 패턴, 제 1 금속 필름, 및 제 2 금속 필름을 포함할 수 있다.
제 1 단자들(960)이 제 1 칩(920)의 하면 상에 배치된 칩 패드들(944) 상에 배치될 수 있다. 제 2 단자들(962)이 제 1 칩(920)과 제 2 칩(922) 사이, 제 2 칩(922)과 제 3 칩(924) 사이, 및 제 3 칩(924)과 제 4 칩(926) 사이에 배치될 수 있다. 예를 들어, 제 2 단자들(962)은 제 1 칩(920)의 상면 상에 배치된 패드들(944)과 제 2 칩(922)의 하면 상에 배치된 패드들(944) 사이에 배치될 수 있다. 제 2 단자들(962)은 제 2 칩(922)의 상면 상에 배치된 패드들(944)과 제 3 칩(924)의 하면 상에 배치된 패드들(944) 사이에 배치될 수 있다. 그리고, 제 2 단자들(962)은 제 3 칩(924)의 상면 상에 배치된 패드들(944)과 제 4 칩(926)의 하면 상에 배치된 패드들(950) 사이에 배치될 수 있다. 제 1 및 제 2 단자들(960, 962)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
칩 몰딩막(928)이 제 1 칩(920)의 상면 상에 배치될 수 있다. 칩 몰딩막(928)은 제 1 칩(920)의 상면 상에서 제 2 내지 제 4 칩들(922, 924, 926)의 측면들을 덮을 수 있다. 칩 몰딩막(928)은 제 1 칩(920)과 제 2 칩(922) 사이의 공간, 제 2 칩(922)과 제 3 칩(924) 사이의 공간, 및 제 3 칩(924)과 제 4 칩(926) 사이의 공간을 채울 수 있다. 칩 몰딩막(928)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)를 포함할 수 있다.
도 7a 내지 도 7d는 본 발명의 실시예에 따른 반도체 소자를 포함하는 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 7a를 참조하면, 제 1 칩 패드들(102)이 제 1 반도체 칩(100)의 제 1 면(100a) 상에 형성될 수 있다. 제 1 칩 패드들(102)은 제 1 반도체 칩(100)의 제 1 면(100a) 상에 도전막을 형성하고, 도전막을 패터닝하여 형성될 수 있다. 제 1 보호막(104)이 제 1 반도체 칩(100)의 제 1 면(100a) 상에 형성될 수 있다. 제 1 보호막(104)은 제 1 칩 패드들(102)의 측면들을 덮을 수 있고, 제 1 칩 패드들(102)의 일면들을 노출시킬 수 있다. 몰딩막(400)이 제 1 반도체 칩(100)의 측면들, 제 1 보호막(104)의 측면들, 및 제 2 면(100b)을 덮도록 형성될 수 있다.
제 1 절연막(202a) 및 제 2 절연막(202b)이 제 1 칩 패드들(102), 제 1 보호막(104), 및 몰딩막(400) 상에 차례로 형성될 수 있다. 제 1 절연막(202a)은 제 1 보호막(104)의 일면, 제 1 보호막(104)에 의해 노출된 제 1 칩 패드들(102)의 일면들, 및 몰딩막(400)의 일면을 컨포말하게 덮을 수 있다. 제 2 절연막(202b)은 제 1 절연막(202a) 상에 형성될 수 있다. 재배선들(204)이 제 1 및 제 2 절연막들(202a, 202b) 내에 및 제 2 절연막(202b)의 일면(2) 상에 형성될 수 있다. 재배선들(204)을 형성하는 것은 제 1 및 제 2 절연막들(202a, 202b)을 관통하는 제 1 관통홀들(H1)을 형성하는 것, 제 1 관통홀들(H1)을 채우고 제 2 절연막(202b)의 일면(2)을 덮는 막을 형성하는 것, 및 막을 패터닝하는 것을 포함할 수 있다. 제 1 관통홀들(H1)에 의해 제 1 칩 패드들(102)의 일면들이 노출될 수 있다. 재배선들(204)은 단일막 또는 복수 개의 막들을 포함할 수 있다. 재배선들(204)은 금속막 및 금속 질화막 중 적어도 하나를 포함할 수 있다. 제 3 절연막(202c)이 제 2 절연막(202b)의 일면(2) 상에 형성될 수 있다. 제 3 절연막(202c)은 제 2 절연막(202b)의 일면(2) 상에 형성된 재배선들(204)의 일면들 및 측면들을 덮도록 형성될 수 있다. 비아들(206)이 제 3 절연막(202c) 내에 배치될 수 있다. 비아들(206)을 형성하는 것은 제 3 절연막(202c) 내에 제 2 관통홀들(H2)을 형성하는 것 및 제 2 관통홀들(H2) 내에 금속 물질을 채우는 것을 포함할 수 있다.
제 1 베리어막(52), 제 2 베리어막(54), 및 씨드막(56)이 제 3 절연막(202c)의 일면(4) 상에 차례로 형성될 수 있다. 제 1 베리어막(52)은 제 3 절연막(202c)의 일면(4) 및 비아들(206)의 일면들과 접촉할 수 있다. 제 1 베리어막(52)은 증착 공정(예를 들어, PVD, CVD, ALD)을 사용하여 형성될 수 있다. 제 1 베리어막(52)은 금속 질화물을 포함할 수 있다. 예를 들어, 제 1 베리어막(52)은 티타늄 질화막(TiN)을 포함할 수 있다. 제 1 베리어막(52)은 저항에 적은 영향을 주고 후속 식각 공정에서 제 2 베리어막(54)이 과도하게 식각되지 않을 정도의 최소 두께로 형성될 수 있다. 제 1 베리어막(52)은 약 10Å 내지 약 100Å 두께를 갖도록 형성될 수 있다. 제 2 베리어막(54)이 제 1 베리어막(52) 상에 형성될 수 있다. 제 2 베리어막(54)은 증착 공정(예를 들어, PVD, CVD, ALD)을 사용하여 형성될 수 있다. 제 2 베리어막(54)은 금속 물질을 포함할 수 있다. 예를 들어, 제 2 베리어막(54)은 티타늄(Ti)을 포함할 수 있다. 씨드막(56)이 제 2 베리어막(54) 상에 형성될 수 있다. 씨드막(56)은 증착 공정(예를 들어, PVD, CVD, ALD)을 사용하여 형성될 수 있다. 씨드막(56)은 후속 도금공정에서 사용되는 막일 수 있다. 씨드막(56)은 후속 공정에서 수행하는 도금 공정에서 금속의 증착속도를 개선할 수 있다. 씨드막(56)은 금속 물질을 포함할 수 있다. 예를 들어, 씨드막(56)은 구리(Cu)를 포함할 수 있다.
도 7b를 참조하면, 제 1 도금막(58) 및 제 2 도금막(60)이 씨드막(56) 상에
차례로 형성될 수 있다. 제 1 도금막(58) 및 제 2 도금막(60)은 도금 공정으로 형성될 수 있다. 제 1 도금막(58)은 예를 들어 구리(Cu)를 포함할 수 있고, 제 2 도금막(60)은 예를 들어, 니켈(Ni)을 포함할 수 있다. 제 1 도금막(58) 및 제 2 도금막(60)은 인시츄(in-situ) 공정으로 수행하여 형성될 수 있다.
단자 패턴들(62)이 제 2 도금막(60) 상에 형성될 수 있다. 일 예로, 단자 패턴들(62)은 제 2 도금막(60) 상에 금속막을 형성하고, 금속막을 패터닝하여 형성될 수 있다. 다른 예로, 단자 패턴들(62)은 제 2 도금막(60) 상에 홀들을 갖는 희생막을 형성하고, 홀들 내에 금속 물질을 채운 후, 희생막을 제거하여 형성될 수 있다. 단자 패턴들(62)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
도 7c를 참조하면, 단자 패턴들(62)을 식각 마스크로 사용하여 제 2 도금막(60), 제 1 도금막(58), 및 씨드막(56)을 차례로 패터닝할 수 있다. 이에 따라, 제 2 베리어막(54) 상에 제 1 금속 패턴들(306a), 제 2 금속 패턴들(306b), 및 금속 필름들(308)이 차례로 형성될 수 있다. 단자 패턴들(62)은 금속 필름들(308) 상에 배치될 수 있다. 패터닝 공정은 습식 식각 공정이 수행될 수 있다. 습식 식각 공정은 구리 식각액을 사용할 수 있다. 도면에서는 금속 필름들(308)의 폭들이 제 1 및 제 2 금속 패턴들(306a, 306b)의 폭들보다 크게 형성되는 것을 도시하고 있지만, 이에 한정하지 않으며, 식각 조건에 따라 금속 필름들(308)의 폭들은 제 1 및 제 2 금속 패턴들(306a, 306b)의 폭들보다 작거나 또는 같게 형성될 수 있다. 구리 식각액은 단자 패턴들(62)에 식각 선택성을 갖기 때문에 식각 공정 동안에 제거되지 않을 수 있다.
도 7d를 참조하면, 단자 패턴들(62), 금속 필름들(308), 및 제 1 및 제 2 금속 패턴들(306a, 306b)을 식각 마스크로 사용하여 제 2 베리어막(54) 및 제 1 베리어막(52)을 차례로 패터닝할 수 있다. 이에 따라, 제 3 절연막(202c)의 일면(4) 상에 제 1 베리어 패턴(302) 및 제 2 베리어 패턴(304)이 차례로 형성될 수 있다. 제 2 베리어 패턴(304)은 제 1 베리어 패턴(302)과 제 1 금속 패턴(306a) 사이에 형성될 수 있다. 패터닝 공정은 습식 식각 공정이 수행될 수 있다. 습식 식각 공정은 티타늄 식각액을 사용할 수 있다. 티타늄 식각액을 사용하여 습식 식각을 수행할 경우, 제 1 베리어막(52)을 패터닝하는 식각 속도는 제 2 베리어막(54)을 패터닝하는 식각 속도보다 낮을 수 있다. 이에 따라, 제 2 베리어 패턴(304)이 제 1 베리어 패턴(302) 보다 더 식각되어, 제 2 베리어 패턴(304)의 폭이 제 1 베리어 패턴(302)의 폭보다 작게 형성될 수 있다. 제 1 베리어 패턴(302)의 폭은 제 1 및 제 2 금속 패턴들(306a, 306b)의 폭들보다 작게 형성될 수 있다.
본 발명의 실시예에 따르면, 제 2 베리어 패턴(304)과 제 3 절연막(202c) 사이에 금속 질화물인 제 1 베리어 패턴(302)을 형성하여, 금속물질인 제 2 베리어 패턴(304)이 제 3 절연막(202c) 상에 바로 형성될 때 제 3 절연막(202c)과 제 2 베리어 패턴(304) 사이에 금속 산화물이 형성됨에 따른 제 2 베리어 패턴(304)과 제 3 절연막(202c) 간의 접착력이 감소하는 것을 방지할 수 있다.
다시 도 1을 참조하면, 단자 패턴들(62)에 리플로우 공정을 수행하여 연결 단자들(320)을 형성할 수 있다. 리플로우 공정은 저온 공정에서 수행될 수 있다. 연결 단자들(320)은 보드(2000)의 제 1 면 상에 실장될 수 있다. 연결 단자들(320)은 보드(2000)의 제 1 면에 대향하는 제 2 면 상에 형성된 외부 단자들(500)과 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제 1 절연막;
    상기 제 1 절연막 내에 배치되는 도전부, 상기 도전부의 일면은 상기 제 1 절연막에 의해 노출되고;
    상기 도전부의 상기 일면 및 상기 제 1 절연막의 일면과 접촉하는 제 1 베리어 패턴;
    상기 제 1 베리어 패턴 상의 제 2 베리어 패턴; 및
    상기 제 1 베리어 패턴 상의 제 1 금속 패턴을 포함하되,
    상기 제 1 베리어 패턴의 폭은 상기 제 1 금속 패턴의 폭보다 작고,
    상기 제 2 베리어 패턴의 폭은 상기 제 1 베리어 패턴의 상기 폭보다 작고,
    상기 제 2 베리어 패턴은 상기 제 1 베리어 패턴의 일면과 접촉하고,
    상기 제 1 베리어 패턴은 금속 질화물을 포함하는 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 베리어 패턴은 10Å 내지 100Å 두께를 갖는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 1 금속 패턴 상의 금속 필름; 및
    상기 금속 필름 상에 배치되고, 상기 금속 필름과 접촉하는 연결 단자를 더 포함하되,
    상기 제 1 금속 패턴은 구리를 포함하고,
    상기 금속 필름은 니켈을 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제 1 절연막은 폴리머막 또는 산화막을 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제 1 금속 패턴 상의 연결 단자를 더 포함하되,
    상기 연결 단자는 상기 제 1 베리어 패턴의 측면 및 상기 제 2 베리어 패턴의 측면을 덮지 않는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제 1 금속 패턴 상의 제 1 금속 필름;
    상기 제 1 금속 필름 상의 제 2 금속 필름; 및
    상기 제 2 금속 필름 상에 배치되고, 상기 제 2 금속 필름과 접촉하는 연결 단자를 더 포함하되,
    상기 제 1 금속 패턴은 구리를 포함하고,
    상기 제 1 금속 필름은 니켈을 포함하고,
    상기 제 2 금속 필름은 금을 포함하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 도전부는,
    제 3 베리어 패턴;
    상기 제 3 베리어 패턴과 상기 제 1 베리어 패턴 사이의 제 2 금속 패턴; 및
    상기 제 3 베리어 패턴과 상기 제 2 금속 패턴 사이의 제 4 베리어 패턴을 더 포함하되,
    상기 제 1 베리어 패턴은 상기 제 2 금속 패턴과 접촉하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제 1 베리어 패턴의 측면, 상기 제2 베리어 패턴의 측면, 및 상기 제 1 금속 패턴의 측면은 평평한 반도체 소자.
  10. 제 1 항에 있어서,
    상기 제 1 베리어 패턴의 측면, 상기 제 2 베리어 패턴의 측면, 및 상기 제 1 금속 패턴의 측면은 평평하지 않은(uneven) 반도체 소자.
  11. 제 1 항에 있어서,
    상기 제 1 절연막 상에 배치되고, 상기 제 1 베리어 패턴의 측면, 상기 제 2 베리어 패턴의 측면, 및 상기 제 1 금속 패턴의 측면을 덮는 제 2 절연막을 더 포함하는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 도전부는 비아, 재배선, 또는 패드인 반도체 소자.
  13. 제 1 항에 있어서,
    상기 제 1 베리어 패턴, 상기 제 2 베리어 패턴, 및 상기 제 1 금속 패턴은 재배선, 패드, 또는 UBM막으로 정의되는 반도체 소자.
  14. 절연막;
    상기 절연막 내에 배치되는 도전부, 상기 도전부의 일면은 상기 절연막에 의해 노출되고;
    상기 도전부의 상기 일면 및 상기 절연막의 일면과 접촉하는 제 1 베리어 패턴;
    상기 제 1 베리어 패턴 상의 금속 패턴; 및
    상기 금속 패턴과 상기 제 1 베리어 패턴 사이에서 상기 제 1 베리어 패턴의 일면에 접촉하는 제 2 베리어 패턴을 포함하되,
    상기 제 2 베리어 패턴의 폭은 상기 제 1 베리어 패턴의 상기 폭보다 작고,
    상기 제 1 베리어 패턴의 두께는 10Å 내지 100Å이고,
    상기 제 1 베리어 패턴은 금속 질화물을 포함하는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 제 2 베리어 패턴은 금속 물질을 포함하는 반도체 소자.
  16. 제 14 항에 있어서,
    상기 제 1 베리어 패턴의 측면과 상기 금속 패턴의 측면은 서로 어긋난(misaligned) 반도체 소자.
  17. 제 14 항에 있어서,
    상기 금속 패턴의 폭은 상기 제 1 베리어 패턴의 폭보다 큰 반도체 소자.
  18. 보드; 및
    상기 보드 상에 실장된 반도체 패키지, 상기 반도체 패키지는 재배선층, 상기 재배선층 상의 반도체 칩, 및 상기 재배선층과 상기 보드 사이의 단자 구조체를 포함하되,
    상기 재배선층은 절연막 및 상기 절연막 내에 배치되는 도전부를 포함하되, 상기 도전부의 일면은 상기 절연막에 의해 노출되고,
    상기 단자 구조체는:
    상기 도전부의 상기 일면 및 상기 절연막의 일면 상에 차례로 적층된 제 1 베리어 패턴 및 제 2 베리어 패턴, 상기 제 1 베리어 패턴은 상기 절연막의 상기 일면과 접촉하고, 상기 제 2 베리어 패턴은 상기 제 1 베리어 패턴의 일면과 접촉하고;
    상기 제 2 베리어 패턴 상의 금속 패턴; 및
    상기 금속 패턴과 상기 보드 사이의 연결 단자를 포함하되,
    상기 제 2 베리어 패턴의 폭은 상기 제 1 베리어 패턴의 폭 및 상기 금속 패턴의 폭보다 작고,
    상기 제 2 베리어 패턴은 티타늄인 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 제 1 베리어 패턴은 티타늄 질화물을 포함하는 반도체 패키지.
  20. 제 18 항에 있어서,
    상기 제 1 베리어 패턴의 두께는 10Å 내지 100Å인 반도체 패키지.

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