KR102619669B1 - 이미지 센서 - Google Patents

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Abstract

칩 사이즈를 감소시킬 수 있는 유기 광전층을 가지는 이미지 센서를 제공한다. 본 발명에 따른 이미지 센서는 복수의 액티브 화소가 배치되는 액티브 화소 영역 및 패드가 배치되는 전력 공급 영역을 가지는 반도체 기판, 반도체 기판 상에 배치되며 복수의 액티브 화소에 대응하는 복수의 제1 투명 전극층, 복수의 액티브 화소에 걸쳐서 일체를 이루는 제2 투명 전극층, 복수의 제1 투명 전극층과 제2 투명 전극층 사이에 배치되는 유기 광전층, 및 패드 상으로부터 제2 투명 전극층 상까지 반도체 기판의 주면에 대하여 패드의 상면과 같거나 높은 레벨에 위치하며 연장되어 패드와 투명 전극층을 전기적으로 연결하는 연결부를 가지는 연결 배선층을 포함한다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로, 더욱 상세하게는 유기 광전층을 가지는 이미지 센서에 관한 것이다.
화상을 촬영하여 전기적 신호로 변환하는 이미지 센서는 디지털 카메라, 휴대전화용 카메라 및 휴대용 캠코더와 같은 일반 소비자용 전자기기뿐만 아니라, 자동차, 보안장치 및 로봇에 장착되는 카메라에도 사용된다.
이미지 센서는 날이 갈수록 소형화 및 높은 해상도가 요구되고 있으며, 이에 따라 화소 크기를 줄이기 위하여 유기 광전층을 가지는 이미지 센서가 도입되고 있습니다.
본 발명의 기술적 과제는 칩 사이즈를 감소시킬 수 있는 유기 광전층을 가지는 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 이미지 센서를 제공한다. 본 발명에 따른 이미지 센서는, 복수의 액티브 화소가 배치되는 액티브 화소 영역 및 패드가 배치되는 전력 공급 영역을 가지는 반도체 기판, 상기 반도체 기판 상에 배치되며 상기 복수의 액티브 화소에 대응하는 복수의 제1 투명 전극층, 상기 복수의 액티브 화소에 걸쳐서 일체를 이루는 제2 투명 전극층, 상기 복수의 제1 투명 전극층과 상기 제2 투명 전극층 사이에 배치되는 유기 광전층, 및 상기 패드 상으로부터 상기 제2 투명 전극층 상까지 상기 반도체 기판의 주면에 대하여 상기 패드의 상면과 같거나 높은 레벨에 위치하며 연장되어 상기 패드와 상기 투명 전극층을 전기적으로 연결하는 연결부를 가지는 연결 배선층을 포함한다.
본 발명에 따른 이미지 센서는, 복수의 액티브 화소가 배치되는 액티브 화소 영역, 복수의 암 화소가 배치되며 상기 액티브 화소 영역을 둘러싸는 암 화소 영역, 및 DC 패드를 포함하는 복수의 패드가 배치되며 상기 암 화소 영역을 둘러싸는 전력 공급 영역을 가지는 반도체 기판, 상기 반도체 기판 상에 배치되며 상기 복수의 액티브 화소에 대응하는 복수의 제1 투명 전극층, 상기 전력 공급 영역의 일부분, 상기 암 화소 영역 및 상기 액티브 화소 영역에 걸쳐서 일체를 이루는 제2 투명 전극층 및 상기 복수의 제1 투명 전극층과 상기 제2 투명 전극층 사이에 배치되는 유기 광전층, 및 상기 DC 패드 상으로부터 상기 제2 투명 전극층 상까지 상기 반도체 기판의 상면보다 높은 레벨에 위치하며 연장되어 상기 DC 패드와 상기 투명 전극층을 전기적으로 연결하는 연결부를 가지는 연결 배선층을 포함한다.
본 발명에 따른 이미지 센서는, DC 패드와 상부 투명 전극층을 연결 배선층의 연결부를 통하여 직접 연결하여, DC 패드에 외부로부터 제공되는 DC 전력을 반도체 기판을 경유하지 않고 직접 상부 투명 전극층에 제공할 수 있다. 따라서, 별도의 전력 회로 영역이 형성될 필요가 없어 이미지 센서의 면적이 감소될 수 있다.
또한, 복수의 암 화소를 덮는 커버부를 연결부와 함께 동일한 물질로 이루어지도록 형성되므로, 연결부의 형성을 위한 별도의 공정이 요구되지 않고, 커버부에도 DC 전력이 제공되는 바, 커버부가 전기적으로 플로우팅(floating)되는 것을 방지하여, 이미지 센서의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 평면 배치도들이다.
도 3은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 4는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 평면 배치도이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도들이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 평면 배치도들이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 이미지 센서의 리드아웃 회로도들이다.
도 8 내지 도 10은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도들이다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 이미지 센서의 리드아웃 회로도들이다.
도 12는 본 발명의 실시 예에 따른 이미지 센서의 구성을 나타내는 블록도 이다.
본 발명의 구성 요소 및 효과를 충분히 이해하기 위하여, 첨부 도면을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 1을 참조하면, 이미지 센서(100)는 액티브 화소 영역(APR), 암 화소 영역(BPR) 및 전력 공급 영역(PDR)을 포함하는 반도체 기판(200)을 포함한다. 반도체 기판(200)에는 소자 분리막(202)이 배치될 수 있다. 소자 분리막(202)은 액티브 화소 영역(APR) 및 암 화소 영역(BPR) 각각에서 단위 화소 영역을 정의할 수 있다. 예를 들면, 도 1에서 상기 단위 화소는 인접하는 2개의 소자 분리막(202) 사이에 배치되는 이미지 센서(100)의 부분을 의미할 수 있다.
본 명세서에서 상기 단위 화소 영역은, 2개 또는 3개의 다른 파장 대역의 빛을 감지할 수 있도록 2개 또는 3개의 포토다이오드가 수직 방향으로 적층되어 있는 영역을 의미한다. 일부 실시 예에서, 상기 단위 화소 영역은 적색 빛과 녹색 빛을 감지할 수 있는 제1 단위 화소 영역과 청색 빛과 녹색 빛을 감지할 수 있는 제2 단위 화소 영역으로 이루어지며, 2개의 단위 화소 영역, 즉 상기 제1 및 제2 단위 화소 영역이 함께 하나의 컬러 픽셀을 이룰 수 있다. 일부 실시 예에서, 상기 단위 화소 영역은 청색 빛, 적색 빛 및 녹색 빛을 감지할 수 있어, 1개의 단위 화소 영역이 하나의 컬러 픽셀을 이룰 수 있다. 예를 들면, 도 1 내지 도 7b에서 설명하는 본 발명의 실시 예에 따른 이미지 센서들은 하나의 단위 화소 영역에서 2개의 다른 파장 대역의 빛을 감지할 수 있고, 도 8 내지 도 11b에서 설명하는 본 발명의 실시 예에 다른 이미지 센서들은 하나의 단위 화소 영역에서 3개의 다른 파장 대역의 빛을 감지할 수 있다.
반도체 기판(200), 예컨대 각각 벌크(bulk) 기판, 에피텍셜(epitaxial) 기판 또는 SOI(silicon on insulator) 기판 중 어느 하나일 수 있다. 반도체 기판(200)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 기판(200)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(200)은 제1 도전형을 가지는 반도체 기판을 기반으로 이루어질 수 있다. 반도체 기판(200)은 예를 들면, P형 반도체 기판일 수 있다.
액티브 화소 영역(APR) 및 암 화소 영역(BPR)의 반도체 기판(200) 내에는 복수의 광전 변환 소자(204)가 배치될 수 있다. 일부 실시 예에서, 상기 단위 화소 영역 각각에는 하나의 광전 변환 소자(204)가 배치될 수 있다. 광전 변환 소자(204)는 포토다이오드일 수 있다. 광전 변환 소자(204)는 제1 불순물 영역(204a)과 제2 불순물 영역(204b)을 포함할 수 있다. 제1 불순물 영역(204a)은 반도체 기판(200)의 제1 면(201a)으로부터 깊게 형성될 수 있다. 제2 불순물 영역(204b)은 반도체 기판(200)의 제1 면(201a)에 얇게 형성될 수 있다. 제1 불순물 영역(204a)과 제2 불순물 영역(204b)은 서로 다른 도전형을 가질 수 있다. 예를 들어, 제1 불순물 영역(204a)은 n형의 불순물이 도핑될 수 있고, 제2 불순물 영역(204b)은 p형의 불순물이 도핑될 수 있다.
각각의 광전 변환 소자(204)와 인접하는 반도체 기판(200) 내에는, 광전 변환 소자(204)와 이격되는 스토리지 노드 영역(206)이 배치될 수 있다. 스토리지 노드 영역(206)은 예를 들어, n형 불순물이 도핑될 수 있다. 스토리지 노드 영역(206)은 하나의 도핑 영역으로 이루어져 있다. 스토리지 노드 영역(206)은 광전 변환 소자(204)보다 작은 수평 면적을 가질 수 있다.
반도체 기판(200)의 제1 면(201a) 상에는 배선 구조체(220)가 배치된다. 배선 구조체(220)는 전면 층간 절연막(221)과 복수의 전면 배선(223)을 포함할 수 있다. 전면 층간 절연막(221)은 HDP(High Density Plasma) 산화막, TEOS 산화막, TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 또는 저유전막(low-k dielectric layer) 등이 사용될 수 있다. 복수의 전면 배선(223)은 예를 들어, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 또는 텅스텐(W)과 같은 금속 물질 또는 도전성 금속 질화물을 포함할 수 있다.
일부 실시 예에서, 배선 구조체(220) 상에는 지지막(208)이 부착착될 수 있다. 지지막(228)은 연마 공정을 통해 얇아진 반도체 기판(200)의 강도를 확보하기 위하여 사용될 수 있다. 지지막(228)은 예를 들면, 실리콘 산화물, 실리콘 질화물 및/또는 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 지지막(228)은 생략될 수 있다.
배선 구조체(220)에는 스토리지 노드 영역(206)과 접하며, 배선 구조체(220) 내로 연장되는 제1 콘택 비아(213), 및 배선 구조체(220) 내에 배치되며, 제1 콘택 비아(213)와 접하는 버퍼층(217)이 형성될 수 있다. 따라서 버퍼층(217)은 제1 콘택 비아(213)를 통하여 반도체 기판(200)에 형성된 스토로지 노드 영역(206)과 전기적으로 연결될 수 있다. 버퍼층(217)은 예를 들어, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 같은 금속 물질, 질화 티타늄(TiN)과 같은 도전성 금속 질화물 또는 탄소나노튜브를 포함할 수 있다.
일부 실시 예에서, 제1 콘택비아(213)의 수평단면적은 반도체 기판(200)의 제1 면(201a)으로부터 멀어질수록 점차적으로 넓어질 수 있다. 제1 콘택비아(213)는 예를 들어, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 또는 텅스텐(W)과 같은 금속 물질 또는 도전성 금속 질화물로 형성될 수 있다. 일부 실시 예에서, 제1 콘택비아(213)와 전면 층간 절연막(221) 사이에는 보호 절연막(도시 생략)이 배치될 수 있다. 상기 보호 절연막은 산화물 또는 질화물로 이루어질 수 있다.
이미지 센서(10)의 액티브 화소 영역(APR) 및 암 화소 영역(BPR)에는 반도체 기판(200)의 제2 면(201b)로부터 버퍼 영역(217)까지 반도체 기판(200)을 관통하여 연장되는 비아홀(225)을 형성될 수 있다. 일부 실시 예에서, 비아홀(225)의 폭은 버퍼 영역(217)으로부터 반도체 기판(200)의 제2 면(201b)으로 갈수록 점차적으로 넓어질 수 있다. 일부 실시 예에서, 비아홀(225)은 소자 분리막(202)을 관통하도록 형성될 수 있다.
비아홀(225)의 측면에는 측면 절연막(227)이 형성될 수 있다. 측면 절연막(227)은 산화물 또는 질화물로 이루어질 수 있다. 비아홀(225)은 제1 비아 플러그(229)로 채워질 수 있다. 제1 비아 플러그(229)는 측면 절연막(227)과 접촉하도록 비아홀(225)을 완전히 채울 수 있다. 따라서 제1 비아 플러그(229)는 반도체 기판(200)을 관통할 수 있다. 제1 비아 플러그(229)는 예를 들어, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 또는 텅스텐(W)과 같은 금속 물질 또는 도전성 금속 질화물로 형성될 수 있다.
반도체 기판(200)의 전력 공급 영역(PDR)에는 제2 면(201b)으로부터 반도체 기판(200)의 내부를 향하여 리세스된 제1 리세스 공간(200R)이 형성될 수 있다. 제1 리세스 공간(200R)의 내면 및 반도체 기판(200)의 제2 면(201b)을 컨포멀하게 덮는 반사 방지막(230)이 형성될 수 있다. 반사 방지막(230)은 반도체 기판(200)을 외부로부터 반도체 기판(200)의 제2 면(201b)을 향하여 입사되는 빛의 반사를 방지하여, 광전 변환 소자(204)로 빛을 입사시킬 수 있다. 반사 방지막(230)은 예를 들면, SiON, SiC, SICN, 및 SiCO 등으로 형성될 수 있다.
제1 리세스 공간(200R)에는 제1 리세스 공간(200R)의 내면을 덮는 반사 방지막(230)에 의하여 한정되는 제2 리세스 공간(230R)이 형성될 수 있다. 일부 실시 예에서, 반사 방지막(230)은 전력 공급 영역(PDR)에는 형성되지 않을 수 있다. 이 경우, 제2 리세스 공간(230R)은 형성되지 않을 수 있다.
반도체 기판(200) 상에는 제2 리세스 공간(230R)을 채우고, 반사 방지막(230)의 최상면으로부터 상측 방향으로 일부분이 돌출되는 제1 패드(260)가 형성된다. 따라서 제1 패드(260)는 제1 리세스 공간(200R), 또는 제2 리세스 공간(230R)에 배치되되, 제1 패드(260)의 상면은 반도체 기판(200)의 제2 면(201b)보다 높은 레벨에 위치할 수 있다. 제1 패드(260)와 도 2a 및 도 2b에 보인 제2 패드(262)와 함께 동일한 물질로 이루어지도록 형성될 수 있다. 제1 패드(260), 제2 패드(262)는 도 6a 및 도 6b에 보인 제3 패드(264)와 함께 동일한 물질로 이루어지도록 형성될 수 있다. 제1 패드(260), 제2 패드(262) 및 제3 패드(264)는 실질적으로 동일한 형상을 가지는 바, 자세한 설명은 생략하도록 한다.
제1 패드(260)는 예를 들면, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 또는 텅스텐(W)과 같은 금속 물질 또는 도전성 금속 질화물을 포함할 수 있다. 일부 실시 예에서, 전력 공급 영역(PDR)에 반사 방지막(230)이 형성되지 않는 경우, 제1 패드(260)는 제1 리세스 공간(230R)을 채우고, 반도체 기판(200)의 제2 면(201b)로부터 상측 방향으로 일부분이 돌출되게 형성될 수 있다.
이미지 센서(100)는 제1 패드(260)를 포함하는 복수의 패드(도 2a 또는 도 2b의 260 및 262)를 가질 수 있다. 제1 패드(260)는 외부로부터 DC 전력이 제공되는 DC 패드일 수 있다.
반도체 기판(200)의 제2 면(201b) 상에는 반사 방지막(230)을 사이에 두고 컬러필터층(240)이 형성될 수 있다. 컬러필터층(240)은 마이크로 렌즈(286)를 통해서 입사된 빛을 통과시켜 제2 면(201b)을 통하여 필요한 파장의 빛만을 광전 변환 소자(204)로 입사시킬 수 있다.
일부 실시 예에서, 컬러필터층(240)은 제1 컬러필터층(242) 및 제2 컬러필터층(244)을 포함할 수 있다. 상기 제1 단위 화소 영역 및 상기 제2 단위 화소 영역에는, 각각에 형성된 광전 변환 소자(204)에 대응되는 제1 컬러필터층(242) 및 제2 컬러필터층(244)이 배치될 수 있다. 일부 실시 예에서, 상기 제1 단위 화소 영역에 배치된 제1 컬러필터층(242)은 적색(R) 컬러 필터이고, 상기 제2 단위 화소 영역에 배치된 제2 컬러필터층(244)은 청색(R) 컬러 필터일 수 있다. 이에 따라, 상기 제1 단위 화소 영역에서는 제1 컬러필터층(242)이 적색 파장의 빛을 통과시켜, 상기 적색 파장이 광전 변환 소자(204)에 도달되도록 할 수 있다. 또한, 상기 제2 단위 화소 영역에서는 제2 컬러필터층(244)이 청색 파장의 빛을 통과시켜, 상기 청색 파장이 광전 변환 소자(204)에 도달되도록 할 수 있다.
반도체 기판(200)의 제2 면(201b) 상에는 컬러필터층(240)을 덮는 제1 커버 절연층(234)이 형성될 수 있다. 제1 커버 절연층(234)은 상면이 제1 패드(260)의 상면보다 높은 레벨을 가지도록 형성될 수 있다. 제1 커버 절연층(234)은 제1 패드(260)의 상면의 적어도 일부분을 덮지 않도록 형성될 수 있다. 제1 커버 절연층(234)은 예를 들면, 산화막, 질화막, 저유전막, 수지층, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시 예에서 제1 커버 절연층(234)은 다층 구조를 가질 수 있다. 일부 실시 예에서, 제1 커버 절연층(234)의 일부분이 컬러필터층(240)과 반사 방지막(230) 사이에 배치될 수 있다. 일부 실시 예에서, 컬러필터층(240)은 반사 방지막(230)과 접할 수 있다.
제1 커버 절연층(234) 내에는, 제1 커버 절연층(234)을 관통하여 제1 비아 플러그(229)와 전기적으로 연결되는 제2 비아 플러그(252)가 형성될 수 있다. 제2 비아 플러그(252)는 제1 커버 절연층(234)의 상면부터 하면까지 연장될 수 있다. 제2 비아 플러그(252)는 제1 커버 절연층(234)의 상면부터 하면까지 일체로 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제2 비아 플러그(252)는 제1 커버 절연층(234)의 상면부터 하면까지 다층 구조로 형성될 수 있다. 제2 비아 플러그(252)는 예를 들어, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 또는 텅스텐(W)과 같은 금속 물질 또는 도전성 금속 질화물로 형성될 수 있다. 제2 비아 플러그(252)의 적어도 일부분은 투명 도전 물질로 이루어질 수 있다. 일부 실시 예에서, 제2 비아 플러그(252)는 금속 물질로 이루어지는 부분 및 상기 금속 물질로 이루어지는 부분 상에 배치되는 투명 도전 물질로 이루어지는 부분으로 구성될 수 있으며, 제2 비아 플러그(252)의 투명 도전 물질로 이루어지는 부분은 후술할 하부 투명 전극층(272)과 함께 일체를 이룰 수 있다. 이 경우, 제2 비아 플러그(252)는 하부 투명 전극층(272)으로부터 반도체 기판(200)의 제2 면(201b)까지 연장되어, 하부 투명 전극층(272)과 제1 비아 플러그(229) 사이를 전기적으로 연결하는 도전 물질의 부분을 지칭하는 것일 수 있다.
제1 커버 절연층(234) 상에는 하부 투명 전극층(272)이 형성된다. 하부 투명 전극층(272)은 복수의 광전 변화 소자(204) 각각에 대응하도록 이격된 복수개로 이루어질 수 있다. 하부 투명 전극층(266)은 예를 들면, ITO, IZO, ZnO, SnO2, ATO(antimony-doped tin oxide), AZO(Al-doped zinc oxide), GZO(gallium-doped zinc oxide), TiO2, 또는 FTO(fluorine-doped tin oxide)와 같은 투명 도전 물질로 이루어질 수 있다.
일부 실시 예에서, 하부 투명 전극층(272)은 다마신(damascene) 방법으로 형성될 수 있다. 예를 들면, 제1 커버 절연층(234)의 상측에 형성되며 서로 이격된 복수개의 리세스 공간을 채우며, 제1 커버 절연층(234)을 덮도록 하부 투명 전극물질을 형성한 후, 제1 커버 절연층(234)의 상면이 노출되도록 상기 하부 투명 전극물질의 일부분을 제거하여, 상기 복수개의 리세스 공간 각각을 채우는 서로 이격된 복수개로 이루어진 하부 투명 전극층(272)를 형성할 수 있다. 하부 투명 전극층(272)의 상면과 제1 커버 절연층(234)의 최상단은 동일한 레벨을 가질 수 있다. 즉, 하부 투명 전극층(272)의 상면과 제1 커버 절연층(234)의 상면은 동일 레벨의 평면을 이룰 수 있다.
하부 투명 전극층(272)의 하면은 제1 패드(260)의 상면보다 높은 레벨에 위치할 수 있다. 구체적으로 제1 패드(260)의 상면과 하부 투명 전극층(272)의 하면은 반도체 기판(200)의 주면(main surface)에 대하여 제1 높이(h1)의 레벨 차이를 가질 수 있다. 제1 패드(260)가 하부 투명 전극층(272)보다 낮은 레벨에 위치하므로, 제1 패드(260)의 존재와 무관하게, 하부 투명 전극층(272)을 형성하기 위한 다마신 방법을 수행할 수 있다.
일부 실시 예에서, 상기 복수개의 리세스 공간 각각으로부터 기판(200)을 향하도록 제1 커버 절연층(234)의 적어도 일부분을 관통하는 복수개의 홀을 형성한 후, 상기 복수개의 홀 및 상기 복수개의 리세스 공간을 채우며 제1 커버 절연층(234)을 덮는 상기 하부 투명 전극 물질을 형성한 후, 제1 커버 절연층(234)의 상면이 노출되도록 상기 하부 투명 전극물질의 일부분을 제거하는 듀얼 다마신(dual damascene) 방법을 수행할 수 있다. 이를 통하여, 하부 투명 전극층(272) 및 하부 투명 전극층(272)와 일체를 제2 비아 플러그(252)의 적어도 일부분을 형성할 수 있다. 이 경우, 전술한 바와 같이 제2 비아 플러그(252)의 적어도 일부분은 투명 도전 물질로 이루어질 수 있다. 제2 비아 플러그(252)가 금속 물질로 이루어지는 부분 및 상기 금속 물질로 이루어지는 부분 상에 배치되는 투명 도전 물질로 이루어지는 부분으로 구성되는 경우, 상기 리세스 공간 및 상기 홀을 형성하는 과정에서 상기 홀의 저면에는 제2 비아 플러그(252)의 금속 물질로 이루어지는 부분이 노출될 수 있다.
액티브 화소 영역(APR) 및 암 화소 영역(BPR)에서, 하부 투명 전극층(272) 상에는 유기 광전층(274)이 형성될 수 있다. 유기 광전층(274)은 복수의 하부 투명 전극층(266) 상에 일체로 형성될 수 있다. 유기 광전층(274)은 하부 투명 전극층(272)의 상면과 제1 커버 절연층(234)의 상면이 이루는 동일 레벨의 평면 상에 걸쳐서 형성될 수 있다. 일부 실시 예에서, 유기 광전층(274)은 특정 파장의 빛에서만 광전 변화를 일으키는 유기물질일 수 있다. 예를 들어, 유기 광전층(274)은 녹색 빛의 파장에서만 광전 변화를 일으킬 수 있다. 예를 들어, 유기 광전층(274)은 제1 및 제2 화소 영역(P1, P2) 모두에서 약 500㎚ 내지 600㎚에서 최대 흡수 파장(λmax)을 나타낼 수 있다.
유기 광전층(274)은 p형 반도체 물질과 n형 반도체 물질이 pn 접합(pn flat junction) 또는 벌크 이종접합(bulk heterojunction)을 형성하는 층으로 단일 층 또는 다수 층으로 구성될 수 있으며, 입사된 광을 받아 엑시톤(exciton)을 생성한 후 생성된 엑시톤을 정공과 전자로 분리하는 층이다. 상기 p형 반도체 물질과 n형 반도체 물질은 각각 녹색 파장 영역의 광을 흡수할 수 있으며, 각각 약 500nm 내지 600nm의 파장 영역에서 최대 흡수 피크를 나타낼 수 있다. 상기 p형 반도체 물질과 상기 n형 반도체 물질은 각각 예컨대 약 1.5 eV 내지 3.5 eV의 밴드갭(bandgap)을 가질 수 있고, 상기 범위 내에서 약 2.0 eV 내지 2.5 eV의밴드갭을 가질 수 있다. 상기 p형 반도체 물질과 상기 n형 반도체 물질이 상기 범위의 밴드갭을 가짐으로써 녹색 파장 영역의 광을 흡수할 수 있으며, 구체적으로 약 500nm 내지 600nm의 파장 영역에서 최대 흡수 피크를 나타낼 수 있다.
유기 광전층(274)는 단일 층일 수도 있고 복수 층일 수 있다. 유기 광전층(274)는 예컨대 진성층(intrinsic layer, I층), p형 층/I층, I층/n형 층, p형 층/I층/n형 층, p형 층/n형 층 등 다양한 조합일 수 있다. 진성층(I층)은 상기 p형 반도체 화합물과 상기 n형 반도체 화합물이 약 1:100 내지 약 100:1의 비율로 혼합되어 포함될 수 있다. 상기 범위 내에서 약 1:50 내지 50:1의 비율로 포함될 수 있으며, 상기 범위 내에서 약 1:10 내지 10:1의 비율로 포함될 수 있으며, 상기 범위 내에서 약 1: 1의 비율로 포함될 수 있다. p형 반도체와 n형 반도체가 상기 범위의 조성비를 가짐으로써 효과적인 엑시톤 생성 및 pn 접합 형성에 유리하다. p형 층은 상기 p형 반도체 화합물을 포함할 수 있고, n형 층은 상기 n형 반도체 화합물을 포함할 수 있다.
유기 광전층(274)은 예를 들면, 약 1㎚ 내지 500㎚의 두께를 가질 수 있다. 일부 실시 예에서, 유기 광전층(274)은 약 5㎚ 내지 300㎚의 두께를 가질 수 있다. 유기 광전층(274)은 빛을 효과적으로 흡수하고 정공과 전자를 효과적으로 분리 및 전달함으로써 광전 변환 효율을 효과적으로 개선할 수 있는 두께를 가질 수 있다. 유기 광전층(274)과 제1 패드(260)의 서로 마주보는 단부는 제1 거리(d1)만큼 이격될 수 있다. 제1 거리(d1)는 예를 들면, 10㎛ 내지 700㎛일 수 있다.
유기 광전층(274) 상에는 상부 투명 전극층(276)이 형성된다. 상부 투명 전극층(276)은 예를 들면, ITO, IZO, ZnO, SnO2, ATO, AZO, GZO, TiO2, 또는 FTO로 이루어질 수 있다. 상부 투명 전극층(276)은 액티브 화소 영역(APR) 및 암 화소 영역(BPR)에 걸쳐서 일체를 이룰 수 있다. 즉, 상부 투명 전극층(276)은 복수의 광전 변화 소자(204)에 걸쳐서 일체를 이룰 수 있다. 일부 실시 예에서, 상부 투명 전극층(276)은 유기 광전층(274)의 상면 및 측면을 모두 덮도록 형성될 수 있다.
상부 투명 전극층(276)은 액티브 화소 영역(APR) 및 암 화소 영역(BPR)로부터 전력 공급 영역(PDR)의 일부분까지 일체를 이루며 연장될 수 있다. 구체적으로 상부 투명 전극층(276)은 유기 광전층(274)의 단부로부터 소정거리만큼 제1 패드(260)를 향하여 연장되도록 형성될 수 있다. 상부 투명 전극층(276)은 유기 광전층(274)의 단부로부터 제1 거리(d1)보다 짧은 거리만큼 제1 패드(260)를 향하여 연장될 수 있다. 예를 들면, 상부 투명 전극층(276) 중 유기 광전층(274)의 단부로부터 제1 패드(260)를 향하여 연장되는 연장부(276E)의 연장 길이는 2㎛ 내지 150㎛일 수 있다.
본 명세서에서는, 상기 단위 화소 영역 각각에 대응하도록 이격되어 복수개로 이루어지는 투명 전극층(예를 들면, 하부 투명 전극층(272))을 제1 투명 전극층이라 호칭할 수 있고, 복수의 상기 단위 화소 영역에 걸쳐서 일체를 이루는 투명 전극층(예를 들면, 상부 투명 전극층(274))을 제2 투명 전극층이라 호칭할 수 있다.
제1 커버 절연층(234) 및 상부 투명 전극층(276) 상에는 제2 커버 절연층(282)이 형성될 수 있다. 제2 커버 절연층(282)은 투명한 절연 물질로 이루어질 수 있다. 제2 커버 절연층(282)은 예를 들면, 실리콘 산화막, 또는 금속 산화막으로 이루어질 수 있다.
제2 커버 절연층(282)은 제1 패드(260)의 상면의 적어도 일부분을 덮지 않도록 형성될 수 있다. 또한 제2 커버 절연층(282)은 상부 투명 전극층(276)의 일부분을 덮지 않도록 형성될 수 있다. 예를 들면, 제2 커버 절연층(282)은 유기 광전층(274)의 단부로부터 제1 패드(260)를 향하여 연장되는 상부 투명 전극층(276)의 연장부(276E) 중 일부분인 제1 부분(276E1)을 덮지 않도록 형성될 수 있다. 상부 투명 전극층(276)의 연장부(276E) 중 제2 커버 절연층(282)에 의하여 덮이지 않는 제1 부분(276E1)의 연장 길이인 제2 거리(d2)는, 연장부(276E)의 나머지 부분, 즉 제2 커버 절연층(282)에 의하여 덮이는 부분인 제2 부분(276E2)의 연장 길이인 제3 거리(d3)보다 큰 값을 가질 수 있다. 제2 부분(276E2)은, 암 화소 영역(BPR)에 배치되는 상부 투명 전극층(276)의 부분과 제1 부분(276E1) 사이에 배치되는, 상부 투명 전극층(276)의 부분이다. 일부 실시 예에서, 상부 투명 전극층(276)의 연장부(276E)는 모두 제2 커버 절연층(282)에 의하여 덮이지 않을 수 있다. 예를 들면, 제2 거리(d2)는 2㎛ 내지 150㎛이고, 제3 거리(d3)는 0 내지 148㎛일 수 있다.
여기에서 제1 거리(d1), 제2 거리(d2) 및 제3 거리(d3)는 유기 광전층(274)의 단부, 즉 암 화소 영역(BPR)의 가장자리로부터 제1 패드(260)를 향하는 방향에 따른 거리를 의미한다.
일부 실시 예에서, 제2 커버 절연층(282) 상에는 제3 커버 절연층(284)이 형성될 수 있다. 제3 커버 절연층(284)은 제2 커버 절연층(282) 상면의 일부분만을 덮도록 형성될 수 있다. 제3 커버 절연층(284)은 제1 패드(260)로부터 상부 투명 전극층(276)의 연장부(276E) 중 제1 부분(276E1)까지는 덮지 않을 수 있고, 제2 부분(276E2) 및 액티브 화소 영역(APR)과 암 화소 영역(BPR) 상에 형성된 제2 커버 절연층(282)의 상면을 덮을 수 있다. 제3 커버 절연층(284)은 투명한 절연 물질로 이루어질 수 있다. 제3 커버 절연층(284)은 예를 들면, 실리콘 산질화막으로 이루어질 수 있다. 일부 실시 예에서, 제3 커버 절연층(284)은 생략될 수 있다.
일부 실시 예에서, 제1 내지 제3 커버 절연층(234, 282, 284)이 제1 패드(260)를 모두 덮도록 형성한 후에, 제1 내지 제3 커버 절연층(234, 282, 284)의 일부분을 제거하여 제1 패드(260)의 적어도 일부분을 노출시킬 수 있다. 마찬가지로, 일부 실시 예에서, 제2 및 제3 커버 절연층(282, 284)이 제1 커버 절연층(234)의 상면을 모두 덮도록 형성한 후, 제2 및 제3 커버 절연층(282, 284)의 일부분을 제거하여, 상부 투명 전극층(276)의 연장부(276E) 중 제1 부분(276E1)을 노출시킬 수 있다.
액티브 화소 영역(APR)에서, 제3 커버 절연층(284) 상에는 컬러필터층(240)에 대응되는 마이크로 렌즈(286)를 형성한다. 일부 실시 예에서, 제3 커버 절연층(284)이 생략된 경우, 마이크로 렌즈(286)는 제2 커버 절연층(282) 상에 형성될 수 있다. 마이크로 렌즈(286)는 대응하는 컬러필터층(240)과 중첩되게 형성될 수 있다. 마이크로 렌즈(286)는 복수의 컬러필터층(240)에 대응되는 복수개가 형성될 수 있다. 마이크로 렌즈(286)는 광전 변환 소자(204) 이외의 영역으로 입사하는 빛의 경로를 변경시켜 광전 변환 소자(204)로 빛을 집광시킬 수 있다.
전력 공급 영역(PDR) 및 암 화소 영역(BPR)에는, 제1 패드(260) 및 상부 투명 전극층(276)의 연장부(276E) 중 제1 부분(276E1)과 각각 접하여 제1 패드(260)와 제1 부분(276E1)을 전기적으로 연결하는 연결 배선층(290)이 형성된다. 연결 배선층(290)은 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 텅스텐(W)과 같은 금속 물질이나 도전성 금속 질화물의 단층 구조, 또는 이들의 조합으로 이루어지는 복층 구조로 이루어질 수 있다.
일부 실시 예에서, 연결 배선층(290)은 상부 투명 전극층(276)의 연장부(276E) 중 제1 부분(276E1) 모두와 접할 수 있다. 일부 실시 예에서, 연결 배선층(290)은 상부 투명 전극층(276)의 연장부(276E) 중 제1 부분(276E1)의 일부분과 접할 수 있다.
연결 배선층(290)은 제1 패드(260)와 제1 부분(276E1)을 연결하는 연결부(292)와 연결부(292)로부터 연장되어 암 화소 영역(BPR) 상을 덮는 커버부(294)로 이루어질 수 있다. 일부 실시 예에서, 연결부(292)와 커버부(294)는 일체를 이룰 수 있다.
연결부(292)는 제1 패드(260) 상으로부터 상부 투명 전극층(276)의 연장부(276E) 중 제1 부분(276E1) 상까지 연장될 수 있다. 연결부(292)는 제1 패드(260)의 상면과 접하는 제1 접촉부(CT1), 상부 투명 전극층(276)의 연장부(276E) 중 제1 부분(276E1)과 접하는 제2 접촉부(CT2), 및 제1 접촉부(CT1) 및 제2 접촉부(CT2) 사이에서 이들을 연결하는 나머지 부분으로 이루어질 수 있다. 일부 실시 예에서, 연결부(292)는 라인 형상을 가질 수 있다. 일부 실시 예에서, 연결부(292) 중 제2 접촉부(CT2) 또는 제2 접촉부(CT2) 및 제2 접촉부(CT2)에 인접하는 부분을 제외한 부분은 라인 형상을 가질 수 있다.
커버부(294)는 연결부(292)로부터 연장되어 암 화소 영역(BPR)의 제3 커버 절연층(284) 상을 덮을 수 있다. 커버부(294)는 암 화소 영역(BPR)을 모두 덮을 수 있다. 구체적으로 커버부(294)는 반도체 기판(200)의 주면에 대하여 수직 방향으로, 암 화소 영역(BPR)에 배치되는 상기 단위 화소 영역과 모두 중첩(overlap)될 수 있다. 커버부(294)는 예를 들면, 제1 패드(260)를 향하는 암 화소 영역(BPR)의 가장자리로부터 액티브 화소 영역(APR)을 향하여 제4 거리(d4)만큼 연장될 수 있다. 제4 거리(d4)는 예를 들면, 250㎛보다 작을 수 있다.
연결 배선층(290)은 반도체 기판(200)의 주면에 대하여 제1 패드(260)의 상면과 같거나 높은 레벨에 위치하도록 형성될 수 있다. 즉, 연결 배선층(290)은 제1 패드(260)의 상면보다 낮은 레벨에는 형성되지 않을 수 있다. 따라서 연결 배선층(290)은 반도체 기판(200) 내부를 경유하지 않을 수 있다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 평면 배치도들이다. 도 2a 및 도 2b는 도 1에 보인 이미지 센서의 요부를 나타내는 평면 배치도들로, 도 2a 및 도 2b에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 2a를 참조하면, 이미지 센서(100)는 액티브 화소 영역(APR), 암 화소 영역(BPR) 및 전력 공급 영역(PDR)을 포함한다. 일부 실시 예에서, 암 화소 영역(BPR)은 액티브 화소 영역(APR)을 둘러싸도록 배치될 수 있다. 일부 실시 예에서, 전력 공급 영역(PDR)은 액티브 화소 영역(APR), 암 화소 영역(BPR)을 둘러싸도록 배치될 수 있다.
본 명세서에서 이미지 센서의 전력 공급 영역(PDR)은, 액티브 화소 영역(APR), 암 화소 영역(BPR)을 제외한 부분을 모두 의미할 수 있다. 예를 들면, 전력 공급 영역(PDR)에는 전력, 이미지 센서의 제어 신호, 및/또는 이미지 센서에서 획득된 화소 신호 등을 처리하기 위한 회로 및 이를 연결하기 위한 배선이 배치될 수 있다.
액티브 화소 영역(APR) 및 암 화소 영역(BPR)에는 각각 복수의 액티브 화소(APX) 및 복수의 암 화소(BPX)가 배치된다. 액티브 화소(APX)와 암 화소(BPX)는 실질적인 구성은 동일하나, 액티브 화소(APX)는 실제 화소 정보를 획득하는 데에 사용되고, 암 화소(BPX)는 암 전류의 측정을 위해서 사용될 수 있다. 액티브 화소 영역(APR)에는 마이크로 렌즈(도 1의 286)가 배치되나, 암 화소 영역(BPR)에는 마이크로 렌즈(286)가 배치되지 않을 수 있다. 복수의 액티브 화소(APX) 및 복수의 암 화소(BPX) 각각에는 광전 변환 소자(도 1의 204)가 배치될 수 있다. 복수의 하부 투명 전극층(도 1의 272)은 복수의 액티브 화소(APX) 및 복수의 암 화소(BPX)에 대응하도록 배치될 수 있다.
액티브 화소 영역(APR) 및 암 화소 영역(BPR) 상에는 상부 투명 전극층(276)이 배치될 수 있다. 상부 투명 전극층(276)은 복수의 액티브 화소(APX) 및 복수의 암 화소(BPX)에 걸쳐서 일체를 이룰 수 있다. 상부 투명 전극층(276)은 액티브 화소 영역(APR) 및 암 화소 영역(BPR)로부터 연장되어 전력 공급 영역(PDR)의 일부분 상에 배치되는 연장부(276E)를 가질 수 있다. 연장부(276E)는 제1 부분(276E1) 및 제2 부분(276E2)으로 이루어질 수 있다.
전력 공급 영역(PDR)에는 복수의 패드(260, 262)가 배치될 수 있다. 복수의 패드(260, 262)는 액티브 화소 영역(APR) 및 암 화소 영역(BPR)의 주변을 따라서 전력 공급 영역(PRD)에 배치될 수 있다. 복수의 패드(260, 262)는 제1 패드(260) 및 제2 패드(260)를 포함할 수 있다. 제1 패드(260)는 외부로부터 DC 전력이 제공되는 DC 패드일 수 있다. 제2 패드(262)는 외부로부터 AC 전력, DC 전력 또는 제어 신호가 제공되거나, 외부와 데이터 신호를 주고 받는 패드들일 수 있다. 일부 실시 예에서, 제2 패드(262) 중에도 외부로부터 DC 전력이 제공되는 DC 패드가 있을 수 있다. 구체적으로 제1 패드(260)는, 외부로부터 DC 전력이 제공되는 DC 패드 중 상부 투명 전극층(276)과 전기적으로 연결되어, 상부 투명 전극층(276)에 DC 전력을 공급하는 패드를 의미한다.
이미지 센서(100)는 연결 배선층(290)을 포함한다. 연결 배선층(290)은 연결부(292)와 커버부(294)로 이루어질 수 있다. 연결부(292)는 제1 패드(260)와 접하는 부분인 제1 접촉부(CT1)로부터 제1 부분(276E1)과 접하는 부분인 제2 접촉부(CT2)까지의 연결 배선층(290)의 부분을 의미한다. 따라서 제2 부분(276E1)은 연결부(292)와 접하지 않을 수 있다. 연결부(292)는 제1 패드(260)와 제1 부분(276E1)을 전기적으로 연결할 수 있다. 커버부(294)는 연결부(292)로부터 연장되어 암 화소 영역(BPR) 상을 덮을 수 있다. 일부 실시 예에서, 연결부(292)와 커버부(294)는 일체를 이룰 수 있다.
연결부(292)는 액티브 화소 영역(APR) 및 암 화소 영역(BPR)의 가장자리, 즉 예를 들면 암 화소 영역(BPR)의 외측 가장자리에 인접하여 복수개가 형성될 수 있다. 일부 실시 예에서, 암 화소 영역(BPR)의 외측 가장자리가 4개의 변으로 이루어진 경우, 연결부(292)는 암 화소 영역(BPR)의 외측 가장자리를 이루는 4개의 변 각각에 적어도 하나가 인접하도록 형성되는 복수개일 수 있다. 즉, 연결부(292)는 상부 투명 전극층(276)의 가장자리를 구성하는 4개의 변에 인접하는 상부 투명 전극층(276)의 부분 각각에 적어도 하나가 접하도록 형성될 수 있다. 이 경우, 제1 패드(260)도 연결부(292)에 대응하여, 암 화소 영역(BPR)의 4개의 외측 가장자리 각각에 대응하여 적어도 하나가 형성되는 복수개일 수 있다.
일부 실시 예에서, 도 2a에 도시된 상부 투명 전극층(276)의 연장부(276E)의 제1 부분(276E1) 중 연결부(292)에 의하여 덮이지 않는 부분은 형성되지 않을 수 있다.
커버부(294)는 암 화소 영역(BPR) 상에 배치될 수 있다. 커버부(294)는 암 화소 영역(BPR)에 배치되는 암 화소(BPX)를 모두 덮을 수 있다. 커버부(294)는 내부에 오픈 공간(290O)을 가질 수 있다. 커버부(294)의 오픈 공간(290O)은 액티브 화소 영역(APR)에 대응하도록 위치할 수 있다. 즉, 커버부(294)의 오픈 공간(290O)의 하측에는 복수의 액티브 화소(APX)가 배치될 수 있다. 따라서 커버부(294)는 액티브 화소 영역(APR)을 감싸도록 연속적으로 연장되며 암 화소(BPX)를 덮는 링 형상일 수 있다.
도 2b를 참조하면, 이미지 센서(100a)는 연결 배선층(290a)을 포함한다. 연결 배선층(290a)은 연결부(292a)와 커버부(294)로 이루어질 수 있다. 연결부(292a)는 제1 패드(260)와 접하는 부분인 제1 접촉부(CT1)로부터 제1 부분(276E1)과 접하는 부분인 제2 접촉부(CT2a)까지의 연결 배선층(290)의 부분을 의미한다. 도 2a에 보인 이미지 센서(100)의 연결 배선층(290)의 연결부(292)와 달리, 도 2b의 이미지 센서(100a)의 연결 배선층(290a)의 연결부(292a)는 제2 접촉부(CT2a)가 제2 부분(276E2)을 감싸도록 연속적으로 연장되며 제1 부분(276E1)과 접하는 링 형상일 수 있다. 따라서 연결부(292a)의 제2 접촉부(CT2a)는 커버부(294)의 주위를 감쌀 수 있다. 연결부(292a)는 제2 접촉부(CT2a) 또는 제2 접촉부(CT2a)에 인접하는 부분을 제외한 부분, 즉 제1 접촉부(CT1)와 제1 접촉부(CT1)과 제2 접촉부(CT2a) 사이를 연결하는 부분의 적어도 일부분이 라인 형상을 가질 수 있다.
제2 접촉부(CT2a)가 제2 부분(276E2)을 감싸도록 연속적으로 연장되며 제1 부분(276E1)과 접하므로, 상부 투명 전극층(276)에는 전체적으로 균일한 DC 전력이 공급될 수 있다.
도 1 내지 도 2b를 함께 참조하면, 이미지 센서(100, 100a)는 제1 패드(260)와 상부 투명 전극층(276)을 연결 배선층(290, 290a)의 연결부(292, 292a)를 통하여 직접 연결할 수 있다. 따라서, 제1 패드(260)에 외부로부터 제공되는 DC 전력을 반도체 기판(200)을 경유하지 않고 직접 상부 투명 전극층(276)에 제공할 수 있다.
반도체 기판을 경유하여 제1 패드로부터 상부 투명 전극층에 DC 전력을 제공할 경우에는 반도체 기판에 전력 인가를 위한 별도의 전력 회로 영역이 형성되어야 하므로, 이미지 센서의 면적이 증가한다.
그러나, 본 발명의 실시 예에 따른 이미지 센서(100, 100a)는 제1 패드(260)와 상부 투명 전극층(276)을 연결 배선층(290, 290a)의 연결부(292, 292a)를 통하여 직접 연결하여 별도의 전력 회로 영역이 형성될 필요가 없어 면적이 감소될 수 있다.
또한, 연결부(292, 292a)는 커버부(294, 294a)와 함께 동일한 물질로 이루어지도록 형성되므로, 연결부(292, 292a)의 형성을 위한 별도의 공정이 요구되지 않는다. 또한, 커버부(294, 294a)에도 연결부(292, 292a)를 통하여 DC 전력이 제공되는 바, 커버부(294, 294a)가 전기적으로 플로우팅(floating)되는 것을 방지하여, 이미지 센서(100, 100a)의 신뢰성이 향상될 수 있다.
도 3은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이고, 도 4는 도 3에 보인 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 평면 배치도이다. 도 3 및 도 4에 대한 설명 중 도 1 내지 도 2b와 중복되는 내용은 생략될 수 있다.
도 3을 참조하면, 이미지 센서(102)는 액티브 화소 영역(APR), 및 전력 공급 영역(PDR)을 포함하는 반도체 기판(200), 및 연결 배선층(292b)을 포함한다. 전력 공급 영역(PDR)을 둘러싸도록 배치될 수 있다.
도 3에 보인 이미지 센서(102)의 연결 배선층(292b)은 도 1에 보인 연결 배선층(290)과 달리, 커버부(294)를 가지지 않을 수 있다. 즉, 도 3에 보인 이미지 센서(102)의 연결 배선층(292b)은 도 1에 보인 연결 배선층(290)의 연결부(292)에 대응될 수 있다.
이미지 센서(102)는 도 1에 보인 암 화소 영역(BPR)을 가지지 않을 수 있다. 일부 실시 예에서, 이미지 센서(102)는 액티브 화소 영역(APR)과 이격된 별도의 영역에 도 1에 보인 암화소 영역(BPR)에 대응되는 영역을 가질 수 있다.
따라서, 연결 배선층(292b)은 제1 패드(260) 상으로부터 상부 투명 전극층(276)의 연장부(276E) 중 제1 부분(276E1) 상까지만 연장될 수 있다.
별도로 도시하지 않았으나, 일부 실시 예에서, 연결 배선층(292b)의 제2 접촉부(CT2)는 도 2b에 보인 제2 접촉부(CT2a)와 같이 액티브 활성 영역(APR)을 감싸도록 연장되는 링 형상을 가질 수 있다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도들이고, 도 6a 및 도 6b는 본 발명의 실시 예의 양상들에 따른 이미지 센서의 요부를 나타내는 평면 배치도들이다. 도 5a 및 도 6b에 대한 설명 중 도 1 내지 도 4와 중복되는 내용은 생략될 수 있다. 도 5a 및 도 5b의 기재된 부재 번호 중 2개의 부재 번호가 함께 기재된 것(104/104a 290b/290c, 294b/294c) 중 전자는 도 6a에 도시한 본 발명의 실시 예의 양상에 해당하는 부재 번호이고, 후자는 도 6b에 도시한 본 발명의 실시 예의 양상에 해당하는 부재 번호이다.
도 5a 내지 도 6a를 함께 참조하면, 이미지 센서(104)는 액티브 화소 영역(APR), 암 화소 영역(BPR), 및 전력 공급 영역(PDR)을 포함하는 반도체 기판(200), 및 연결 배선층(290b)을 포함한다. 암 화소 영역(BPR)은 액티브 화소 영역(APR)의 적어도 일측에 배치될 수 있다. 즉, 도 1 내지 도 2b에서 이미지 센서(100, 100a)와 달리, 이미지 센서(104)의 암 화소 영역(BPR)은 액티브 화소(APR)를 둘러싸지 않을 수 있다.
이미지 센서(104)는 제1 패드(260), 제2 패드(262) 및 제3 패드(264)를 포함한다. 제1 패드(260) 및 제3 패드(264)는 외부로부터 DC 전력이 제공되는 DC 패드일 수 있다. 일부 실시 예에서, 제1 패드(260)와 제3 패드(264)는 동일한 전압의 DC 전력이 제공될 수 있다. 일부 실시 예에서, 제1 패드(260)와 제3 패드(264)는 다른 전압의 DC 전력이 제공될 수 있다. 일부 실시 예에서, 제1 패드(260)와 제3 패드(264) 중 하나에는 접지(ground)가 제공될 수 있다.
연결 배선층(290b)은 제1 연결부(292b), 제2 연결부(292c) 및 커버부(294b)를 포함한다. 도 5a는 이미지 센서(104)를 제1 연결부(292b)의 연장 방향을 따라서 절단한 단면도이고, 도 5b는 이미지 센서(104)를 제2 연결부(292c)를 따라서 절단한 단면도이다.
제1 연결부(292b)는 제1 패드(260) 상으로부터 상부 투명 전극층(276)의 연장부(276E) 중 제1 부분(276E1) 상까지만 연장되어, 제1 패드(260)와 제1 부분(276E1)을 전기적으로 연결할 수 있다. 제1 연결부(292b)와 커버부(294b)는 서로 이격될 수 있다. 제2 연결부(292c)는 제3 패드(264)로부터 커버부(294b)까지 연장되어, 제3 패드(264)와 커버부(294b)를 전기적으로 연결할 수 있다. 일부 실시 예에서, 제2 연결부(292c)와 커버부(294b)는 일체를 이룰 수 있다.
커버부(294b)는 암 화소 영역(BPR) 상을 덮을 수 있다. 암 화소 영역(BPR)이 액티브 화소 영역(APR)의 적어도 일측에 배치되는 바, 커버부(294b) 또한 액티브 화소 영역(APR)의 적어도 일측 상에 배치될 수 있고, 액티브 화소(APR)를 둘러싸지 않을 수 있다.
제1 연결부(292b), 제2 연결부(292c) 및 커버부(294b)는 함께 형성되어, 동일 물질로 이루어질 수 있다.
도 5a, 도 5b 및 도 6b를 함께 참조하면, 이미지 센서(104a)는 액티브 화소 영역(APR), 암 화소 영역(BPR), 및 전력 공급 영역(PDR)을 포함하는 반도체 기판(200), 및 연결 배선층(290c)을 포함한다. 암 화소 영역(BPR)은 액티브 화소 영역(APR)을 둘러싸도록 배치될 수 있다.
이미지 센서(104a)는 제1 패드(260), 제2 패드(262) 및 제3 패드(264)를 포함한다. 연결 배선층(290c)은 제1 연결부(292b), 제2 연결부(292c) 및 커버부(294c)를 포함한다. 도 5a는 이미지 센서(104a)를 제1 연결부(292b)의 연장 방향을 따라서 절단한 단면도이고, 도 5b는 이미지 센서(104a)를 제2 연결부(292c)를 따라서 절단한 단면도이다.
제1 연결부(292c)는 제1 패드(260) 상으로부터 상부 투명 전극층(276)의 연장부(276E) 중 제1 부분(276E1) 상까지만 연장되어, 제1 패드(260)와 제1 부분(276E1)을 전기적으로 연결할 수 있다. 제1 연결부(292b)와 커버부(294c)는 서로 이격될 수 있다. 제2 연결부(292c)는 제3 패드(264)로부터 커버부(294c)까지 연장되어, 제3 패드(264)와 커버부(294c)를 전기적으로 연결할 수 있다. 일부 실시 예에서, 제2 연결부(292c)와 커버부(294c)는 일체를 이룰 수 있다. 커버부(294c)는 암 화소 영역(BPR) 상을 덮을 수 있다. 커버부(294c)는 액티브 화소 영역(APR)을 감싸도록 연속적으로 연장되며 암 화소(BPX)를 덮는 링 형상일 수 있다.
제1 연결부(292b), 제2 연결부(292c) 및 커버부(294c)는 함께 형성되어, 동일 물질로 이루어질 수 있다.
도 5a 내지 도 6b를 함께 참조하면, 이미지 센서(104, 104a)의 연결 배선층(290b, 290c)은 제1 패드(260)와 상부 투명 전극층(276)을 전기적으로 연결하는 제1 연결부(292b)와 제3 패드(262)와 커버부(294b, 294c)를 전기적으로 연결하는 제2 연결부(292c)를 별도로 구비한다. 따라서, 상부 투명 전극층(276)과 커버부(294b, 294c)에 다른 전위의 DC 전력을 제공할 수 있다. 예를 들면, 상부 투명 전극층(276)에는 양의 DC 전력을 제공하고, 커버부(294b, 294c)에는 접지를 제공할 수 있다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 이미지 센서의 리드아웃 회로도들이다.
도 7a를 참조하면, OPD와 B_PD는 하나의 플로팅 디퓨전 영역(FD)을 공유한다. 또한, 다른 예에서, OPD와 R_PD는 하나의 플로팅 디퓨전 영역(FD)을 공유한다. 플로팅 디퓨전 영역(FD)은 플로팅 디퓨전 노드로 불릴수 있다. 픽셀 관점에서 보면, 녹색 픽셀과 적색 픽셀은 하나의 플로팅 디퓨전 영역(FD)을 공유한다. 또한 녹색 픽셀과 청색 픽셀은 하나의 플로팅 디퓨전 영역(FD)을 공유한다.
리드아웃 회로는 두 개의 전송 트랜지스터들(TG1과 TG2), 플로팅 디퓨전 영역(FD), 리셋 트랜지스터(RX)와, 드라이브 트랜지스터(DX), 및 선택 트랜지스터(SX)를 포함한다.
제1 전송 트랜지스터(TG1)는 제1 전송 제어 신호(TS1)에 응답하여 동작하고, 제2 전송 트랜지스터(TG2)는 제2 전송 제어 신호(TS2)에 응답하여 동작하고, 리셋 트랜지스터(RX)는 리셋 제어 신호(RS)에 응답하여 동작하고, 선택 트랜지스터(SX)는 선택 신호(SEL)에 응답하여 동작한다.
제1 전송 제어 신호(TS1)의 활성화 시간과 제2 전송 제어 신호(TS2)의 활성화 시간이 적절히 제어되면, B_PD 또는 R_PD에 의해 생성된 전기 전하들에 상응하는 신호와 OPD에 의해 생성된 전기 전하들에 상응하는 신호는 각 트랜지스터(DX, 및 SX)의 동작에 따라 컬럼 라인(COL)으로 전송될 수 있다.
여기서, OPD, B_PD, 또는 R_PD는 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(pinned photo diode(PPD)), 또는 이들의 조합으로 구현될 수 있다.
예를 들면, OPD는 도 1 내지 도 6b에서 보인 유기 광전층(274)에 의하여 구성될 수 있다. 예를 들면, B_PD 또는 R_PD는 도 1 내지 도 6b에서 보인 광전 변환 소자(204)에 의하여 구성될 수 있다. 예를 들면, B_PD는 도 1 내지 도 6b에서 보인 제1 컬러필터층(242)에 대응하는 광전 변환 소자(204)에 의하여 구성될 수 있다. 예를 들면, 예를 들면, R_PD는 도 1 내지 도 6b에서 보인 제2 컬러필터층(244)에 대응하는 광전 변환 소자(204)에 의하여 구성될 수 있다.
도 7b를 참조하면, R_PD에 의해 생성된 전기 전하들을 리드아웃하는 제1 리드아웃 회로와 OPD에 의해 생성된 전기 전하들을 리드아웃하는 제2 리드아웃 회로는 서로 분리되어 있다. 픽셀 관점에서 표현하면, 녹색 픽셀과 적색 픽셀은 서로 분리되어 있다.
제1 리드아웃 회로는 제1 전송 트랜지스터(TG1), 제1 플로팅 디퓨전 영역(FD1), 제1 리셋 트랜지스터(RX1), 제1 드라이브 트랜지스터(DX1), 및 제1 선택 트랜지스터(SX1)를 포함한다.
제1 전송 트랜지스터(TG1)는 제1 전송 제어 신호(TS1)에 응답하여 동작하고, 제1 리셋 트랜지스터(RX1)는 제1 리셋 제어 신호(RS1)에 응답하여 동작하고, 제1 선택 트랜지스터(SX1)는 제1 선택 신호(SEL1)에 응답하여 동작한다.
제2 리드아웃 회로는 제2 전송 트랜지스터(TG2), 제2 플로팅 디퓨전 영역(FD2), 제2 리셋 트랜지스터(RX2), 제2 드라이브 트랜지스터(DX2), 및 제2 선택 트랜지스터(SX2)를 포함한다.
제2 전송 트랜지스터(TG2)는 제2 전송 제어 신호(TS2)에 응답하여 동작하고, 제2 리셋 트랜지스터(RX2)는 제2리셋 제어 신호(RS2)에 응답하여 동작하고, 제2 선택 트랜지스터(SX2)는 제2 선택 신호(SEL2)에 응답하여 동작한다.
제1 전송 제어 신호(TS1)의 활성화 시간과 제2 전송 제어 신호(TS2)의 활성화 시간이 적절히 제어되면, B_PD 또는 R_PD에 의해 생성된 전기 전하들에 상응하는 신호와 OPD에 의해 생성된 전기 전하들에 상응하는 신호는 각 트랜지스터(DX1과 SX1, 및 DX2와 SX2)의 동작에 따라 컬럼 라인(COL)으로 전송될 수 있다.
도 8 내지 도 10은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도들이다. 도 8 내지 도 10에 대한 설명 중 도 1 내지 도 6b와 중복되는 내용은 생략될 있다.
도 8을 참조하면, 이미지 센서(110)는 제1 하부 투명 전극층(272A), 제1 상부 투명 전극층(276A), 및 제1 하부 투명 전극층(272A)과 제1 상부 투명 전극층(276A) 사이에 배치되는 제1 유기 광전층(274A), 제2 하부 투명 전극층(272B), 제2 상부 투명 전극층(276B), 및 제2 하부 투명 전극층(272B)과 제2 상부 투명 전극층(276B) 사이에 배치되는 제2 유기 광전층(274B), 그리고 제3 하부 투명 전극층(272C), 제3 상부 투명 전극층(276C), 및 제3 하부 투명 전극층(272C)과 제3 상부 투명 전극층(276C) 사이에 배치되는 제3 유기 광전층(274C)을 포함한다.
이미지 센서(110)는 도 1 내지 도 6b에서 설명한 광전 변환 소자(204)를 가지질 않을 수 있다.
제1 하부 투명 전극층(272A), 제1 유기 광전층(274A), 제1 상부 투명 전극층(276A), 제2 하부 투명 전극층(272B), 제2 유기 광전층(274B), 제2 상부 투명 전극층(276B), 제3 하부 투명 전극층(272C), 제3 유기 광전층(274C), 및 제3 상부 투명 전극층(276C)은 반도체 기판(200)의 제2 면(201b)으로부터 순차적으로 적층될 수 있다.
제1 상부 투명 전극층(276A)과 제2 하부 투명 전극층(272B) 사이, 제2 상부 투명 전극층(276B)과 제3 하부 투명 전극층(272C) 사이에는 제1 커버 절연층(234)의 일부분이 배치되어, 서로 전기적으로 연결되지 않도록 할 수 있다.
제1 유기 광전층(274A), 제2 유기 광전층(274B) 및 제3 유기 광전층(274C)은 각각 서로 다른 특정 파장의 빛에서만 광전 변화를 일으키는 유기물질일 수 있다. 예를 들어, 제1 유기 광전층(274A)은 적색 빛의 파장에서만 광전 변화를 일으킬 수 있고, 제2 유기 광전층(274B)은 녹색 빛의 파장에서만 광전 변화를 일으킬 수 있고, 제3 유기 광전층(274C)은 적색 빛의 파장에서만 광전 변화를 일으킬 수 있다.
제1 유기 광전층(274A)은 예를 들면, zinc phthalocyanine(ZnPc) /titanyl-oxophthalocyanine(TiOPc)/Alq3의 혼합물을 포함할 수 있고, 제2 유기 광전층(274B)은 boronsubphthalocyanine chloride(SubPc), N,-N' dimethyl quinacridone(DMQA), dibutylsubstituted dicyanovinyl-terthiophene(DCV3T)등의 혼합물을 포함할 수 있고, 제3 유기 광전층(274C)은 Coumarin 30:C60 /Tris(8-hydroxyquinolinato)aluminium(Alq3)의 혼합물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 내지 제3 하부 투명 전극층(272A, 272B, 272C)은 각각 서로 이격된 복수개로 이루어질 수 있다. 제1 내지 제3 상부 투명 전극층(276A, 276B, 276C)은 각각 액티브 화소 영역(APR) 및 암 화소 영역(BPR)에 걸쳐서 일체를 이룰 수 있다. 제1 내지 제3 하부 투명 전극층(272A, 272B, 272C)과 제1 내지 제3 상부 투명 전극층(276A, 276B, 276C)은 도 1 내지 도 6b에서 설명한 하부 투명 전극층(272)과 상부 투명 전극층(276)과 유사한 바, 자세한 설명은 생략하도록 한다.
제1 하부 투명 전극층(272A)은 제1 및 제2 비아 플러그(229, 252)와 전기적으로 연결될 수 있다. 제2 하부 투명 전극층(272B)은 제1 연결 비아 플러그(254)와 전기적으로 연결될 수 있다. 제3 하부 투명 전극층(272C)은 제2 연결 비아 플러그(256)와 전기적으로 연결될 수 있다.
제1 연결 비아 플러그(254)는 제1 상부 투명 전극층(276A), 제1 유기 광전층(274A) 및 제1 하부 투명 전극층(272A)을 관통하여 반도체 기판(200)을 향하여 연장될 수 있다. 제2 연결 비아 플러그(256)는 제2 상부 투명 전극층(276B), 제2 유기 광전층(274B), 제2 하부 투명 전극층(272B), 제1 상부 투명 전극층(262A), 제1 유기 광전층(274A), 및 제1 하부 투명 전극층(272A)을 관통하여 반도체 기판(200)을 향하여 연장될 수 있다. 또한 제1 연결 비아 플러그(254)는 제1 하부 및 상부 투명 전극층(272A, 276A)과 전기적으로 연결되지 않을 수 있고, 제2 연결 비아 플러그(256)는 제1 및 제2 하부 투명 전극층(272A, 272B), 및 제1 및 제2 상부 투명 전극층(276A, 276B)과 전기적으로 연결되지 않을 수 있다. 이와 같은 점을 제외하면 제1 연결 비아 플러그(254) 또는 제2 연결 비아 플러그(256)는, 제1 비아 플러그(229) 및 제2 비아 플러그(252)와 유사한 바, 자세한 설명은 생략하도록 한다.
제1 내지 제3 상부 투명 전극층(276A, 276B, 276C)은 제1 패드(260)에 인접하는 단부에 인접하는 일부분에서 서로 접촉하여 전기적으로 연결될 수 있다. 연결 배선층(290)의 연결부(292)는 제1 내지 제3 상부 투명 전극층(276A, 276B, 276C) 중 최상단에 배치되는 제3 상부 투명 전극층(276C)과 접촉하는 접촉부(CT2)를 가질 수 있다.
따라서, 제1 패드(260)는 제1 내지 제3 상부 투명 전극층(276A, 276B, 276C)과 전기적으로 연결되어, 제1 내지 제3 상부 투명 전극층(276A, 276B, 276C)에 DC 전력을 함께 공급할 수 있다.
도 9를 참조하면, 이미지 센서(112)는 제1 하부 투명 전극층(272A), 제1 상부 투명 전극층(276A), 및 제1 하부 투명 전극층(272A)과 제1 상부 투명 전극층(276A) 사이에 배치되는 제1 유기 광전층(274A), 제2 하부 투명 전극층(276B), 제2 상부 투명 전극층(272B), 및 제2 하부 투명 전극층(276B)과 제2 상부 투명 전극층(272B) 사이에 배치되는 제2 유기 광전층(274B), 그리고 제3 하부 투명 전극층(272C), 제3 상부 투명 전극층(276C), 및 제3 하부 투명 전극층(272C)과 제3 상부 투명 전극층(276C) 사이에 배치되는 제3 유기 광전층(274C)을 포함한다.
이미지 센서(112)는 도 1 내지 도 6b에서 설명한 광전 변환 소자(204)를 가지질 않을 수 있다.
제1 하부 투명 전극층(272A), 제1 유기 광전층(274A), 제1 상부 투명 전극층(276A), 제2 하부 투명 전극층(276B), 제2 유기 광전층(274B), 제2 상부 투명 전극층(272B), 제3 하부 투명 전극층(272C), 제3 유기 광전층(274C), 및 제3 상부 투명 전극층(276C)은 반도체 기판(200)의 제2 면(201b)으로부터 순차적으로 적층될 수 있다.
제1 상부 투명 전극층(276A)과 제2 하부 투명 전극층(276B) 사이, 제2 상부 투명 전극층(272B)과 제3 하부 투명 전극층(272C) 사이에는 제1 커버 절연층(234)의 일부분이 배치되어, 서로 전기적으로 연결되지 않도록 할 수 있다.
제1 하부 투명 전극층(272A), 제2 상부 투명 전극층(272B), 및 제3 하부 투명 전극층(272C)은 각각 서로 이격된 복수개로 이루어질 수 있다. 제1 상부 투명 전극층(276A), 제2 하부 투명 전극층(276B), 및 제3 상부 투명 전극층(276C)은 각각 액티브 화소 영역(APR) 및 암 화소 영역(BPR)에 걸쳐서 일체를 이룰 수 있다.
제2 상부 투명 전극층(272B)은 제1 연결 비아 플러그(254)와 전기적으로 연결될 수 있다. 제3 하부 투명 전극층(272C)은 제2 연결 비아 플러그(256)와 전기적으로 연결될 수 있다.
제1 연결 비아 플러그(254)는 제2 유기 광전층(274B), 제2 하부 투명 전극층(276B), 제1 상부 투명 전극층(276A), 제1 유기 광전층(274A) 및 제1 하부 투명 전극층(272A)을 관통하여 반도체 기판(200)을 향하여 연장될 수 있다. 제2 연결 비아 플러그(256)는 제2 상부 투명 전극층(272B), 제2 유기 광전층(274B), 제2 하부 투명 전극층(276B), 제1 상부 투명 전극층(262A), 제1 유기 광전층(274A), 및 제1 하부 투명 전극층(272A)을 관통하여 반도체 기판(200)을 향하여 연장될 수 있다.
제1 상부 투명 전극층(276A), 제2 하부 투명 전극층(276B) 및 제3 상부 투명 전극층(276C)은 제1 패드(260)에 인접하는 단부에 인접하는 일부분에서 서로 접촉하여 전기적으로 연결될 수 있다. 연결 배선층(290)의 연결부(292)는 제1 상부 투명 전극층(276A), 제2 하부 투명 전극층(276B) 및 제3 상부 투명 전극층(276C) 중 최상단에 배치되는 제3 상부 투명 전극층(276C)과 접촉하는 접촉부(CT2)를 가질 수 있다.
따라서, 제1 패드(260)는 제1 상부 투명 전극층(276A), 제2 하부 투명 전극층(276B) 및 제3 상부 투명 전극층(276C)과 전기적으로 연결되어, 제1 상부 투명 전극층(276A), 제2 하부 투명 전극층(276B) 및 제3 상부 투명 전극층(276C)에 DC 전력을 함께 공급할 수 있다.
도 10을 참조하면, 이미지 센서(114)는 제1 하부 투명 전극층(272A), 공유 투명 전극층(276M), 및 제1 하부 투명 전극층(272A)과 공유 투명 전극층(276M) 사이에 배치되는 제1 유기 광전층(274A), 제2 상부 투명 전극층(276B), 및 공유 투명 전극층(276M)과 제2 상부 투명 전극층(276B) 사이에 배치되는 제2 유기 광전층(274B), 그리고 제3 하부 투명 전극층(272C), 제3 상부 투명 전극층(276C), 및 제3 하부 투명 전극층(272C)과 제3 상부 투명 전극층(276C) 사이에 배치되는 제3 유기 광전층(274C)을 포함한다.
도 10에 보인 이미지 센서(114)는, 도 9에 보인 이미지 센서(112)의 제1 상부 투명 전극층(276A)과 제2 하부 투명 전극층(276B)이 일체로 형성된 공유 투명 전극층(276M)을 가진다는 점을 제외하고는, 도 9에 보인 이미지 센서(112)와 동일한 바, 자세한 설명은 생략하도록 한다.
공유 투명 전극층(276M) 및 제3 상부 투명 전극층(276C)은 제1 패드(260)에 인접하는 단부에 인접하는 일부분에서 서로 접촉하여 전기적으로 연결될 수 있다. 연결 배선층(290)의 연결부(292)는 공유 투명 전극층(276M) 및 제3 상부 투명 전극층(276C) 중 최상단에 배치되는 제3 상부 투명 전극층(276C)과 접촉하는 접촉부(CT2)를 가질 수 있다.
따라서, 제1 패드(260)는 공유 투명 전극층(276M) 및 제3 상부 투명 전극층(276C)과 전기적으로 연결되어, 공유 투명 전극층(276M) 및 제3 상부 투명 전극층(276C)에 DC 전력을 함께 공급할 수 있다.
도 8 내지 도 10에 보인 이미지 센서(110, 112, 114) 또한 도 2a, 도 2b, 도 4, 도 6a, 및 도 6b에 보인 이미지 센서(100, 100a, 102, 104a, 104b)와 같이 다양하게 변형된 평면 배치를 가질 수 있음은 당업자에게 자명한 바, 별도의 도시 및 설명은 생략하도록 한다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 이미지 센서의 리드아웃 회로도들이다.
도 11a를 참조하면, OPD1, OPD2, OPD3는 하나의 플로팅 디퓨전 영역(FD)을 공유한다. 픽셀 관점에서 보면, 녹색 픽셀, 적색 픽셀 및 청색 픽셀은 하나의 플로팅 디퓨전 영역(FD)을 공유한다.
리드아웃 회로는 세 개의 전송 트랜지스터들(TG1, TG2, TG3), 플로팅 디퓨전 영역(FD), 리셋 트랜지스터(RX)와, 드라이브 트랜지스터(DX), 및 선택 트랜지스터(SX)를 포함한다.
제1 전송 트랜지스터(TG1)는 제1 전송 제어 신호(TS1)에 응답하여 동작하고, 제2 전송 트랜지스터(TG2)는 제2 전송 제어 신호(TS2)에 응답하여 동작하고, 제3 전송 트랜지스터(TG3)는 제3 전송 제어 신호(TS3)에 응답하여 동작하고, 리셋 트랜지스터(RX)는 리셋 제어 신호(RS)에 응답하여 동작하고, 선택 트랜지스터(SX)는 선택 신호(SEL)에 응답하여 동작한다.
제1 전송 제어 신호(TS1)의 활성화 시간, 제2 전송 제어 신호(TS2)의 활성화 시간 및 제3 전송 제어 신호(TS3)의 활성화 시간이 적절히 제어되면, OPD1, OPD2, 및 OPD3에 의해 생성된 전기 전하들에 상응하는 신호들는 각 트랜지스터(DX, 및 SX)의 동작에 따라 컬럼 라인(COL)으로 전송될 수 있다.
예를 들면, OPD1 내지 OPD3은 각각 도 8 내지 도 10에서 보인 제1 내지 제3 유기 광전층(274A, 274B, 274C)에 의하여 구성될 수 있다.
도 11b를 참조하면, OPD1에 의해 생성된 전기 전하들을 리드아웃하는 제1 리드아웃 회로, OPD2에 의해 생성된 전기 전하들을 리드아웃하는 제2 리드아웃 회로 및 OPD3에 의해 생성된 전기 전하들을 리드아웃하는 제3 리드아웃 회로는 서로 분리되어 있다. 픽셀 관점에서 표현하면, 녹색 픽셀과 적색 픽셀은 서로 분리되어 있다.
제1 리드아웃 회로는 제1 전송 트랜지스터(TG1), 제1 플로팅 디퓨전 영역(FD1), 제1 리셋 트랜지스터(RX1), 제1 드라이브 트랜지스터(DX1), 및 제1 선택 트랜지스터(SX1)를 포함한다.
제1 전송 트랜지스터(TG1)는 제1 전송 제어 신호(TS1)에 응답하여 동작하고, 제1 리셋 트랜지스터(RX1)는 제1 리셋 제어 신호(RS1)에 응답하여 동작하고, 제1 선택 트랜지스터(SX1)는 제1 선택 신호(SEL1)에 응답하여 동작한다.
제2 리드아웃 회로는 제2 전송 트랜지스터(TG2), 제2 플로팅 디퓨전 영역(FD2), 제2 리셋 트랜지스터(RX2), 제2 드라이브 트랜지스터(DX2), 및 제2 선택 트랜지스터(SX2)를 포함한다.
제2 전송 트랜지스터(TG2)는 제2 전송 제어 신호(TS2)에 응답하여 동작하고, 제2 리셋 트랜지스터(RX2)는 제2리셋 제어 신호(RS2)에 응답하여 동작하고, 제2 선택 트랜지스터(SX2)는 제2 선택 신호(SEL2)에 응답하여 동작한다.
제3 리드아웃 회로는 제3 전송 트랜지스터(TG3), 제3 플로팅 디퓨전 영역(FD3), 제3 리셋 트랜지스터(RX3), 제3 드라이브 트랜지스터(DX3), 및 제3 선택 트랜지스터(SX3)를 포함한다.
제3 전송 트랜지스터(TG3)는 제3 전송 제어 신호(TS3)에 응답하여 동작하고, 제3 리셋 트랜지스터(RX3)는 제3 리셋 제어 신호(RS3)에 응답하여 동작하고, 제3 선택 트랜지스터(SX3)는 제1 선택 신호(SEL3)에 응답하여 동작한다.
제1 전송 제어 신호(TS1)의 활성화 시간, 제2 전송 제어 신호(TS2)의 활성화 시간 및 제3 전송 제어 신호(TS3)의 활성화 시간이 적절히 제어되면, OPD1, OPD2, 또는 OPD3에 의해 생성된 전기 전하들에 상응하는 신호는 각 트랜지스터(DX1과 SX1, DX2와 SX2, 및 DX3와 SX3)의 동작에 따라 컬럼 라인(COL)으로 전송될 수 있다.
도 12는 본 발명의 실시 예에 따른 이미지 센서의 구성을 나타내는 블록도 이다.
도 12를 참조하면, 이미지 센서(2100)는 화소 어레이(2110), 컨트롤러(2130), 로우 드라이버(2120) 및 픽셀 신호 처리부(2140)를 포함할 수 있다. 이미지 센서(2100)는 도 1 내지 도 11b에서 설명한 이미지 센서(100, 100a, 102, 104, 104a, 104b, 110, 112, 114) 중 적어도 하나를 포함한다.
화소 어레이(2110)는 2차원적으로 배열된 복수의 단위 화소들을 포함할 수 있고, 각 단위 화소는 광전 변환 소자를 포함할 수 있다. 광전 변환 소자는 빛을 흡수하여 전하를 생성하고, 생성된 전하에 따른 전기적 신호(출력 전압)는 수직 신호 라인을 통해서 픽셀 신호 처리부(2140)로 제공될 수 있다. 화소 어레이(2110) 가 포함하는 단위 화소들은 로우(row) 단위로 한번에 하나씩 출력 전압을 제공할 수 있고, 이에 따라 화소 어레이(2110)의 하나의 로우에 속하는 단위 화소들은 로우 드라이버(2120)가 출력하는 선택 신호에 의해 동시에 활성화될 수 있다. 선택된 로우에 속하는 단위 화소는 흡수한 빛에 따른 출력 전압을 대응하는 컬럼의 출력 라인에 제공할 수 있다.
컨트롤러(2130)는 화소 어레이(2110)가 빛을 흡수하여 전하를 축적하게 하거나, 축적된 전하를 임시로 저장하게 하고, 저장된 전하에 따른 전기적 신호를 화소 어레이(2110)의 외부로 출력하게 하도록, 로우 드라이버(2120)를 제어할 수 있다. 또한, 컨트롤러(2130)는 화소 어레이(2110)가 제공하는 출력 전압을 측정하도록, 픽셀 신호 처리부(2140)를 제어할 수 있다.
픽셀 신호 처리부(2140)는 상관 이중 샘플러(CDS, 2142), 아날로그-디지털 컨버터(ADC, 2144) 및 버퍼(2146)를 포함할 수 있다. 상관 이중 샘플러(2142)는 화소 어레이(2110)에서 제공한 출력 전압을 샘플링 및 홀드할 수 있다. 상관 이중 샘플러(2142)는 특정한 잡음 레벨과 생성된 출력 전압에 따른 레벨을 이중으로 샘플링하여, 그 차이에 해당하는 레벨을 출력할 수 있다. 또한, 상관 이중 샘플러(2142)는 램프 신호 생성기(2148)가 생성한 램프 신호를 입력받아 서로 비교하여 비교 결과를 출력할 수 있다.
아날로그-디지털 컨버터(2144)는 상관 이중 샘플러(2142)로부터 수신하는 레벨에 대응하는 아날로그 신호를 디지털 신호로 변환할 수 있다. 버퍼(2146)는 디지털 신호를 래치(latch)할 수 있고, 래치된 신호는 순차적으로 이미지 센서(2100)의 외부로 출력되어 이미지 프로세서(도시 생략)로 전달될 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 100a, 102, 104, 104a, 104b, 110, 112, 114 : 이미지 센서, 200 : 반도체 기판, 204 : 광전 변환 소자, 260, 262, 264 : 제1 내지 제3 패드, 272 : 하부 투명 전극층, 274 : 유기 광전층, 276 : 상부 투명 전극층, 290, 290a, 290b, 290c, 292b : 배선층

Claims (10)

  1. 복수의 액티브 화소가 배치되는 액티브 화소 영역, 패드가 배치되는 전력 공급 영역, 및 상기 액티브 화소 영역과 상기 전력 공급 영역 사이에서 상기 액티브 화소 영역을 둘러싸며 복수의 암 화소가 배치되는 암 화소 영역을 가지는 반도체 기판;
    상기 반도체 기판 상에 배치되며, 상기 복수의 액티브 화소에 대응하는 복수의 제1 투명 전극층;, 상기 복수의 액티브 화소에 걸쳐서 일체를 이루며 상기 패드를 향하여 상기 전력 공급 영역의 일부분으로 연장되는 연장부를 가지는 제2 투명 전극층;, 및 상기 복수의 제1 투명 전극층과 상기 제2 투명 전극층 사이에 배치되는 유기 광전층; 및
    상기 패드 상으로부터 상기 제2 투명 전극층 상까지 상기 반도체 기판의 주면에 대하여 상기 패드의 상면과 같거나 높은 레벨에 위치하며 연장되어, 상기 패드와 상기 투명 전극층을 전기적으로 연결하며 상기 패드 상으로부터 상기 연장부 상까지 연장되는 연결부를 가지는 연결 배선층;을 포함하며,
    상기 연장부는, 상기 연결부와 접하는 제1 부분, 및 상기 암 화소 영역에 배치되는 상부 투명 전극층의 부분과 상기 제1 부분 사이에 배치되며 상기 연결부와 접하지 않는 제2 부분으로 이루어지며,
    상기 암 화소 영역의 가장자리로부터 상기 패드를 향하는 방향으로, 상기 제1 부분의 연장 길이는 상기 제2 부분의 연장 길이보다 큰 값을 가지는 이미지 센서.
  2. 제1 항에 있어서,
    상기 연결 배선층은, 상기 암 화소 영역을 덮는 커버부를 더 포함하는 것을 특징으로 하는 이미지 센서.
  3. 제2 항에 있어서,
    상기 제2 투명 전극층은, 상기 전력 공급 영역의 일부분, 상기 암 화소 영역, 및 상기 액티브 화소 영역에 걸쳐서 일체를 이루는 것을 특징으로 하는 이미지 센서.
  4. 삭제
  5. 삭제
  6. 제2 항에 있어서,
    상기 커버부는, 상기 연장부로부터 상기 암 화소 영역으로 연장되는 것을 특징으로 하는 이미지 센서.
  7. 제2 항에 있어서,
    상기 커버부는, 상기 액티브 화소 영역을 감싸도록 연속적으로 연장되며 상기 복수의 암 화소를 덮는 링 형상인 것을 특징으로 하는 이미지 센서.
  8. 제1 항에 있어서,
    상기 패드의 상면은 상기 반도체 기판의 상면보다 높은 레벨에 위치하여, 상기 연결 배선층은 상기 반도체 기판의 상면보다 높은 레벨에 위치하며 연장되는 것을 특징으로 하는 이미지 센서.
  9. 복수의 액티브 화소가 배치되는 액티브 화소 영역, 복수의 암 화소가 배치되며 상기 액티브 화소 영역을 둘러싸는 암 화소 영역, 및 DC 패드를 포함하는 복수의 패드가 배치되며 상기 암 화소 영역을 둘러싸는 전력 공급 영역을 가지는 반도체 기판;
    상기 반도체 기판 상에 배치되며, 상기 복수의 액티브 화소에 대응하는 복수의 제1 투명 전극층;, 상기 전력 공급 영역의 일부분, 상기 암 화소 영역, 및 상기 액티브 화소 영역에 걸쳐서 일체를 이루며 상기 패드를 향하여 상기 전력 공급 영역의 일부분으로 연장되는 연장부를 가지는 제2 투명 전극층;, 및 상기 복수의 제1 투명 전극층과 상기 제2 투명 전극층 사이에 배치되는 유기 광전층; 및
    상기 DC 패드 상으로부터 상기 제2 투명 전극층 상까지 상기 반도체 기판의 상면보다 높은 레벨에 위치하며 연장되며, 상기 DC 패드와 상기 투명 전극층을 전기적으로 연결하며 상기 패드 상으로부터 상기 연장부 상까지 연장되는 연결부, 및 상기 암 화소 영역을 덮는 커버부를 가지는 연결 배선층;을 포함하고,
    상기 연장부는, 상기 연결부와 접하는 제1 부분, 및 상기 암 화소 영역에 배치되는 상부 투명 전극층의 부분과 상기 제1 부분 사이에 배치되며 상기 연결부와 접하지 않는 제2 부분으로 이루어지며,
    상기 암 화소 영역의 가장자리로부터 상기 패드를 향하는 방향으로, 상기 제1 부분의 연장 길이는 상기 제2 부분의 연장 길이보다 큰 값을 가지는 이미지 센서.
  10. 제9 항에 있어서,
    상기 복수의 패드의 상면은, 상기 복수의 제1 투명 전극층의 하면보다 상기 반도체 기판의 주면에 대하여 낮은 레벨을 가지는 것을 특징으로 하는 이미지 센서.
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