KR102615673B1 - Display device - Google Patents

Abstract

본 발명의 실시예들은 표시장치에 관한 것으로서, 더욱 상세하게는, 서브픽셀 내 트랜지스터들 중 일부가 스토리지 캐패시터에 의해 분리되지 않고 모여서 배치돌 수 있는 레이아웃을 제공하고, 이를 통해, 서브픽셀 내 스토리지 캐패시터의 캐패시턴스를 증가시키고, 화상 품질을 향상시켜줄 수 있다. Embodiments of the present invention relate to a display device, and more specifically, to provide a layout in which some of the transistors in a subpixel can be arranged together without being separated by a storage capacitor, and through this, the storage capacitor in the subpixel. It can increase the capacitance and improve image quality.

Description

표시장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명의 실시예들은 표시장치에 관한 것이다.Embodiments of the present invention relate to display devices.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 다양한 종류의 표시장치가 개발되고 있다. 이러한 표시장치 중에는, 표시패널의 외부에 백 라이트 유닛을 구비하지 않고, 스스로 빛을 내는 발광 소자들이 표시패널에 형성된 자 발광 디스플레이가 있다. As the information society develops, various types of display devices for displaying images are being developed. Among these display devices, there is a self-luminous display in which light-emitting elements that emit light on their own are formed in the display panel without a backlight unit outside the display panel.

이러한 자 발광 디스플레이의 경우, 표시패널에 배치되는 다수의 서브픽셀 각각은, 발광 소자와, 발광 소자를 구동하기 위한 여러 개의 트랜지스터들과 적어도 하나의 캐패시터를 필요로 한다. 따라서, 서브픽셀 영역 내 구조가 복잡해질 수밖에 없다. 또한, 하나의 서브픽셀 영역 내 여러 개의 트랜지스터들과 적어도 하나의 캐패시터가 배치되어야 하기 때문에, 정작 큰 면적을 필요로 하는 패턴에게는 필요한 수준의 공간을 할애해주지 못할 수 있다. 이는 결국, 화상 품질 저하로 이어질 수 있다. In the case of such a self-luminous display, each of the plurality of subpixels disposed on the display panel requires a light-emitting element, several transistors for driving the light-emitting element, and at least one capacitor. Therefore, the structure within the subpixel area is bound to become complicated. Additionally, because multiple transistors and at least one capacitor must be placed within one subpixel area, the necessary level of space may not be allocated to patterns that require a large area. This may ultimately lead to deterioration of image quality.

본 발명의 실시예들은 공간 활용도가 높은 서브픽셀 구조를 갖는 표시장치를 제공할 수 있다.Embodiments of the present invention can provide a display device with a subpixel structure with high space utilization.

본 발명의 실시예들은 큰 면적으로 필요로 하는 패턴(전극)에게 필요 수준의 공간을 할애해줄 수 있는 서브픽셀 구조를 갖는 표시장치를 제공할 수 있다. Embodiments of the present invention can provide a display device having a subpixel structure that can allocate a necessary level of space to a pattern (electrode) that requires a large area.

본 발명의 실시예들은 서브픽셀 내 스토리지 캐패시터의 캐패시턴스를 증가시킬 수 있는 서브픽셀 구조를 갖는 표시장치를 제공할 수 있다. Embodiments of the present invention can provide a display device having a subpixel structure that can increase the capacitance of a storage capacitor within the subpixel.

본 발명의 실시예들은 내부 보상 구동에 적합한 클러스터 구동을 수행하고, 클러스터 구동에 적합한 서브픽셀 구조를 갖는 표시장치를 제공할 수 있다. Embodiments of the present invention can provide a display device that performs cluster driving suitable for internal compensation driving and has a subpixel structure suitable for cluster driving.

본 발명의 실시예들은, 다수의 데이터 라인, 다수의 스캔 라인, 다수의 센스 라인, 다수의 발광 제어 라인, 다수의 구동 전압 라인 및 다수의 초기화 전압 라인이 배치되고, 다수의 서브픽셀을 포함하는 표시패널과, 다수의 데이터 라인을 구동하는 데이터 구동 회로와, 다수의 스캔 라인, 다수의 센스 라인 및 다수의 발광 제어 라인을 구동하는 게이트 구동 회로를 포함하는 표시장치를 제공할 수 있다. Embodiments of the present invention include a plurality of data lines, a plurality of scan lines, a plurality of sense lines, a plurality of emission control lines, a plurality of driving voltage lines, and a plurality of initialization voltage lines, and including a plurality of subpixels. A display device can be provided that includes a display panel, a data driving circuit for driving a plurality of data lines, and a gate driving circuit for driving a plurality of scan lines, a plurality of sense lines, and a plurality of emission control lines.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각은, 발광 소자를 구동하는 구동 트랜지스터와, 스캔 라인에서 공급되는 스캔 신호에 따라 구동 트랜지스터의 제1 노드와 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 센스 라인에서 공급되는 센스 신호에 따라 구동 트랜지스터의 제2 노드와 초기화 전압 라인 간의 연결을 제어하는 센스 트랜지스터와, 발광 제어 라인에서 공급된 발광 제어 신호에 따라 구동 트랜지스터의 제3 노드와 구동 전압 라인 간의 연결을 제어하는 발광 제어 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함할 수 있다. In the display device according to embodiments of the present invention, each of the plurality of subpixels controls the connection between the driving transistor that drives the light emitting element and the first node of the driving transistor and the data line according to the scan signal supplied from the scan line. a scan transistor that controls the connection between the second node of the driving transistor and the initialization voltage line according to the sense signal supplied from the sense line, and the third node of the driving transistor according to the light emission control signal supplied from the light emission control line. It may include a light emission control transistor that controls the connection between the and driving voltage lines, and a storage capacitor electrically connected between the first node and the second node of the driving transistor.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각에서, 발광 제어 트랜지스터, 구동 트랜지스터 및 센스 트랜지스터 각각의 채널은 동일 평면 상에 형성되고, 스캔 트랜지스터의 채널은 발광 제어 트랜지스터, 구동 트랜지스터 및 센스 트랜지스터 각각의 채널보다 높은 층에 위치할 수 있다. In the display device according to embodiments of the present invention, in each of the plurality of subpixels, the channels of each of the light emission control transistor, the driving transistor, and the sense transistor are formed on the same plane, and the channels of the scan transistor are connected to the light emission control transistor and the driving transistor. and sense transistors may be located on a higher layer than each channel.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀은 제1 데이터 라인과 공통으로 연결되고 이웃한 제1 서브픽셀과 제2 서브픽셀을 포함하고, 제1 서브픽셀과 제2 서브픽셀 사이에는 초기화 전압 라인이 배치되고, 초기화 전압 라인은 제1 데이터 라인과 교차하는 방향으로 형성될 수 있다. In the display device according to embodiments of the present invention, the plurality of subpixels include a first subpixel and a second subpixel that are commonly connected to the first data line and are adjacent to each other, and the first subpixel and the second subpixel An initialization voltage line is disposed between them, and the initialization voltage line may be formed in a direction that intersects the first data line.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀의 구동 트랜지스터, 발광 제어 트랜지스터, 센스 트랜지스터 및 스캔 트랜지스터는 제1 서브픽셀의 스토리지 캐패시터와 초기화 전압 라인 사이에 배치되고, 제2 서브픽셀의 구동 트랜지스터, 발광 제어 트랜지스터, 센스 트랜지스터 및 스캔 트랜지스터는 초기화 전압 라인과 제2 서브픽셀의 스토리지 캐패시터 사이에 배치될 수 있다. In the display device according to embodiments of the present invention, the driving transistor, the emission control transistor, the sense transistor, and the scan transistor of the first subpixel are disposed between the storage capacitor of the first subpixel and the initialization voltage line, and the second subpixel The driving transistor, light emission control transistor, sense transistor, and scan transistor may be disposed between the initialization voltage line and the storage capacitor of the second subpixel.

본 발명의 실시예들에 따른 표시장치에서, 표시패널은, 다수의 서브픽셀 각각의 영역에 배치되는 제1 액티브 층과 제2 액티브 층을 더 포함하고, 제1 액티브 층과 제2 액티브 층은 제1 층간 절연막에 의해 분리되어 배치될 수 있다. In the display device according to embodiments of the present invention, the display panel further includes a first active layer and a second active layer disposed in each area of a plurality of subpixels, and the first active layer and the second active layer are It may be arranged and separated by a first interlayer insulating film.

본 발명의 실시예들에 따른 표시장치에서, 제1 액티브 층의 일 부분과 제2 액티브 층의 일 부분은 중첩될 수 있다. In the display device according to embodiments of the present invention, a portion of the first active layer and a portion of the second active layer may overlap.

본 발명의 실시예들에 따른 표시장치에서, 구동 트랜지스터, 발광 제어 트랜지스터 및 센스 트랜지스터 각각의 게이트 전극은, 제1 게이트 절연막을 사이에 두고 제1 액티브 층 상에 위치할 수 있다. 스캔 트랜지스터의 게이트 전극은 제2 게이트 절연막을 사이에 두고 제2 액티브 층 상에 위치할 수 있다. In the display device according to embodiments of the present invention, the gate electrode of each of the driving transistor, the emission control transistor, and the sense transistor may be located on the first active layer with the first gate insulating film interposed therebetween. The gate electrode of the scan transistor may be located on the second active layer with the second gate insulating film interposed therebetween.

본 발명의 실시예들에 따른 표시장치에서, 제1 액티브 층에서, 구동 트랜지스터, 발광 제어 트랜지스터 및 센스 트랜지스터 각각의 게이트 전극과 중첩되는 3개의 채널 영역을 제외한 나머지 부분은 도체화 되어 있을 수 있다. In the display device according to embodiments of the present invention, in the first active layer, the remaining portions except for three channel regions that overlap the gate electrodes of each of the driving transistor, the emission control transistor, and the sense transistor may be conductive.

본 발명의 실시예들에 따른 표시장치에서, 제2 액티브 층에서, 스캔 트랜지스터의 게이트 전극과 중첩되는 1개의 채널 영역을 제외한 나머지 부분은 도체화 되어 있을 수 있다. In the display device according to embodiments of the present invention, the remaining portion of the second active layer except for one channel region that overlaps the gate electrode of the scan transistor may be conductive.

본 발명의 실시예들은, 제1 방향으로 배치되는 다수의 데이터 라인과, 제2 방향으로 배치되는 다수의 스캔 라인과, 픽셀 전극과, 픽셀 전극 상에 위치하는 발광층과, 발광층 상에 위치하는 공통 전극과, 픽셀 전극으로 구동 전류를 공급하는 구동 트랜지스터와, 스캔 라인에서 공급되는 스캔 신호에 따라 구동 트랜지스터의 제1 노드와 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하는 표시장치를 제공할 수 있다. Embodiments of the present invention include a plurality of data lines arranged in a first direction, a plurality of scan lines arranged in a second direction, a pixel electrode, a light emitting layer located on the pixel electrode, and a common light emitting layer located on the light emitting layer. an electrode, a driving transistor that supplies driving current to the pixel electrode, a scan transistor that controls the connection between the first node of the driving transistor and the data line according to the scan signal supplied from the scan line, and the first node and the second node of the driving transistor. A display device including a storage capacitor electrically connected between two nodes may be provided.

본 발명의 실시예들에 따른 표시장치에서, 구동 트랜지스터는, 제1 액티브 층과, 제1 액티브 층 상의 제1 게이트 절연막 상에 위치하는 게이트 전극을 포함할 수 있다. 제1 액티브 층에서 구동 트랜지스터의 게이트 전극과 중첩되는 영역을 제외한 나머지 부분은 도체화 되어, 구동 트랜지스터의 소스 노드와 드레인 노드가 형성될 수 있다. In the display device according to embodiments of the present invention, the driving transistor may include a first active layer and a gate electrode located on a first gate insulating film on the first active layer. The remaining portion of the first active layer, excluding the area overlapping the gate electrode of the driving transistor, may be made into a conductor to form the source node and drain node of the driving transistor.

본 발명의 실시예들에 따른 표시장치에서, 스캔 트랜지스터는, 제1 액티브 층 상의 제1 층간 절연막 상에 위치하는 제2 액티브 층과, 제2 액티브 층 상의 제2 게이트 절연막 상에 위치하는 게이트 전극을 포함할 수 있다. 제2 액티브 층에서 스캔 트랜지스터의 게이트 전극과 중첩되는 영역을 제외한 나머지 부분은 도체화 되어, 스캔 트랜지스터의 소스 노드와 드레인 노드가 형성될 수 있다. In the display device according to embodiments of the present invention, the scan transistor includes a second active layer located on the first interlayer insulating film on the first active layer, and a gate electrode located on the second gate insulating film on the second active layer. may include. The remaining portion of the second active layer, excluding the area overlapping with the gate electrode of the scan transistor, may be made into a conductor to form the source node and drain node of the scan transistor.

본 발명의 실시예들에 따른 표시장치에서, 제2 액티브 층에서 도체화 된 부분은 제1 층간 절연막의 컨택홀을 통해 구동 트랜지스터의 게이트 전극과 다이렉트 컨택이 될 수 있다. In the display device according to embodiments of the present invention, the conductive portion of the second active layer may be in direct contact with the gate electrode of the driving transistor through the contact hole of the first interlayer insulating film.

본 발명의 실시예들에 의하면, 서브픽셀 내 트랜지스터들 중 일부가 스토리지 캐패시터에 의해 분리되지 않고 모여서 배치된 레이아웃을 제공함으로써, 서브픽셀의 공간 활용도를 높여줄 수 있다. According to embodiments of the present invention, space utilization of the subpixel can be increased by providing a layout in which some of the transistors in the subpixel are arranged together rather than separated by a storage capacitor.

이를 통해, 큰 면적을 필요로 하는 패턴(예: 스토리지 캐패시터 등)에 필요 수준 이상의 형성 공간에 할애해줄 수 있다. Through this, it is possible to allocate more formation space than necessary to patterns that require a large area (e.g. storage capacitors, etc.).

본 발명의 실시예들에 의하면, 스토리지 캐패시터의 캐패시턴스를 증가시켜줄 수 있다. According to embodiments of the present invention, the capacitance of the storage capacitor can be increased.

본 발명의 실시예들에 의하면, 상하로 인접한 2개의 서브픽셀이 플립 된 구조(뒤집힌 구조)를 가짐으로써, 서브픽셀의 공간 활용도를 높여줄 수 있다. 이를 통해, 큰 면적을 필요로 하는 패턴(예: 스토리지 캐패시터 등)에 필요 수준 이상의 형성 공간에 할애해줄 수 있다. According to embodiments of the present invention, space utilization of subpixels can be increased by having two subpixels adjacent to each other in a flipped structure. Through this, it is possible to allocate more formation space than necessary to patterns that require a large area (e.g. storage capacitors, etc.).

본 발명의 실시예들에 의하면, 상하로 인접한 2개의 서브픽셀이 플립 된 구조(뒤집힌 구조)를 가짐으로써, 내부 보상에 유리한 클러스터 구동에 적합한 구조를 만들어 줄 수 있다. According to embodiments of the present invention, two vertically adjacent subpixels have a flipped structure, thereby creating a structure suitable for cluster driving that is advantageous for internal compensation.

본 발명의 실시예들에 의하면, 서브픽셀 내 트랜지스터들은 동일한 층에 형성되지 않고, 일부가 다른 층에 형성되는 멀티-스테이지 구조를 가짐으로써, 서브픽셀의 공간 활용도를 높여줄 수 있다. 이를 통해, 큰 면적을 필요로 하는 패턴(예: 스토리지 캐패시터 등)이 크게 형성될 수 있는 공간을 최대한 확보할 수 있다.According to embodiments of the present invention, the transistors in the subpixel are not formed on the same layer, but have a multi-stage structure in which some are formed on different layers, thereby improving space utilization of the subpixel. Through this, it is possible to secure as much space as possible to form large patterns that require a large area (e.g., storage capacitors, etc.).

전술한 바에 따르면, 결국에는 화상 품질을 크게 향상시켜줄 수 있다. According to the foregoing, this can ultimately greatly improve image quality.

도 1은 본 발명의 실시예들에 따른 표시장치의 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 표시장치의 서브픽셀의 등가회로이다.
도 3은 본 발명의 실시예들에 따른 표시장치의 서브픽셀의 구동 타이밍 다이어그램이다.
도 4는 본 발명의 실시예들에 따른 표시장치에서, 서브픽셀의 제1 레이아웃과 제1 레이아웃을 갖는 2개의 서브픽셀을 간략하게 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 표시장치에서, 서브픽셀의 제2 레이아웃과, 제2 레이아웃을 갖는 2개의 서브픽셀을 간략하게 나타낸 도면이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 표시장치에서, 서브픽셀이 제2 레이아웃과 멀티-스테이지 구조를 갖는 경우, 서브픽셀의 등가회로들이다.
도 8은 본 발명의 실시예들에 따른 표시장치에서, 서브픽셀이 제2 레이아웃과 멀티-스테이지 구조를 갖는 경우, 서브픽셀의 일부 영역의 단면도이다.
도 9는 본 발명의 실시예들에 따른 표시장치에서, 서브픽셀이 제2 레이아웃과 멀티-스테이지 구조를 갖는 경우, n번째 서브픽셀 라인과 (n+1)번째 서브픽셀 라인이 배치된 영역에서의 신호 배선들에 대한 배치도이다.
도 10은 본 발명의 실시예들에 따른 표시장치에서, 서브픽셀이 제2 레이아웃과 멀티-스테이지 구조를 갖는 경우, 3개의 서브픽셀이 배치된 영역에 대한 평면 구조를 나타낸 도면이다.
도 11 내지 도 13은 도 10의 평면 구조를 제작하기 위한 공정 절차들을 간략하게 나타낸 도면들이다.
도 14는 도 10의 평면 구조에 X1-X2-X3의 단면 구조이다.
도 15는 본 발명의 실시예들에 따른 표시장치의 클러스터 구동을 위한 패널 구조를 간략하게 나타낸 도면이다.
도 16은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 타이밍 다이어그램이다. 1 is a system configuration diagram of a display device according to embodiments of the present invention.
Figure 2 is an equivalent circuit of a subpixel of a display device according to embodiments of the present invention.
Figure 3 is a driving timing diagram of a subpixel of a display device according to embodiments of the present invention.
FIG. 4 is a diagram briefly illustrating a first layout of subpixels and two subpixels having a first layout in a display device according to embodiments of the present invention.
FIG. 5 is a diagram briefly illustrating a second layout of subpixels and two subpixels having the second layout in a display device according to embodiments of the present invention.
6 and 7 are equivalent circuits of a subpixel when the subpixel has a second layout and a multi-stage structure in a display device according to embodiments of the present invention.
FIG. 8 is a cross-sectional view of a partial area of a subpixel when the subpixel has a second layout and a multi-stage structure in a display device according to embodiments of the present invention.
FIG. 9 shows the area where the nth subpixel line and the (n+1)th subpixel line are located when the subpixel has a second layout and a multi-stage structure in the display device according to embodiments of the present invention. This is a layout diagram of the signal wires.
FIG. 10 is a diagram showing a planar structure of an area where three subpixels are arranged when the subpixels have a second layout and a multi-stage structure in a display device according to embodiments of the present invention.
Figures 11 to 13 are diagrams briefly showing process procedures for manufacturing the planar structure of Figure 10.
FIG. 14 is a cross-sectional structure of X1-X2-X3 in the planar structure of FIG. 10.
Figure 15 is a diagram briefly showing a panel structure for cluster driving of a display device according to embodiments of the present invention.
Figure 16 is a cluster driving timing diagram of a display device according to embodiments of the present invention.

본 발명의 실시예들은 서브픽셀 내 트랜지스터들 중 일부가 스토리지 캐패시터에 의해 분리되지 않고 모여서 배치된 레이아웃(Layout)을 제공할 수 있다. Embodiments of the present invention may provide a layout in which some of the transistors in a subpixel are arranged together rather than separated by a storage capacitor.

본 발명의 실시예들은 상하로 인접한 2개의 서브픽셀 내 트랜지스터들과 스토리지 캐패시터는 서로 대칭적인 위치에 배치될 수 있다. 즉, 본 발명의 실시예들은 상하로 인접한 2개의 서브픽셀은 플립(Flip) 된 구조(뒤집힌 구조)를 가질 수 있다. In embodiments of the present invention, transistors and storage capacitors in two vertically adjacent subpixels may be arranged in symmetrical positions. That is, in embodiments of the present invention, two subpixels adjacent to each other may have a flipped structure.

본 발명의 실시예들은 서브픽셀 내 트랜지스터들은 동일한 층에 형성되지 않고, 일부가 다른 층에 형성되는 멀티-스테이지(Multi-Stage) 구조를 가질 수 있다. Embodiments of the present invention may have a multi-stage structure in which transistors in a subpixel are not formed on the same layer, but some are formed on different layers.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.Hereinafter, some embodiments of the present invention will be described in detail with reference to the exemplary drawings. In adding reference numerals to components in each drawing, the same components may have the same reference numerals as much as possible even if they are shown in different drawings. Additionally, when describing the present invention, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present invention, the detailed description may be omitted. When “comprises,” “has,” “consists of,” etc. mentioned in the specification are used, other parts may be added unless “only” is used. When a component is expressed in the singular, it can also include the plural, unless specifically stated otherwise.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. Additionally, when describing the components of the present invention, terms such as first, second, A, B, (a), and (b) may be used. These terms are only used to distinguish the component from other components, and the nature, sequence, order, or number of the components are not limited by the term.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다. In the description of the positional relationship of components, when two or more components are described as being “connected,” “coupled,” or “connected,” the two or more components are directly “connected,” “coupled,” or “connected.” ", but it should be understood that two or more components and other components may be further "interposed" and "connected," "combined," or "connected." Here, other components may be included in one or more of two or more components that are “connected,” “coupled,” or “connected” to each other.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the description of temporal flow relationships related to components, operation methods, production methods, etc., for example, temporal precedence relationships such as “after”, “after”, “after”, “before”, etc. Or, when a sequential relationship is described, non-continuous cases may be included unless “immediately” or “directly” is used.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.On the other hand, when a numerical value or corresponding information (e.g., level, etc.) for a component is mentioned, even if there is no separate explicit description, the numerical value or corresponding information is related to various factors (e.g., process factors, internal or external shocks, It can be interpreted as including the error range that may occur due to noise, etc.).

도 1은 본 발명의 실시예들에 따른 표시장치(100)의 시스템 구성도이다. 1 is a system configuration diagram of a display device 100 according to embodiments of the present invention.

도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결되는 다수의 서브픽셀(SP)이 배열된 표시패널(110)과, 표시패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다. Referring to FIG. 1, the display device 100 according to the present embodiments has a plurality of data lines DL and a plurality of gate lines GL, and a plurality of data lines DL and a plurality of gate lines It may include a display panel 110 in which a plurality of subpixels (SP) connected to (GL) are arranged, and a driving circuit for driving the display panel 110.

구동 회로는, 기능적으로 볼 때, 다수의 데이터 라인(DL)을 구동하는 데이터 구동 회로(120)와, 다수의 게이트 라인(GL)을 구동하는 게이트 구동 회로(130)와, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140) 등을 포함할 수 있다. Functionally, the driving circuit includes a data driving circuit 120 for driving a plurality of data lines DL, a gate driving circuit 130 for driving a plurality of gate lines GL, and a data driving circuit 120. ) and a controller 140 that controls the gate driving circuit 130.

표시패널(110)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 데이터 라인(DL)은 행(Row) 또는 열(Column)으로 배치될 수 있고, 다수의 게이트 라인(GL)은 열(Column) 또는 행(Row)으로 배치될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 데이터 라인(DL)은 행(Row)으로 배치되고, 다수의 게이트 라인(GL)은 열(Column)로 배치되는 것으로 가정한다. In the display panel 110, a plurality of data lines DL and a plurality of gate lines GL may be arranged to cross each other. For example, multiple data lines DL may be arranged in rows or columns, and multiple gate lines GL may be arranged in columns or rows. Below, for convenience of explanation, it is assumed that the plurality of data lines DL are arranged in rows and the plurality of gate lines GL are arranged in columns.

컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)의 구동 동작에 필요한 각종 제어 신호(DCS, GCS)를 공급하여, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어한다. The controller 140 supplies various control signals (DCS, GCS) necessary for the driving operation of the data driving circuit 120 and the gate driving circuit 130, and operates the data driving circuit 120 and the gate driving circuit 130. Control.

이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다. This controller 140 starts scanning according to the timing implemented in each frame, converts the input image data input from the outside to fit the data signal format used in the data driving circuit 120, and converts the converted image data (DATA) ) is output, and data operation is controlled at an appropriate time according to the scan.

전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다. The above-described controller 140, along with input image data, various types of signals including a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), an input data enable (DE) signal, a clock signal (CLK), etc. Timing signals are received from an external source (e.g., host system).

컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하는 것 이외에, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다. The controller 140 converts the input image data input from the outside to suit the data signal format used in the data driving circuit 120 and outputs the converted image data (DATA), and also operates the data driving circuit 120 and In order to control the gate driving circuit 130, timing signals such as a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), an input DE signal, and a clock signal are input, and various control signals are generated to generate the data driving circuit 120. ) and output to the gate driving circuit 130.

이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다. This controller 140 may be a timing controller used in typical display technology, or may be a control device that can perform other control functions, including a timing controller.

컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다. The controller 140 may be implemented as a separate component from the data driving circuit 120, or may be integrated with the data driving circuit 120 and implemented as an integrated circuit.

데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다. The data driving circuit 120 receives image data DATA from the controller 140 and supplies a data voltage to the plurality of data lines DL, thereby driving the plurality of data lines DL. Here, the data driving circuit 120 is also called a source driving circuit.

데이터 구동 회로(120)는, 적어도 하나의 소스-드라이버 집적회로(S-DIC: Source-Driver Integrated Circuit)를 포함하여 구현될 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 경우에 따라서, 아날로그-디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다. The data driving circuit 120 may be implemented including at least one source-driver integrated circuit (S-DIC). Each source-driver integrated circuit (S-DIC) may include a shift register, a latch circuit, a digital to analog converter (DAC), an output buffer, etc. there is. Each source-driver integrated circuit (S-DIC) may, in some cases, further include an analog to digital converter (ADC).

각 소스-드라이버 집적회로(S-DIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스-드라이버 집적회로(S-DIC)는, 표시패널(110)에 연결된 소스-회로필름 상에 실장 되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.Each source-driver integrated circuit (S-DIC) uses a Tape Automated Bonding (TAB) method, a Chip On Glass (COG) method, or a Chip On Panel (COP: Chip On Panel) method. It may be connected to a bonding pad of the display panel 110, may be placed directly on the display panel 110, or, depending on the case, may be integrated and placed on the display panel 110. Additionally, each source-driver integrated circuit (S-DIC) may be implemented using a chip-on-film (COF) method mounted on a source-circuit film connected to the display panel 110.

게이트 구동 회로(130)는, 다수의 게이트 라인(GL)로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 구동 회로(130)는 스캔 구동 회로라고도 한다. The gate driving circuit 130 sequentially drives a plurality of gate lines GL by sequentially supplying scan signals to the plurality of gate lines GL. Here, the gate driving circuit 130 is also called a scan driving circuit.

게이트 구동 회로(130)는, 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다. The gate driving circuit 130 may include a shift register, a level shifter, etc.

게이트 구동 회로(130)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 게이트 구동 회로(130)는 다수의 게이트 드라이버 집적회로(G-DIC)로 구현되어 표시패널(110)과 연결된 게이트-회로필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.The gate driving circuit 130 is attached to the bonding pad of the display panel 110 using a tape automated bonding (TAB) method, a chip on glass (COG) method, or a chip on panel (COP: Chip On Panel) method. It may be connected or implemented as a GIP (Gate In Panel) type and placed directly on the display panel 110. In some cases, it may be integrated and placed on the display panel 110. Additionally, the gate driving circuit 130 may be implemented using a chip-on-film (COF) method in which a plurality of gate driver integrated circuits (G-DICs) are implemented and mounted on a gate-circuit film connected to the display panel 110. .

게이트 구동 회로(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다. The gate driving circuit 130 sequentially supplies scan signals of on voltage or off voltage to the plurality of gate lines GL under the control of the controller 140.

데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다. When a specific gate line is opened by the gate driving circuit 130, the data driving circuit 120 converts the image data (DATA) received from the controller 140 into an analog data voltage to generate a plurality of data lines (DL). supplied by

데이터 구동 회로(120)는, 표시패널(110)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다. The data driving circuit 120 may be located only on one side (e.g., upper or lower) of the display panel 110, and in some cases, both sides (e.g., upper or lower) of the display panel 110 depending on the driving method, panel design method, etc. For example, it may be located on both the upper and lower sides.

게이트 구동 회로(130)는, 표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다. The gate driving circuit 130 may be located only on one side (e.g., left or right) of the display panel 110, and in some cases, both sides (e.g., left or right) of the display panel 110 depending on the driving method, panel design method, etc. For example, it can be located on both the left and right sides.

표시패널(110)에 배치된 다수의 게이트 라인(GL)은 다수의 스캔 라인(SCL), 다수의 센스 라인(SCL) 및 다수의 발광 제어 라인(EML)을 포함할 수 있다. 스캔 라인(SCL), 센스 라인(SCL) 및 발광 제어 라인(EML)은 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 센스 트랜지스터, 발광 제어 트랜지스터)의 게이트 노드로 서로 다른 종류의 게이트 신호(스캔 신호, 센스 신호, 발광 제어 신호)를 전달하는 배선들이다. 이하, 도 2를 참조하여 설명한다. The plurality of gate lines (GL) disposed on the display panel 110 may include a plurality of scan lines (SCL), a plurality of sense lines (SCL), and a plurality of emission control lines (EML). The scan line (SCL), sense line (SCL), and emission control line (EML) are the gate nodes of different types of transistors (scan transistor, sense transistor, and emission control transistor) and transmit different types of gate signals (scan signal, These are wires that transmit sense signals and light emission control signals). Hereinafter, it will be described with reference to FIG. 2.

본 실시예들에 따른 표시장치(100)는, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED(Micro Light Emitting Diode) 디스플레이 등의 자 발광 디스플레이일 수 있다.The display device 100 according to the present embodiments may be a self-luminous display such as an Organic Light Emitting Diode (OLED) display, a Quantum Dot display, or a Micro Light Emitting Diode (Micro LED) display.

본 실시예들에 따른 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광 소자로서 포함할 수 있다. 본 실시예들에 따른 표시장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광 소자를 포함할 수 있다. 본 실시예들에 따른 표시장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED(Micro Light Emitting Diode)를 발광 소자로서 포함할 수 있다. When the display device 100 according to the present embodiments is an OLED display, each subpixel SP may include an organic light emitting diode (OLED) that emits light on its own as a light emitting device. When the display device 100 according to the present embodiments is a quantum dot display, each subpixel SP may include a light emitting element made of quantum dots, which are semiconductor crystals that emit light on their own. When the display device 100 according to the present embodiments is a micro LED display, each subpixel (SP) emits light on its own and may include a micro LED (Micro Light Emitting Diode) made of an inorganic material as a light emitting element. .

도 2는 본 발명의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 등가회로이다. Figure 2 is an equivalent circuit of a subpixel (SP) of the display device 100 according to embodiments of the present invention.

도 2를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 각 서브픽셀(SP)은, 발광 소자(ED)와, 발광 소자(ED)로 흐르는 전류를 제어하는 구동 트랜지스터(DRT)와, 데이터 전압(Vdata)을 구동 트랜지스터(DRT)로 전달하는 스캔 트랜지스터(SCT)와, 초기화 동작을 위한 센스 트랜지스터(SENT)와, 발광 제어를 위한 발광 제어 트랜지스터(EMT)와, 일정 기간 동안 전압 유지를 위한 스토리지 캐패시터(Cst) 등을 포함할 수 있다. Referring to FIG. 2, in the display device 100 according to embodiments of the present invention, each subpixel (SP) includes a light-emitting element (ED) and a driving transistor ( DRT), a scan transistor (SCT) for transferring the data voltage (Vdata) to the driving transistor (DRT), a sense transistor (SENT) for initialization operation, an emission control transistor (EMT) for controlling emission, and a predetermined period of time It may include a storage capacitor (Cst) for maintaining the voltage.

도 2에 예시된 서브픽셀(SP)은, 발광 소자(ED)를 구동하기 위하여, 4개의 트랜지스터(DRT, SCT, SENT, EMT)와 1개의 캐패시터(Cst)를 갖기 때문에, 4T(Transistor)1C(Capacitor) 구조를 갖는다고 한다. Since the subpixel (SP) illustrated in FIG. 2 has four transistors (DRT, SCT, SENT, EMT) and one capacitor (Cst) to drive the light emitting element (ED), 4T (Transistor) 1C It is said to have a (Capacitor) structure.

발광 소자(ED)는 제1 전극(E1) 및 제2 전극(E2)과, 제1 전극(E1) 및 제2 전극(E2) 사이에 위치하는 발광층(EL)을 포함한다. 발광 소자(ED)의 제1 전극(E1)은 애노드 전극 또는 캐소드 전극일 수 있고, 제2 전극(E2)은 캐소드 전극 또는 애노드 전극일 수 있다. 발광 소자(ED)는 일 예로, 유기발광다이오드(OLED), 발광다이오드(LED), 퀀텀닷 발광 소자 등일 수 있다. The light emitting device ED includes a first electrode E1 and a second electrode E2, and a light emitting layer EL located between the first electrode E1 and the second electrode E2. The first electrode E1 of the light emitting device ED may be an anode electrode or a cathode electrode, and the second electrode E2 may be a cathode electrode or an anode electrode. For example, the light emitting device (ED) may be an organic light emitting diode (OLED), a light emitting diode (LED), or a quantum dot light emitting device.

발광 소자(ED)의 제2 전극(E2)은 공통 전극일 수 있다. 이 경우, 발광 소자(ED)의 제2 전극(E2)에는 기저 전압(EVSS)이 인가될 수 있다. 여기서, 기저 전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압과 유사한 전압일 수 있다. The second electrode E2 of the light emitting device ED may be a common electrode. In this case, the base voltage EVSS may be applied to the second electrode E2 of the light emitting device ED. Here, the base voltage (EVSS) may be, for example, a ground voltage or a voltage similar to the ground voltage.

구동 트랜지스터(DRT)는 발광 소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)을 포함한다. The driving transistor DRT is a transistor for driving the light emitting device ED and includes a first node N1, a second node N2, and a third node N3.

구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동 전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다. 아래에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드이고, 제3노드(N3)는 드레인 노드인 것을 예로 들어 설명할 수 있다. The first node N1 of the driving transistor DRT is a node corresponding to the gate node and may be electrically connected to the source node or drain node of the scan transistor SCT. The second node N2 of the driving transistor DRT may be electrically connected to the first electrode E1 of the light emitting device ED and may be a source node or a drain node. The third node (N3) of the driving transistor (DRT) is a node to which the driving voltage (EVDD) is applied, and can be electrically connected to the driving voltage line (DVL) that supplies the driving voltage (EVDD), and has a drain. It can be a node or a source node. Below, for convenience of explanation, the second node N2 of the driving transistor DRT is a source node, and the third node N3 is a drain node.

스캔 트랜지스터(SCT)는 게이트 라인(GL)의 일종인 다수의 스캔 라인(SCL) 중 대응되는 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 응답하여, 구동 트랜지스터(DRT)의 제1 노드(N1)와 다수의 데이터 라인(DL) 중 대응되는 데이터 라인(DL) 간의 연결을 제어할 수 있다. The scan transistor (SCT) responds to the scan signal (SCAN) supplied from the corresponding scan line (SCL) among the plurality of scan lines (SCL), which are a type of gate line (GL), to the first node of the driving transistor (DRT). The connection between (N1) and the corresponding data line (DL) among the plurality of data lines (DL) can be controlled.

스캔 트랜지스터(SCT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 게이트 노드는 게이트 라인(GL)의 한 종류인 스캔 라인(SCL)과 전기적으로 연결되어 스캔 신호(SCAN)를 인가 받을 수 있다. The drain node or source node of the scan transistor (SCT) may be electrically connected to the corresponding data line (DL). The source node or drain node of the scan transistor (SCT) may be electrically connected to the first node (N1) of the driving transistor (DRT). The gate node of the scan transistor (SCT) is electrically connected to the scan line (SCL), which is a type of gate line (GL), and can receive a scan signal (SCAN).

스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되어, 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다. The scan transistor (SCT) is turned on by the scan signal (SCAN) of the turn-on level voltage, and the data voltage (Vdata) supplied from the corresponding data line (DL) is connected to the first node (N1) of the driving transistor (DRT). ) can be delivered.

스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되고, 턴-오프 레벨 전압의 스캔 신호(SCAN)에 의해 턴-오프 된다. 여기서, 스캔 트랜지스터(SCT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 스캔 트랜지스터(SCT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.The scan transistor (SCT) is turned on by the scan signal (SCAN) of the turn-on level voltage and turned off by the scan signal (SCAN) of the turn-off level voltage. Here, when the scan transistor (SCT) is n-type, the turn-on level voltage may be a high level voltage, and the turn-off level voltage may be a low level voltage. When the scan transistor (SCT) is a p-type, the turn-on level voltage may be a low level voltage and the turn-off level voltage may be a high level voltage.

센스 트랜지스터(SENT)는, 게이트 라인(GL)의 일종인 다수의 센스 라인(SENL) 중 대응되는 센스 라인(SENL)에서 공급되는 센스 신호(SENSE)에 응답하여, 발광 소자(ED)의 제1 전극(E1)에 전기적으로 연결된 구동 트랜지스터(DRT)의 제2 노드(N2)와 다수의 초기화 전압 라인(IVL) 중 대응되는 초기화 전압 라인(IVL) 간의 연결을 제어할 수 있다. The sense transistor (SENT) responds to the sense signal (SENSE) supplied from the corresponding sense line (SENL) among the plurality of sense lines (SENL), which are a type of gate line (GL), and transmits the first signal to the light emitting device (ED). The connection between the second node N2 of the driving transistor DRT electrically connected to the electrode E1 and the corresponding initialization voltage line IVL among the plurality of initialization voltage lines IVL can be controlled.

센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는 초기화 전압 라인(IVL)에 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제2 노드(N2)에 전기적으로 연결될 수 있으며, 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 게이트 노드는 게이트 라인(GL)의 일종인 센스 라인(SENL)과 전기적으로 연결되어 센스 신호(SENSE)를 인가 받을 수 있다. The drain node or source node of the sense transistor (SENT) may be electrically connected to the initialization voltage line (IVL). The source node or drain node of the sense transistor (SENT) may be electrically connected to the second node (N2) of the driving transistor (DRT) and may be electrically connected to the first electrode (E1) of the light emitting device (ED). The gate node of the sense transistor (SENT) is electrically connected to the sense line (SENL), a type of gate line (GL), and can receive a sense signal (SENSE).

센스 트랜지스터(SENT)는 턴-온 되어, 초기화 전압 라인(IVL)에서 공급된 초기화 전압(Vini)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가해줄 수 있다. The sense transistor (SENT) is turned on to apply the initialization voltage (Vini) supplied from the initialization voltage line (IVL) to the second node (N2) of the driving transistor (DRT).

센스 트랜지스터(SENT)는 턴-온 레벨 전압의 센스 신호(SENSE)에 의해 턴-온 되고, 턴-오프 레벨 전압의 센스 신호(SENSE)에 의해 턴-오프 된다. 여기서, 센스 트랜지스터(SENT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 센스 트랜지스터(SENT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.The sense transistor (SENT) is turned on by the sense signal (SENSE) of the turn-on level voltage and turned off by the sense signal (SENSE) of the turn-off level voltage. Here, when the sense transistor (SENT) is n-type, the turn-on level voltage may be a high level voltage, and the turn-off level voltage may be a low level voltage. When the sense transistor (SENT) is a p-type, the turn-on level voltage may be a low level voltage and the turn-off level voltage may be a high level voltage.

발광 제어 트랜지스터(EMT)는 게이트 라인(GL)의 일종인 다수의 발광 제어 라인(EML) 중 대응되는 발광 제어 라인(EML)에서 공급되는 발광 제어 신호(EM)에 응답하여, 구동 트랜지스터(DRT)의 제3 노드(N3)와 다수의 구동 전압 라인(DVL) 중 대응되는 구동 전압 라인(DVL) 간의 연결을 제어할 수 있다. 즉, 도 2에 도시된 바와 같이, 발광 제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 전압 라인(DVL) 사이에 전기적으로 연결될 수 있다. The emission control transistor (EMT) responds to the emission control signal (EM) supplied from the corresponding emission control line (EML) among the plurality of emission control lines (EML), which are a type of gate line (GL), and operates the driving transistor (DRT). The connection between the third node N3 and the corresponding driving voltage line DVL among the plurality of driving voltage lines DVL can be controlled. That is, as shown in FIG. 2, the emission control transistor (EMT) may be electrically connected between the third node (N3) of the driving transistor (DRT) and the driving voltage line (DVL).

발광 제어 트랜지스터(EMT)의 드레인 노드 또는 소스 노드는 구동 전압 라인(DVL)에 전기적으로 연결될 수 있다. 발광 제어 트랜지스터(EMT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제3 노드(N3)에 전기적으로 연결될 수 있다. 발광 제어 트랜지스터(EMT)의 게이트 노드는 게이트 라인(GL)의 일종인 발광 제어 라인(EML)과 전기적으로 연결되어 발광 제어 신호(EM)를 인가 받을 수 있다. The drain node or source node of the emission control transistor (EMT) may be electrically connected to the driving voltage line (DVL). The source node or drain node of the emission control transistor (EMT) may be electrically connected to the third node (N3) of the driving transistor (DRT). The gate node of the emission control transistor (EMT) is electrically connected to the emission control line (EML), which is a type of gate line (GL), and can receive the emission control signal (EM).

이와 다르게, 발광 제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광 소자(ED)의 제1 전극(E1) 간의 연결을 제어할 수도 있다. 즉, 도 2에 도시된 바와 다르게, 발광 제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광 소자(ED) 사이에 전기적으로 연결될 수 있다.Alternatively, the emission control transistor (EMT) may control the connection between the second node (N2) of the driving transistor (DRT) and the first electrode (E1) of the light emitting element (ED). That is, unlike shown in FIG. 2, the emission control transistor (EMT) may be electrically connected between the second node (N2) of the driving transistor (DRT) and the light emitting element (ED).

발광 제어 트랜지스터(EMT)는 턴-온 레벨 전압의 발광 제어 신호(EM)에 의해 턴-온 되고, 턴-오프 레벨 전압의 발광 제어 신호(EM)에 의해 턴-오프 된다. 여기서, 발광 제어 트랜지스터(EMT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 발광 제어 트랜지스터(EMT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.The emission control transistor (EMT) is turned on by the emission control signal (EM) of the turn-on level voltage and turned off by the emission control signal (EM) of the turn-off level voltage. Here, when the emission control transistor (EMT) is n-type, the turn-on level voltage may be a high level voltage, and the turn-off level voltage may be a low level voltage. When the emission control transistor (EMT) is a p-type, the turn-on level voltage may be a low level voltage and the turn-off level voltage may be a high level voltage.

스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지해줄 수 있다. The storage capacitor Cst is electrically connected between the first node N1 and the second node N2 of the driving transistor DRT and generates a data voltage Vdata corresponding to the image signal voltage or a voltage corresponding thereto. It can be maintained for the frame time.

스토리지 캐패시터(Cst)는 서로 이격된 제1 플레이트(PLT1)와 제2 플레이트(PLT2)를 포함할 수 있다. 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결되는 전극이거나 구동 트랜지스터(DRT)의 제2 노드(N2) 자체일 수 있다. 스토리지 캐패시터(Cst)의 제2 플레이트(PLT2)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결되는 전극이거나 구동 트랜지스터(DRT)의 제1 노드(N1) 자체일 수 있다.The storage capacitor Cst may include a first plate PLT1 and a second plate PLT2 spaced apart from each other. The first plate PLT1 of the storage capacitor Cst may be an electrode electrically connected to the second node N2 of the driving transistor DRT or the second node N2 of the driving transistor DRT itself. The second plate PLT2 of the storage capacitor Cst may be an electrode electrically connected to the first node N1 of the driving transistor DRT or may be the first node N1 of the driving transistor DRT itself.

스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다. The storage capacitor Cst is not a parasitic capacitor (e.g. Cgs, Cgd), which is an internal capacitor existing between the first node N1 and the second node N2 of the driving transistor DRT. It may be an external capacitor intentionally designed outside the transistor (DRT).

구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어트랜지스터(EMT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어트랜지스터(EMT) 모두가 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어트랜지스터(EMT) 중 적어도 하나는 n 타입 트랜지스터(또는 p 타입 트랜지스터)이고 나머지는 p 타입 트랜지스터(또는 n 타입 트랜지스터)일 수 있다.Each of the driving transistor (DRT), scan transistor (SCT), sense transistor (SENT), and emission control transistor (EMT) may be an n-type transistor or a p-type transistor. The driving transistor (DRT), scan transistor (SCT), sense transistor (SENT), and emission control transistor (EMT) may all be n-type transistors or p-type transistors. At least one of the driving transistor (DRT), scan transistor (SCT), sense transistor (SENT), and emission control transistor (EMT) is an n-type transistor (or p-type transistor), and the others are p-type transistors (or n-type transistors). You can.

도 2에 예시된 서브픽셀(SP)의 4T1C 구조는, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다. The 4T1C structure of the subpixel (SP) illustrated in FIG. 2 is only an example for explanation and may further include one or more transistors or, depending on the case, one or more capacitors. Alternatively, each of the multiple subpixels may have the same structure, or some of the multiple subpixels may have a different structure.

본 발명의 실시예들에 따른 표시장치(100)는 상부 발광(Top Emission) 구조를 갖거나, 하부 발광(Bottom Emission) 구조를 가질 수도 있다. The display device 100 according to embodiments of the present invention may have a top emission structure or a bottom emission structure.

도 3은 본 발명의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 구동 타이밍 다이어그램이다. FIG. 3 is a driving timing diagram of the subpixel (SP) of the display device 100 according to embodiments of the present invention.

도 3은 한 프레임 시간 동안, n번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)의 구동 타이밍 다이어그램과, 한 프레임 시간 동안, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)의 구동 타이밍 다이어그램이다. 3 is a driving timing diagram of a subpixel (SP) placed on the nth subpixel line (SPLn) during one frame time, and a driving timing diagram of the subpixel (SP) placed on the (n+1)th subpixel line (SPLn+1) during one frame time. This is a driving timing diagram of the arranged subpixel (SP).

도 3을 참조하면, 한 프레임 시간 동안, n번째 서브픽셀 라인(SPLn) 및 (n+1) 번째 서브픽셀 라인(SPLn+1) 각각에 배치된 서브픽셀(SP)에 대한 구동 시구간은, 초기화 시구간(initialize), 센싱 시구간(sensing), 데이터 오프셋 시구간(data offset), 데이터 쓰기 시구간(write) 및 발광 시구간(emission)을 포함할 수 있다. Referring to FIG. 3, during one frame time, the driving time period for the subpixel SP disposed on each of the nth subpixel line (SPLn) and the (n+1)th subpixel line (SPLn+1) is, It may include an initialization time period, a sensing time period, a data offset time period, a data writing time period, and an emission time period.

먼저, n번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)의 구동 시구간에 대하여 설명한다. First, the driving time period of the subpixel SP placed on the nth subpixel line SPLn will be described.

도 3을 참조하면, 초기화 시구간(initialize) 동안, 스캔 신호(SCAN (n)) 및 센스 신호(SENSE (n))는 턴-온 레벨 전압(도 3의 경우, 하이 레벨 전압)을 갖고, 발광 제어 신호(EM (n))는 턴-오프 레벨 전압(도 3의 경우, 로우 레벨 전압)을 갖는다. 이에 따라, 초기화 시구간(initialize) 동안, 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT)는 턴-온 되고, 발광 제어 트랜지스터(EMT)는 턴-오프 상태이다. Referring to FIG. 3, during the initialization time period (initialize), the scan signal (SCAN (n)) and the sense signal (SENSE (n)) have a turn-on level voltage (in the case of FIG. 3, a high level voltage), The emission control signal EM (n) has a turn-off level voltage (low level voltage in the case of FIG. 3). Accordingly, during the initialization period, the scan transistor (SCT) and the sense transistor (SENT) are turned on, and the emission control transistor (EMT) is turned off.

초기화 시구간(initialize) 동안, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)은 턴-온 된 스캔 트랜지스터(SCT)를 통해 구동 트랜지스터(DRT)의 제1 노드(N1)에 인가될 수 있다. During the initialization period (initialize), the data voltage (Vdata) supplied from the data line (DL) may be applied to the first node (N1) of the driving transistor (DRT) through the turned-on scan transistor (SCT). .

여기서, 데이터 전압(Vdata)은 영상 디스플레이를 위한 영상 데이터 전압일 수도 있지만, 영상 데이터 전압과 다른 센싱 구동용 데이터 전압일 수 있다. 일 예로, 데이터 전압(Vdata)은 구동 트랜지스터(DRT)의 문턱전압 센싱 및 보상을 위해 기 설정된 데이터 전압일 수 있다. Here, the data voltage Vdata may be an image data voltage for image display, or may be a data voltage for sensing driving that is different from the image data voltage. As an example, the data voltage Vdata may be a preset data voltage for sensing and compensating the threshold voltage of the driving transistor DRT.

초기화 시구간(initialize) 동안, 초기화 전압 라인(IVL)에서 공급된 초기화 전압(Vini)은 턴-온 된 센스 트랜지스터(SENT)를 통해 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가될 수 있다. During the initialization time period (initialize), the initialization voltage (Vini) supplied from the initialization voltage line (IVL) may be applied to the second node (N2) of the driving transistor (DRT) through the turned-on sense transistor (SENT). there is.

전술한 바와 같이, 초기화 시구간(initialize) 동안, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)는 센싱 구동용 데이터 전압(Vdata)과 초기화 전압(Vini)으로 초기화 된다. 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)는 스토리지 캐패시터(Cst)의 양 단(PLT2, PLT1)에 해당한다. 따라서, 초기화 시구간(initialize) 동안, 스토리지 캐패시터(Cst)의 양 단(PLT2, PLT1)이 센싱 구동용 데이터 전압(Vdata)과 초기화 전압(Vini)으로 초기화 된다.As described above, during the initialization time period (initialize), the first node (N1) and the second node (N2) of the driving transistor (DRT) are initialized with the data voltage (Vdata) and the initialization voltage (Vini) for sensing driving. . The first node (N1) and the second node (N2) of the driving transistor (DRT) correspond to both ends (PLT2 and PLT1) of the storage capacitor (Cst). Therefore, during the initialization time period (initialize), both ends (PLT2, PLT1) of the storage capacitor (Cst) are initialized to the sensing driving data voltage (Vdata) and the initialization voltage (Vini).

도 3을 참조하면, 초기화 시구간(initialize) 이후, 센싱 시구간(sensing) 동안, 스캔 신호(SCAN (n))는 턴-온 레벨 전압을 갖고, 센스 신호(SENSE (n))는 턴-오프 레벨 전압을 갖고, 발광 제어 신호(EM (n))는 턴-온 레벨 전압을 갖는다. 이에 따라, 센싱 시구간(sensing) 동안, 스캔 트랜지스터(SCT)는 턴-온 상태이고, 발광 제어 트랜지스터(EMT)는 턴-온 상태이고, 센스 트랜지스터(SENT)는 턴-오프 상태이다. Referring to FIG. 3, after the initialization time period (initialize), during the sensing time period (sensing), the scan signal (SCAN (n)) has a turn-on level voltage, and the sense signal (SENSE (n)) has a turn-on level voltage. It has an off-level voltage, and the light emission control signal EM (n) has a turn-on level voltage. Accordingly, during the sensing time period (sensing), the scan transistor (SCT) is in a turn-on state, the emission control transistor (EMT) is in a turn-on state, and the sense transistor (SENT) is in a turn-off state.

따라서, 센싱 시구간(sensing) 동안, 구동 트랜지스터(DRT)의 제1 노드(N1)는 정전압인 센싱 구동용 데이터 전압(Vdata)이 인가된 상태이지만, 구동 트랜지스터(DRT)의 제2 노드(N2)는 플로팅 상태이다. Therefore, during the sensing time period (sensing), the first node (N1) of the driving transistor (DRT) is in a state in which the sensing driving data voltage (Vdata), which is a constant voltage, is applied, but the second node (N2) of the driving transistor (DRT) ) is in a floating state.

이에 따라, 센싱 시구간(sensing) 동안, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압은 초기화 전압(Vini)에서 변동이 된다. 센싱 시구간(sensing) 동안, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압은, 초기화 전압(Vini)에서 부스팅 되다가 포화(saturation)가 된다. 구동 트랜지스터(DRT)의 제2 노드(N2)의 포화된 전압은, 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압인 센싱 구동용 데이터 전압(Vdata)과 구동 트랜지스터(DRT)의 문턱전압(Vth) 간의 차이 값(Vdata-Vth)과 대응될 수 있다. Accordingly, during the sensing time period, the voltage of the second node N2 of the driving transistor DRT changes from the initialization voltage Vini. During the sensing time period, the voltage of the second node N2 of the driving transistor DRT is boosted at the initialization voltage Vini and then becomes saturated. The saturated voltage of the second node N2 of the driving transistor DRT is the sensing driving data voltage Vdata, which is the voltage of the first node N1 of the driving transistor DRT, and the threshold voltage of the driving transistor DRT. It may correspond to the difference value (Vdata-Vth) between (Vth).

도 3에서는, 초기화 시구간(initialize)과 센싱 시구간(sensing)이 벌어져 있는데, 초기화 시구간(initialize) 후에 센싱 시구간(sensing)이 바로 진행될 수도 있다. 즉, 초기화 시구간(initialize)이 종료되면, 발광 제어 신호(EM (n))가 바로 턴-온 레벨 전압으로 바뀔 수 있다. In Figure 3, the initialization time section (initialize) and the sensing time section (sensing) are separated, but the sensing time section (sensing) may proceed immediately after the initialization time section (initialize). That is, when the initialization period (initialize) ends, the emission control signal EM (n) can be immediately changed to a turn-on level voltage.

도 3을 참조하면, 센싱 시구간(sensing) 이후, 데이터 오프셋 시구간(data offset)이 진행될 수 있다. 데이터 오프셋 시구간(data offset) 동안, 스캔 신호(SCAN (n)) 및 센스 신호(SENSE (n))는 턴-오프 레벨 전압을 갖고, 발광 제어 신호(EM (n))는 턴-온 레벨 전압을 갖는다. 이에 따라, 데이터 오프셋 시구간(data offset) 동안, 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT)는 턴-오프 상태이고, 발광 제어 트랜지스터(EMT)는 턴-온 상태이다. Referring to FIG. 3, after the sensing time period, a data offset time period may proceed. During the data offset time period, the scan signal (SCAN (n)) and the sense signal (SENSE (n)) have a turn-off level voltage, and the emission control signal (EM (n)) has a turn-on level. It has voltage. Accordingly, during the data offset time period, the scan transistor (SCT) and the sense transistor (SENT) are turned off, and the emission control transistor (EMT) is turned on.

데이터 오프셋 시구간(data offset) 동안, 구동 트랜지스터(DRT)의 제1 노드(N1) 및 제2 노드(N2)는 모두 플로팅 상태이다. During the data offset time period, both the first node N1 and the second node N2 of the driving transistor DRT are in a floating state.

데이터 오프셋 시구간(data offset) 이후, 발광 제어 신호(EM (n))가 턴-오프 레벨 전압으로 바뀌어 발광 제어 트랜지스터(EMT)가 턴-오프 될 수 있다. 이에 따라, 데이터 오프셋 시구간(data offset) 이후, 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어 트랜지스터(EMT)가 모두 턴-오프 상태인 기간(이하, 제1 홀딩 기간)이 잠시 있을 수 있다. After the data offset time period, the emission control signal EM (n) is changed to a turn-off level voltage so that the emission control transistor (EMT) is turned off. Accordingly, after the data offset time period, there is a brief period (hereinafter referred to as the first holding period) in which the scan transistor (SCT), sense transistor (SENT), and emission control transistor (EMT) are all turned off. You can.

제1 홀딩 기간 동안, 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어 트랜지스터(EMT)는 턴-오프 상태일 수 있다. 제1 홀딩 기간(HOLD1) 동안, 구동 트랜지스터(DRT)의 도통 전류에 의해, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 상승한다. 이때, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)의 전위차가 유지되므로, 구동 트랜지스터(DRT)의 제1 노드(N1) 및 제2 노드(N2)의 전압이 함께 변동(상승)될 수 있다. During the first holding period, the scan transistor (SCT), sense transistor (SENT), and emission control transistor (EMT) may be in a turned-off state. During the first holding period (HOLD1), the voltage of the second node (N2) of the driving transistor (DRT) increases due to the conduction current of the driving transistor (DRT). At this time, since the potential difference between the first node (N1) and the second node (N2) of the driving transistor (DRT) is maintained, the voltages of the first node (N1) and the second node (N2) of the driving transistor (DRT) are It may fluctuate (rise).

한편, 센싱 시구간(sensing)이 종료될 때 발광 제어 신호(EM (n))가 턴-오프 될 수도 있다. 이 경우, 제1 홀딩 기간이 길어질 수 있다. Meanwhile, the emission control signal EM (n) may be turned off when the sensing time period (sensing) ends. In this case, the first holding period may be long.

이러한 제1 홀딩 기간이 지난 이후, 데이터 쓰기 시구간(write)이 진행될 수 있다. 데이터 쓰기 시구간(write) 동안, 센스 신호(SENSE (n)) 및 발광 제어 신호(EM (n))는 턴-오프 레벨 전압을 갖지만, 스캔 신호(SCAN (n))는 턴-온 레벨 전압을 갖는다. 이에 따라, 데이터 쓰기 시구간(write) 동안, 센스 트랜지스터(SENT) 및 발광 제어 트랜지스터(EMT)는 턴-오프 상태이지만, 스캔 트랜지스터(SCT)는 턴-온 상태이다. After this first holding period has passed, data writing may proceed. During data writing, the sense signal (SENSE (n)) and the emission control signal (EM (n)) have a turn-off level voltage, but the scan signal (SCAN (n)) has a turn-on level voltage. has Accordingly, during the data writing time period (write), the sense transistor (SENT) and the emission control transistor (EMT) are turned off, but the scan transistor (SCT) is turned on.

데이터 쓰기 시구간(write) 동안, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)이 턴-온 된 스캔 트랜지스터(SCT)를 통해 구동 트랜지스터(DRT)의 제1 노드(N1)에 인가된다. 데이터 쓰기 시구간(write) 동안, 구동 트랜지스터(DRT)의 제1 노드(N1)에 인가된 데이터 전압(Vdata)은 영상 디스플레이를 위한 영상 데이터 전압이다. 여기서, 구동 트랜지스터(DRT)의 제1 노드(N1)는 스토리지 캐패시터(Cst)의 한 전극과 전기적으로 연결된다. 따라서, 데이터 쓰기 시구간(write) 동안, 영상 표시용 데이터 전압(VDTA)과 대응되는 전하가 스토리지 캐패시터(Cst)에 충전된다. During the data writing time period (write), the data voltage (Vdata) supplied from the data line (DL) is applied to the first node (N1) of the driving transistor (DRT) through the turned-on scan transistor (SCT). During the data writing time period (write), the data voltage (Vdata) applied to the first node (N1) of the driving transistor (DRT) is an image data voltage for image display. Here, the first node N1 of the driving transistor DRT is electrically connected to one electrode of the storage capacitor Cst. Therefore, during the data writing time period (write), a charge corresponding to the image display data voltage (VDTA) is charged in the storage capacitor (Cst).

데이터 쓰기 시구간(write)은, 발광 소자(ED)에 흐르는 구동전류를 결정하는 기간으로서, 구동 트랜지스터(DRT)의 제1 노드(N1)에 영상 표시를 위한 데이터 전압(Vdata)이 인가되는 기간이다. 이때, 센싱 시구간(sensing)의 구동 동작으로 인해, 발광 소자(ED)에 흐르는 구동전류는 구동 트랜지스터(DRT)의 문턱 전압과 무관하게 결정될 수 있다. 이에 따라, 구동 트랜지스터들(DRT) 간의 문턱 전압 편차에 따른 휘도 불균일이 발생하지 않는다. 따라서, 센싱 시구간(sensing)을 구동 트랜지스터들(DRT) 간의 문턱 전압 편차를 보상해주는 내부 보상기간이라고도 한다. The data writing time period (write) is a period that determines the driving current flowing through the light emitting element (ED), and is the period in which the data voltage (Vdata) for image display is applied to the first node (N1) of the driving transistor (DRT). am. At this time, due to the driving operation of the sensing time period (sensing), the driving current flowing through the light emitting element (ED) may be determined regardless of the threshold voltage of the driving transistor (DRT). Accordingly, luminance unevenness due to threshold voltage deviation between the driving transistors DRT does not occur. Therefore, the sensing time period (sensing) is also called an internal compensation period that compensates for the threshold voltage difference between the driving transistors (DRT).

데이터 쓰기 시구간(write) 이후, 3가지 게이트 신호(SCAN (n), SENSE (n), EM (n))가 모두 턴-오프 레벨 전압을 갖게 되어, 3개의 트랜지스터(SCT, SENT, EMT)가 모두 턴-오프 되는 기간(이하, 제2 홀딩 기간이라고 함)이 존재할 수 있다. After the data writing time period (write), all three gate signals (SCAN (n), SENSE (n), EM (n)) have turn-off level voltage, and the three transistors (SCT, SENT, EMT) There may be a period in which all are turned off (hereinafter referred to as a second holding period).

제2 홀딩 기간 동안, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 간의 전압 차이를 유지하면서, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 각각은 전압이 상승하게 된다. During the second holding period, the voltage difference between the first node N1 and the second node N2 of the driving transistor DRT is maintained, and the first node N1 and the second node N2 of the driving transistor DRT are connected to each other. ) In each case, the voltage increases.

구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 발광 소자(ED)로 구동 전류가 흐를 수 있는 전압 값(예: 발광 소자(ED)의 제2 전극(E2)의 전압(EVSS)에서 발광 소자(ED)의 문턱 전압을 더한 전압)이 되면, 발광 시구간(emission)이 진행된다. 발광 시구간(emission) 동안, 발광 제어 신호(EM (n))는 턴-온 레벨 전압을 갖게 된다. The voltage of the second node N2 of the driving transistor DRT is a voltage value at which a driving current can flow to the light emitting device ED (e.g., at the voltage EVSS of the second electrode E2 of the light emitting device ED). When the voltage (voltage plus the threshold voltage of the light emitting element (ED)) is reached, the light emission time period (emission) proceeds. During the emission time period, the emission control signal EM (n) has a turn-on level voltage.

발광 시구간(emission) 동안, 발광 제어 트랜지스터(EMT)는 턴-온 되어 구동 전압(EVDD)을 구동 트랜지스터(DRT)의 제3 노드(N3)에 인가하게 되고, 구동 트랜지스터(DRT)에 의해 구동 전류가 발광 소자(ED)로 흐르게 되어, 발광 소자(ED)가 발광을 한다. During the emission time period, the emission control transistor (EMT) is turned on to apply the driving voltage (EVDD) to the third node (N3) of the driving transistor (DRT), and is driven by the driving transistor (DRT). The current flows to the light emitting element (ED), and the light emitting element (ED) emits light.

전술한 n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)의 구동과 동일한 방식으로, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)도 구동된다. In the same manner as the driving of the subpixel SP placed on the nth subpixel line SPLn described above, the subpixel SP placed on the (n+1)th subpixel line SPLn+1 is also driven. .

(n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)에 대한 초기화 시구간(initialize), 센싱 시구간(sensing), 데이터 오프셋 시구간(data offset), 데이터 쓰기 시구간(write) 및 발광 시구간(emission) 각각의 시간적인 길이는, n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)에 대한 초기화 시구간(initialize), 센싱 시구간(sensing), 데이터 오프셋 시구간(data offset), 데이터 쓰기 시구간(write) 및 발광 시구간(emission) 각각의 시간적인 길이와 대응될 수 있다. Initialization time period (initialize), sensing time period (sensing), data offset time period (data offset), and data write time period for the subpixel (SP) placed on the (n+1)th subpixel line (SPLn+1) The temporal length of each write and emission time period is the initialization time period (initialize), the sensing time period (sensing) for the subpixel (SP) placed on the nth subpixel line (SPLn), It may correspond to the temporal length of each of the data offset time period (data offset), data writing time period (write), and light emission time period (emission).

n 번째 서브픽셀 라인(SPLn) 이후, (n+1) 번째 서브픽셀 라인(SPLn+1)이 순차적으로 구동될 수 있다. 이러한 순차 구동(Sequential Driving) 방식에 따르면, 한 프레임 시간 동안, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)에 대한 초기화 시구간(initialize), 센싱 시구간(sensing), 데이터 오프셋 시구간(data offset), 데이터 쓰기 시구간(write) 및 발광 시구간(emission)은, n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)에 대한 초기화 시구간(initialize), 센싱 시구간(sensing), 데이터 오프셋 시구간(data offset), 데이터 쓰기 시구간(write) 및 발광 시구간(emission)과 일정 시간 차를 갖고 진행된다. After the n-th subpixel line (SPLn), the (n+1)-th subpixel line (SPLn+1) may be driven sequentially. According to this sequential driving method, during one frame time, the initialization time period (initialize) and the sensing time period for the subpixel (SP) placed on the (n+1)th subpixel line (SPLn+1) (sensing), data offset time period (data offset), data writing time period (write), and emission time period (emission) are the initialization time period for the subpixel (SP) placed on the nth subpixel line (SPLn) It is carried out with a certain time difference from (initialize), sensing time period (sensing), data offset time period (data offset), data writing time period (write), and light emission time period (emission).

한 프레임 시간 동안, n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)에 대한 초기화 시구간(initialize)이 시작한 이후, 정해진 시간 후, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)에 대한 초기화 시구간(initialize)이 진행될 수 있다. n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)에 대한 센싱 시구간(sensing)이 시작한 이후, 정해진 시간 후, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)에 대한 센싱 시구간(sensing)이 진행될 수 있다. n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)에 대한 데이터 오프셋 시구간(data offset)이 시작한 이후, 정해진 시간 후, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)에 대한 데이터 오프셋 시구간(data offset)이 진행될 수 있다. n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)에 대한 데이터 쓰기 시구간(write)이 시작한 이후, 정해진 시간 후, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)에 대한 데이터 쓰기 시구간(write)이 진행될 수 있다. n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)에 대한 발광 시구간(emission)이 시작한 이후, 정해진 시간 후, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)에 대한 발광 시구간(emission)이 진행될 수 있다. During one frame time, after the initialization time interval (SP) for the subpixel (SP) placed on the nth subpixel line (SPLn) starts, after a predetermined time, the (n+1)th subpixel line (SPLn+1) ) may proceed with the initialization of the subpixel (SP) placed in the subpixel (SP). After the sensing time period (SP) for the subpixel (SP) placed on the nth subpixel line (SPLn) starts, after a set time, the sub placed on the (n+1)th subpixel line (SPLn+1) Sensing of the pixel (SP) may proceed. After the data offset time period for the subpixel (SP) placed on the nth subpixel line (SPLn) starts, after a set time, placed on the (n+1)th subpixel line (SPLn+1) A data offset time period for the subpixel (SP) may be performed. After the data writing time period (write) for the subpixel (SP) placed on the nth subpixel line (SPLn) starts, after a certain time, the Data writing for the subpixel (SP) may proceed. After the emission time period (emission) for the subpixel (SP) placed on the nth subpixel line (SPLn) starts, after a set time, the subpixel placed on the (n+1)th subpixel line (SPLn+1) The emission of light for the pixel SP may proceed.

도 4는 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)의 제1 레이아웃(410)과 제1 레이아웃(410)을 갖는 2개의 서브픽셀(SP)을 간략하게 나타낸 도면이다. FIG. 4 briefly shows a first layout 410 of the subpixel (SP) and two subpixels (SP) having the first layout 410 in the display device 100 according to embodiments of the present invention. It is a drawing.

도 4에 도시된 서브픽셀(SP)의 등가회로를 참조하면, 서브픽셀(SP)의 설계 시, 구동 전압 라인(DVL)이 연결되는 지점, 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT), 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1), 센스 트랜지스터(SENT) 및 초기화 전압 라인(IVL)이 연결되는 지점까지 동일한 긴 배선(연결 경로(Path))으로 구성될 수 있다. Referring to the equivalent circuit of the subpixel (SP) shown in FIG. 4, when designing the subpixel (SP), the point where the driving voltage line (DVL) is connected, the emission control transistor (EMT), the driving transistor (DRT), It may be composed of the same long wiring (connection path) up to the point where the first plate (PLT1) of the storage capacitor (Cst), the sense transistor (SENT), and the initialization voltage line (IVL) are connected.

이에 따르면, 하나의 서브픽셀(SP)은, 스토리지 캐패시터(Cst)가 형성되는 스토리지 캐패시터 영역(Cst 영역)과, 스토리지 캐패시터 영역(Cst 영역)에 의해 분리된 2개의 트랜지스터 영역(TFT 영역)으로 구획되는 제1 레이아웃(410)을 가질 수 있다. According to this, one subpixel (SP) is divided into a storage capacitor area (Cst area) where the storage capacitor (Cst) is formed, and two transistor areas (TFT areas) separated by the storage capacitor area (Cst area). It may have a first layout 410 that is.

제1 레이아웃(410)에서, 2개의 트랜지스터 영역(TFT 영역) 중 스토리지 캐패시터 영역(Cst 영역)의 상단(또는 하단)에 위치하는 트랜지스터 영역(TFT 영역)에는 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT) 및 스캔 트랜지스터(SCT)가 배치될 수 있다. 2개의 트랜지스터 영역(TFT 영역) 중 스토리지 캐패시터 영역(Cst 영역)의 하단(또는 상단)에 위치하는 트랜지스터 영역(TFT 영역)에는 센스 트랜지스터(SENT)가 배치될 수 있다. In the first layout 410, the transistor area (TFT area) located at the top (or bottom) of the storage capacitor area (Cst area) among the two transistor areas (TFT areas) includes an emission control transistor (EMT) and a driving transistor ( DRT) and scan transistor (SCT) may be disposed. A sense transistor (SENT) may be disposed in the transistor area (TFT area) located at the bottom (or top) of the storage capacitor area (Cst area) among the two transistor areas (TFT areas).

서브픽셀(SP)의 제1 레이아웃(410)에 따르면, 서브픽셀(Unit SP)의 영역 내에 불필요한 빈 공간이 많이 생겨날 수 있게 되어, 공간 활용도가 크게 떨어질 수 있다. 이러한 공간 활용도의 저하는 상하로 배치된 2개의 서브픽셀(SPn, SPn+1)에서 볼 때 더 큰 수준이고, 표시패널(110)의 전 영역으로 확장해서 보면, 서브픽셀(SP)의 제1 레이아웃(410)에 따른 공간 활용도 저하는 상당히 큰 수준으로 볼 수 있다. According to the first layout 410 of the subpixel (SP), a lot of unnecessary empty space may be created in the area of the subpixel (Unit SP), which may greatly reduce space utilization. This decrease in space utilization is greater when viewed from the two subpixels (SPn, SPn+1) arranged up and down, and when expanded to the entire area of the display panel 110, the first subpixel (SP) The decrease in space utilization due to the layout 410 can be considered to be quite significant.

서브픽셀(SP)의 제1 레이아웃(410)에 따른 공간 활용도 저하는, 서브픽셀(SP) 내에서 큰 면적을 필요로 하는 전극, 배선, 또는 각종 패턴 등에게 충분한 형성 공간을 만들어주지 못하는 비효율성을 동반하는 것이다. 이에, 본 발명의 실시예들은 서브픽셀(SP)의 공간 활용도를 높여주기 위한 새로운 개념의 구조를 제시한다. 아래에서는, 서브픽셀(SP)의 공간 활용도를 높여줄 수 있는 새로운 개념의 구조를 설명한다. The decrease in space utilization according to the first layout 410 of the subpixel (SP) is an inefficiency that does not create sufficient space for forming electrodes, wires, or various patterns that require a large area within the subpixel (SP). It is accompanied by . Accordingly, embodiments of the present invention present a new concept structure to increase space utilization of subpixels (SP). Below, a new concept structure that can increase space utilization of subpixels (SP) is explained.

도 5는 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)의 제2 레이아웃(510)과, 제2 레이아웃(510)을 갖는 2개의 서브픽셀(SP)을 간략하게 나타낸 도면이다. FIG. 5 briefly shows a second layout 510 of a subpixel (SP) and two subpixels (SP) having the second layout 510 in the display device 100 according to embodiments of the present invention. This is the drawing shown.

도 5를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)은 스토리지 캐패시터 영역(Cst)과 트랜지스터 영역(TFT 영역)으로 구획되는 제2 레이아웃(510)을 가질 수 있다. Referring to FIG. 5, in the display device 100 according to embodiments of the present invention, the subpixel (SP) has a second layout 510 divided into a storage capacitor area (Cst) and a transistor area (TFT area). You can have it.

서브픽셀(SP)의 제2 레이아웃(510)에 따르면, 하나의 서브픽셀(SP)의 영역에는 스토리지 캐패시터 영역(Cst)에 의해 분리되지 않은 하나의 트랜지스터 영역(TFT 영역)만이 존재한다. According to the second layout 510 of the subpixel (SP), there is only one transistor area (TFT area) that is not separated by the storage capacitor area (Cst) in the area of one subpixel (SP).

다시 말해, 서브픽셀(SP)의 제1 레이아웃(410)의 경우, 센스 트랜지스터(SENT), 구동 트랜지스터(DRT), 발광 제어 트랜지스터(EMT) 및 스캔 트랜지스터(SCT) 중에서, 센스 트랜지스터(SENT)만이 다른 트랜지스터 영역(TFT 영역)에 홀로 위치한다. 이에 비해, 서브픽셀(SP)의 제2 레이아웃(510)의 경우, 센스 트랜지스터(SENT), 구동 트랜지스터(DRT), 발광 제어 트랜지스터(EMT) 및 스캔 트랜지스터(SCT) 모두가 동일한 트랜지스터 영역(TFT 영역)에 모여서 위치할 수 있다. In other words, in the case of the first layout 410 of the subpixel (SP), among the sense transistor (SENT), driving transistor (DRT), emission control transistor (EMT), and scan transistor (SCT), only the sense transistor (SENT) It is located alone in another transistor area (TFT area). In contrast, in the case of the second layout 510 of the subpixel (SP), the sense transistor (SENT), driving transistor (DRT), emission control transistor (EMT), and scan transistor (SCT) all have the same transistor area (TFT area). ) can be gathered together and located.

도 5를 참조하면, 다수의 서브픽셀(SP)은 제1 데이터 라인(DL)과 공통으로 연결되고 이웃한 제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1)을 포함한다. 제1 서브픽셀(SPn)은, 열 방향으로 인접한 n 번째 서브픽셀 라인(SPLn)과 (n+1) 번째 서브픽셀 라인(SPn+1) 중에서 n 번째 서브픽셀 라인(SPLn)에 배치될 수 있다. 제2 서브픽셀(SPn+1)은, 열 방향으로 인접한 n 번째 서브픽셀 라인(SPLn)과 (n+1) 번째 서브픽셀 라인(SPn+1) 중에서 (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치될 수 있다. Referring to FIG. 5, the plurality of subpixels SP are commonly connected to the first data line DL and include neighboring first subpixels SPn and second subpixels SPn+1. The first subpixel SPn may be disposed on the nth subpixel line SPLn among the nth subpixel line SPLn and the (n+1)th subpixel line SPn+1 adjacent in the column direction. . The second subpixel (SPn+1) is the (n+1)th subpixel line (SPLn) among the nth subpixel line (SPLn) and the (n+1)th subpixel line (SPn+1) adjacent in the column direction. +1).

도 5를 참조하면, 제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1) 사이에는 초기화 전압 라인(IVL)이 배치되고, 초기화 전압 라인(IVL)은 제1 데이터 라인(DL)과 교차하는 방향으로 형성될 수 있다. Referring to FIG. 5, an initialization voltage line (IVL) is disposed between the first subpixel (SPn) and the second subpixel (SPn+1), and the initialization voltage line (IVL) is connected to the first data line (DL) It can be formed in an intersecting direction.

제1 서브픽셀(SPn)의 구동 트랜지스터(DRT), 발광 제어 트랜지스터(EMT), 센스 트랜지스터(SENT) 및 스캔 트랜지스터(SCT)는 제1 서브픽셀(SPn)의 스토리지 캐패시터(Cst)와 초기화 전압 라인(IVL) 사이에 배치될 수 있다. The driving transistor (DRT), emission control transistor (EMT), sense transistor (SENT), and scan transistor (SCT) of the first subpixel (SPn) are connected to the storage capacitor (Cst) and the initialization voltage line of the first subpixel (SPn). (IVL) can be placed between.

제2 서브픽셀(SPn+1)의 구동 트랜지스터(DRT), 발광 제어 트랜지스터(EMT), 센스 트랜지스터(SENT) 및 스캔 트랜지스터(SCT)는 초기화 전압 라인(IVL)과 제2 서브픽셀(SPn+1)의 스토리지 캐패시터(Cst) 사이에 배치될 수 있다. The driving transistor (DRT), emission control transistor (EMT), sense transistor (SENT), and scan transistor (SCT) of the second subpixel (SPn+1) are connected to the initialization voltage line (IVL) and the second subpixel (SPn+1). ) can be placed between the storage capacitors (Cst).

열 방향으로 인접한 n 번째 서브픽셀 라인(SPLn)에 배치된 제1 서브픽셀(SPn)과, (n+1) 번째 서브픽셀 라인(SPn+1)에 배치된 제2 서브픽셀(SPn+1) 각각은 제2 레이아웃(510)을 가질 뿐만 아니라, 제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1)은 서로 플립(Flip) 된 구조를 가질 수 있다. 즉, 제1 서브픽셀(SPn)은 제2 서브픽셀(SPn+1)을 뒤집은 구조일 수 있다. 제2 서브픽셀(SPn+1)은 제1 서브픽셀(SPn)을 뒤집은 구조일 수 있다. A first subpixel (SPn) disposed on the nth subpixel line (SPLn) adjacent in the column direction, and a second subpixel (SPn+1) disposed on the (n+1)th subpixel line (SPn+1) Not only does each have a second layout 510, but the first subpixel (SPn) and the second subpixel (SPn+1) may have a flipped structure. That is, the first subpixel (SPn) may have a structure that is an inverted structure of the second subpixel (SPn+1). The second subpixel (SPn+1) may have a structure that is an inverted structure of the first subpixel (SPn).

제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1)이 서로 플립(Flip) 된 구조를 갖는다는 것은, 제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1)의 경계를 기준으로, 제1 서브픽셀(SPn)에 배치된 회로 구성들(Cst, DRT, EMT, SCT, SENT)의 위치와, 제2 서브픽셀(SPn+1)에 배치된 회로 구성들(Cst, DRT, EMT, SCT, SENT)의 위치가 서로 대칭인 것을 의미할 수 있다. The fact that the first subpixel (SPn) and the second subpixel (SPn+1) have a flipped structure means that the boundary between the first subpixel (SPn) and the second subpixel (SPn+1) is As a reference, the positions of the circuit elements (Cst, DRT, EMT, SCT, SENT) arranged in the first subpixel (SPn) and the circuit elements (Cst, DRT) arranged in the second subpixel (SPn+1) , EMT, SCT, and SENT) may mean that the positions are symmetrical to each other.

전술한 제2 레이아웃(510)로 서브픽셀(SP)이 설계가 되면, 서브픽셀(SP) 내 빈 공간이 줄어들 수 있다. 전술한 제2 레이아웃(510)로 서브픽셀(SP)이 설계가 되면, 서브픽셀(SP) 내 트랜지스터들(DRT, EMT, SENT, SCT)이 형성되는 면적을 크게 줄일 수 있다. 즉, 서브픽셀(SP) 내 트랜지스터 영역(TFT 영역)의 면적을 줄일 수 있다. 이에 따라, 서브픽셀(SP) 내 스토리지 캐패시터 영역(Cst 영역)의 면적을 증가시킬 수 있다. 즉, 스토리지 캐패시터(Cst)의 캐패시턴스를 증가시킬 수 있다. When the subpixel (SP) is designed with the above-described second layout 510, the empty space within the subpixel (SP) may be reduced. When the subpixel (SP) is designed with the above-described second layout 510, the area where the transistors (DRT, EMT, SENT, and SCT) within the subpixel (SP) are formed can be greatly reduced. In other words, the area of the transistor area (TFT area) within the subpixel (SP) can be reduced. Accordingly, the area of the storage capacitor area (Cst area) within the subpixel (SP) can be increased. That is, the capacitance of the storage capacitor (Cst) can be increased.

또한, 전술한 제2 레이아웃(510)로 서브픽셀(SP)이 설계가 되면, 구동 전압 라인(DVL)이 연결되는 지점, 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT), 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1), 센스 트랜지스터(SENT) 및 초기화 전압 라인(IVL)이 연결되는 지점까지 이어지는 연결 경로가 짧게 형성될 수 있다. In addition, when the subpixel (SP) is designed with the above-described second layout 510, the point where the driving voltage line (DVL) is connected, the emission control transistor (EMT), the driving transistor (DRT), and the storage capacitor (Cst) The connection path leading to the point where the first plate (PLT1), the sense transistor (SENT), and the initialization voltage line (IVL) are connected may be formed to be short.

구동 트랜지스터(DRT), 센스 트랜지스터(SENT), 발광 제어 트랜지스터(EMT) 및 스캔 트랜지스터(SCT)는 다양한 트랜지스터 타입으로 설계될 수 있다. 예를 들어, 구동 트랜지스터(DRT), 센스 트랜지스터(SENT), 발광 제어 트랜지스터(EMT) 및 스캔 트랜지스터(SCT)는 비정질 실리콘(a-Si: Amorphous Silicon) 트랜지스터, 저온 다결정 실리콘(LTPS: Low-Temperature Polycrystalline Silicon) 트랜지스터, 산화물(Oxide) 트랜지스터, 저온 폴리 옥사이드(LTPO: Low-Temperature Polycrystalline Oxide) 트랜지스터 등의 다양한 타입으로 만들어질 수 있다. The driving transistor (DRT), sense transistor (SENT), emission control transistor (EMT), and scan transistor (SCT) can be designed as various transistor types. For example, the driving transistor (DRT), sense transistor (SENT), emission control transistor (EMT), and scan transistor (SCT) are amorphous silicon (a-Si) transistors and low-temperature polycrystalline silicon (LTPS). It can be made of various types, such as Polycrystalline Silicon (Silicon) transistors, Oxide transistors, and Low-Temperature Polycrystalline Oxide (LTPO) transistors.

아래에서는, 도 5을 참조하여 간략하게 설명한 본 발명의 실시예들에 따른 서브픽셀(SP)의 제2 레이아웃(510)를 더욱 상세하게 설명하고, 서브픽셀(SP)의 멀티-스테이지 구조에 대해서도 설명한다. Below, the second layout 510 of the subpixel (SP) according to the embodiments of the present invention briefly explained with reference to FIG. 5 will be described in more detail, and the multi-stage structure of the subpixel (SP) will also be described. Explain.

도 6 및 도 7은 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)이 제2 레이아웃(510)과 멀티-스테이지 트랜지스터 구조를 갖는 경우, 서브픽셀(SP)의 등가회로들이다. 도 8은 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)이 제2 레이아웃(510)과 멀티-스테이지 구조를 갖는 경우, 서브픽셀(SP)의 일부 영역의 단면도이다. 아래 설명에서 도 5도 함께 참조된다. 6 and 7 show equivalent values of the subpixel (SP) when the subpixel (SP) has the second layout 510 and a multi-stage transistor structure in the display device 100 according to embodiments of the present invention. They are circuits. FIG. 8 is a cross-sectional view of a partial area of the subpixel (SP) when the subpixel (SP) has a second layout 510 and a multi-stage structure in the display device 100 according to embodiments of the present invention. . Figure 5 is also referenced in the description below.

본 발명의 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL), 다수의 스캔 라인(SCL), 다수의 센스 라인(SENL), 다수의 발광 제어 라인(EML), 다수의 구동 전압 라인(DVL) 및 다수의 초기화 전압 라인(IVL)이 배치되고, 다수의 서브픽셀(SP)을 포함하는 표시패널(110)과, 다수의 데이터 라인(DL)을 구동하는 데이터 구동 회로(120)와, 다수의 스캔 라인(SCL), 다수의 센스 라인(SENL) 및 다수의 발광 제어 라인(EML)을 구동하는 게이트 구동 회로(130) 등을 포함할 수 있다. The display device 100 according to embodiments of the present invention includes a plurality of data lines (DL), a plurality of scan lines (SCL), a plurality of sense lines (SENL), a plurality of emission control lines (EML), and a plurality of A display panel 110 including a driving voltage line (DVL) and a plurality of initialization voltage lines (IVL) and a plurality of subpixels (SP), and a data driving circuit that drives a plurality of data lines (DL) 120) and a gate driving circuit 130 that drives a plurality of scan lines (SCL), a plurality of sense lines (SENL), and a plurality of emission control lines (EML).

다수의 서브픽셀(SP) 각각은, 발광 소자(ED)를 구동하는 구동 트랜지스터(DRT)와, 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 따라 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 간의 연결을 제어하는 스캔 트랜지스터(SCT)와, 센스 라인(SENL)에서 공급되는 센스 신호(SENSE)에 따라 구동 트랜지스터(DRT)의 제2 노드(N2)와 초기화 전압 라인(IVL) 간의 연결을 제어하는 센스 트랜지스터(SENT)와, 발광 제어 라인(EML)에서 공급된 발광 제어 신호(EM)에 따라 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 전압 라인(DVL) 간의 연결을 제어하는 발광 제어 트랜지스터(EMT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함할 수 있다. Each of the plurality of subpixels (SP) includes a driving transistor (DRT) that drives the light emitting element (ED), and a first node ( A scan transistor (SCT) that controls the connection between N1) and the data line (DL), a second node (N2) of the driving transistor (DRT) and an initialization voltage according to the sense signal (SENSE) supplied from the sense line (SENL) A sense transistor (SENT) that controls the connection between the lines (IVL), a third node (N3) of the driving transistor (DRT) and a driving voltage line ( It may include an emission control transistor (EMT) that controls the connection between DVLs and a storage capacitor (Cst) electrically connected between the first node (N1) and the second node (N2) of the driving transistor (DRT). .

본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)는 4개의 트랜지스터(DRT, SCT, SENT, EMT)가 여러 개의 층에 나뉘어져 형성되는 구조를 가질 수 있다. 이러한 구조를 본 명세서에서 멀티-스테이지 구조라고 한다.In the display device 100 according to embodiments of the present invention, the subpixel SP may have a structure in which four transistors (DRT, SCT, SENT, and EMT) are divided into multiple layers. This structure is referred to herein as a multi-stage structure.

도 6을 참조하면, 멀티-스테이지 구조의 일 예로, 스캔 트랜지스터(SCT)는 센스 트랜지스터(SENT), 구동 트랜지스터(DRT), 발광 제어 트랜지스터(EMT)가 형성되는 층과 다른 층에 형성될 수 있다. 보다 구체적으로, 스캔 트랜지스터(SCT)의 액티브 층과, 구동 트랜지스터(DRT), 센스 트랜지스터(SENT), 발광 제어 트랜지스터(EMT)의 액티브 층은 다른 층일 수 있다. Referring to FIG. 6, as an example of a multi-stage structure, the scan transistor (SCT) may be formed in a layer different from the layer where the sense transistor (SENT), driving transistor (DRT), and emission control transistor (EMT) are formed. . More specifically, the active layer of the scan transistor (SCT), the driving transistor (DRT), the sense transistor (SENT), and the active layer of the emission control transistor (EMT) may be different layers.

다시 말해, 다수의 서브픽셀(SP) 각각은 멀티-스테이지 구조를 갖는 경우, 일 예로, 다수의 서브픽셀(SP) 각각에 포함되는 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT), 센스 트랜지스터(SENT) 및 스캔 트랜지스터(SCT) 중에서, 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT) 및 센스 트랜지스터(SENT)는 제1 박막 트랜지스터 층(First TFT Layer)에 위치하고, 스캔 트랜지스터(SCT)는 제2 박막 트랜지스터 층(Second TFT Layer)에 위치할 수 있다. In other words, when each of the multiple subpixels (SP) has a multi-stage structure, for example, an emission control transistor (EMT), a driving transistor (DRT), and a sense transistor ( Among the SENT and scan transistors (SCT), the emission control transistor (EMT), driving transistor (DRT), and sense transistor (SENT) are located in the first thin film transistor layer (First TFT Layer), and the scan transistor (SCT) is located in the second TFT layer. It may be located in the thin film transistor layer (Second TFT Layer).

도 6을 참조하면, 제2 박막 트랜지스터 층(Second TFT Layer)은 제1 박막 트랜지스터 층(First TFT Layer)보다 높은 층일 수 있다. Referring to FIG. 6, the second thin film transistor layer (Second TFT Layer) may be a layer higher than the first thin film transistor layer (First TFT Layer).

도 6을 참조하면, 스토리지 캐피시터(Cst)의 제1 플레이트(PLT1)는 제1 박막 트랜지스터 층(First TFT Layer)에 형성되고, 스토리지 캐피시터(Cst)의 제2 플레이트(PLT2)는 제2 박막 트랜지스터 층(Second TFT Layer)에 형성될 수 있다. Referring to FIG. 6, the first plate (PLT1) of the storage capacitor (Cst) is formed on the first thin film transistor layer (First TFT Layer), and the second plate (PLT2) of the storage capacitor (Cst) is formed on the second thin film transistor. It can be formed in the second TFT layer.

도 6을 참조하면, 다수의 서브픽셀(SP) 각각이 멀티-스테이지 구조를 가짐으로써, 다수의 서브픽셀(SP) 각각에서, 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT) 및 센스 트랜지스터(SENT) 각각의 채널은 동일 평면 상에 형성될 수 있다. 그리고, 스캔 트랜지스터(SCT)의 채널은 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT) 및 센스 트랜지스터(SENT) 각각의 채널보다 높은 층에 위치할 수 있다. Referring to FIG. 6, each of the multiple subpixels (SP) has a multi-stage structure, so that in each of the multiple subpixels (SP), an emission control transistor (EMT), a driving transistor (DRT), and a sense transistor (SENT) ) Each channel may be formed on the same plane. Additionally, the channel of the scan transistor (SCT) may be located on a higher layer than each channel of the emission control transistor (EMT), driving transistor (DRT), and sense transistor (SENT).

도 7 및 도 8을 참조하면, 표시패널(110)은, 다수의 서브픽셀(SP) 각각의 영역에 배치되는 제1 액티브 층(ACT1)과 제2 액티브 층(ACT2)을 더 포함할 수 있다. 제1 여기서, 일 예로, 액티브 층(ACT1)과 제2 액티브 층(ACT2)은 산화물 반도체 층들일 수 있다. Referring to FIGS. 7 and 8 , the display panel 110 may further include a first active layer (ACT1) and a second active layer (ACT2) disposed in each area of the plurality of subpixels (SP). . As an example, the first active layer ACT1 and the second active layer ACT2 may be oxide semiconductor layers.

도 7 및 도 8을 참조하면, 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT), 센스 트랜지스터(SENT)는 제1 액티브 층(ACT1)에 기반하여 형성될 수 있다. 스캔 트랜지스터(SCT)는 제2 액티브 층(ACT2)에 기반하여 형성될 수 있다. Referring to FIGS. 7 and 8 , the emission control transistor (EMT), driving transistor (DRT), and sense transistor (SENT) may be formed based on the first active layer (ACT1). The scan transistor (SCT) may be formed based on the second active layer (ACT2).

도 7 및 도 8을 참조하면, 스토리지 캐패시터(Cst)의 제1 플레이트(PLT)는 제1 액티브 층(ACT1)에 기반하여 형성되고, 스토리지 캐패시터(Cst)의 제2 플레이트(PLT)는 제2 액티브 층(ACT2)에 기반하여 형성될 수 있다. 7 and 8, the first plate (PLT) of the storage capacitor (Cst) is formed based on the first active layer (ACT1), and the second plate (PLT) of the storage capacitor (Cst) is formed based on the second active layer (ACT1). It may be formed based on the active layer (ACT2).

도 8을 참조하면, 기판(SUB) 상에 버퍼층(BUF)이 위치한다. 버퍼층(BUF) 상에 제1 액티브 층(ACT1)이 위치할 수 있다. 제1 액티브 층(ACT1) 상에 제1 게이트 절연막(GI1)이 위치하고, 제1 게이트 절연막(GI1) 상에 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)이 위치할 수 있다. Referring to FIG. 8, a buffer layer (BUF) is located on the substrate (SUB). The first active layer (ACT1) may be located on the buffer layer (BUF). The first gate insulating layer GI1 may be located on the first active layer ACT1, and the gate electrode DRT_GATE of the driving transistor DRT may be located on the first gate insulating layer GI1.

도 8을 참조하면, 제1 액티브 층(ACT1)에서, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)과 중첩된 영역을 제외하고 나머지 부분은 도체화 될 수 있다. 제1 액티브 층(ACT1)에서, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)과 중첩된 영역은 구동 트랜지스터(DRT)의 채널(DRT_CH)에 해당한다. 제1 액티브 층(ACT1)에서 도체화 된 부분 중 구동 트랜지스터(DRT)의 채널(DRT_CH)에 해당하는 영역의 일 측은 구동 트랜지스터(DRT)의 소스 노드이고, 구동 트랜지스터(DRT)의 채널(DRT_CH)에 해당하는 영역의 타 측은 구동 트랜지스터(DRT)의 드레인 노드에 해당할 수 있다. Referring to FIG. 8, the remaining portion of the first active layer (ACT1), except for the area overlapping with the gate electrode (DRT_GATE) of the driving transistor (DRT), may be conductive. In the first active layer (ACT1), an area overlapping with the gate electrode (DRT_GATE) of the driving transistor (DRT) corresponds to the channel (DRT_CH) of the driving transistor (DRT). Among the conductive portions of the first active layer (ACT1), one side of the area corresponding to the channel (DRT_CH) of the driving transistor (DRT) is the source node of the driving transistor (DRT), and the channel (DRT_CH) of the driving transistor (DRT) The other side of the area corresponding to may correspond to the drain node of the driving transistor (DRT).

또한, 제1 액티브 층(ACT1)에서 도체화 된 부분 중 일 부분은 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)의 역할을 할 수 있다. Additionally, a portion of the conductive portion of the first active layer (ACT1) may function as the first plate (PLT1) of the storage capacitor (Cst).

도 8을 참조하면, 제1 게이트 절연막(GI1) 및 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)이 적층 된 제1 액티브 층(ACT1)을 덮으면서 제1 층간 절연막(ILD1)이 배치될 수 있다. 즉, 제1 층간 절연막(ILD1)은, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)의 상면과 측면, 제1 게이트 절연막(GI1)의 측면과, 그리고 제1 액티브 층(ACT1) 상부에 형성될 수 있다. Referring to FIG. 8, the first interlayer insulating layer ILD1 may be disposed while covering the first active layer ACT1 on which the first gate insulating layer GI1 and the gate electrode (DRT_GATE) of the driving transistor (DRT) are stacked. . That is, the first interlayer insulating layer ILD1 is formed on the top and side surfaces of the gate electrode DRT_GATE of the driving transistor DRT, the side surfaces of the first gate insulating layer GI1, and the top of the first active layer ACT1. You can.

도 8을 참조하면, 제1 층간 절연막(ILD1) 상에 제2 액티브 층(ACT2)이 배치될 수 있다. 제2 액티브 층(ACT2) 상에 제2 게이트 절연막(GI2)이 배치되고, 제2 게이트 절연막(GI2) 상에 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)이 위치할 수 있다. Referring to FIG. 8 , the second active layer ACT2 may be disposed on the first interlayer insulating layer ILD1. The second gate insulating layer GI2 may be disposed on the second active layer ACT2, and the gate electrode SCT_GATE of the scan transistor SCT may be located on the second gate insulating layer GI2.

도 8을 참조하면, 제2 액티브 층(ACT2)에서, 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)과 중첩된 영역을 제외하고 나머지 부분은 도체화 될 수 있다. 제2 액티브 층(ACT2)에서, 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)과 중첩된 영역은 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당한다. 제2 액티브 층(ACT2)에서 도체화 된 부분 중 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 일 측은 스캔 트랜지스터(SCT)의 소스 노드이고, 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 타 측은 스캔 트랜지스터(SCT)의 드레인 노드에 해당할 수 있다. Referring to FIG. 8, the remaining portion of the second active layer (ACT2) except for the area overlapping with the gate electrode (SCT_GATE) of the scan transistor (SCT) may be conductive. In the second active layer (ACT2), an area overlapping with the gate electrode (SCT_GATE) of the scan transistor (SCT) corresponds to the channel (SCT_CH) of the scan transistor (SCT). Among the conductive parts of the second active layer (ACT2), one side of the area corresponding to the channel (SCT_CH) of the scan transistor (SCT) is the source node of the scan transistor (SCT), and the channel (SCT_CH) of the scan transistor (SCT) The other side of the area corresponding to may correspond to the drain node of the scan transistor (SCT).

도 8을 참조하면, 제2 액티브 층(ACT2)에서 도체화 된 부분 중 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 타 측 방향으로 연장된 도체화 부분은, 제1 층간 절연막(ILD1)의 컨택홀을 통해, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)의 상면(또는 측면)과 다이렉트 컨택(Direct Contact)이 될 수 있다. Referring to FIG. 8, among the conductive portions of the second active layer (ACT2), the conductive portion extending toward the other side of the region corresponding to the channel (SCT_CH) of the scan transistor (SCT) is a first interlayer insulating film ( Through the contact hole of ILD1), direct contact can be made with the top (or side) of the gate electrode (DRT_GATE) of the driving transistor (DRT).

도 8을 참조하면, 제2 액티브 층(ACT2)에서 도체화 된 부분 중 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 타 측 방향으로 연장된 도체화 부분은, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)과 다이렉트 컨택(Direct Contact)이 되는 지점을 지나 더 연장되고, 스토리지 캐패시터(Cst)의 제2 플레이트(PLT2)의 역할을 할 수 있다. Referring to FIG. 8, among the conductive portions of the second active layer (ACT2), the conductive portion extending toward the other side of the region corresponding to the channel (SCT_CH) of the scan transistor (SCT) is the driving transistor (DRT). It extends further past the point of direct contact with the gate electrode (DRT_GATE) of and can serve as the second plate (PLT2) of the storage capacitor (Cst).

도 8을 참조하면, 제2 게이트 절연막(GI2) 및 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)이 적층 된 제2 액티브 층(ACT2)을 덮으면서 제2 층간 절연막(ILD2)이 배치될 수 있다. 즉, 제2 층간 절연막(ILD2)은, 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)의 상면과 측면, 제2 게이트 절연막(GI2)의 측면과, 그리고 제2 액티브 층(ACT2) 상부에 형성될 수 있다. Referring to FIG. 8, the second interlayer insulating film ILD2 may be disposed while covering the second active layer ACT2 on which the second gate insulating film GI2 and the gate electrode (SCT_GATE) of the scan transistor (SCT) are stacked. . That is, the second interlayer insulating film ILD2 is formed on the top and side surfaces of the gate electrode (SCT_GATE) of the scan transistor (SCT), the side surfaces of the second gate insulating film (GI2), and the top of the second active layer (ACT2). You can.

도 8을 참조하면, 제2 층간 절연막(ILD2) 상에 연결 전극(CTE)이 배치될 수 있다. 연결 전극(CTE)은 제2 층간 절연막(ILD2) 및 제1 층간 절연막(ILD1)의 컨택홀을 통해 제1 액티브 층(ACT1)의 도체화 된 부분과 연결될 수 있다. Referring to FIG. 8 , a connection electrode (CTE) may be disposed on the second interlayer insulating layer (ILD2). The connection electrode CTE may be connected to the conductive portion of the first active layer ACT1 through the contact hole of the second interlayer insulating film ILD2 and the first interlayer insulating film ILD1.

도 8을 참조하면, 제2 층간 절연막(ILD2) 상부에 위치한 연결 전극(CTE)은 제2 액티브 층(ACT2)과 중첩되어, 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)의 역할을 할 수 있다. 이에 따라, 스토리지 캐패시터(Cst)의 캐패시턴스가 증가할 수 있다. 연결 전극(CTE)은 발광 소자(ED)의 픽셀 전극(예: 애노드 전극)인 제1 전극(E1)과 전기적으로 연결될 수 있다. Referring to FIG. 8, the connection electrode (CTE) located on the second interlayer insulating layer (ILD2) overlaps the second active layer (ACT2) and can serve as the first plate (PLT1) of the storage capacitor (Cst). there is. Accordingly, the capacitance of the storage capacitor (Cst) may increase. The connection electrode CTE may be electrically connected to the first electrode E1, which is a pixel electrode (eg, anode electrode) of the light emitting device ED.

스토리지 캐패시터(Cst)는, 제1 액티브 층(ACT1)의 도체화 된 부분과 제2 액티브 층(ACT2)의 도체화 된 부분 사이에 형성된 캐패시터와, 연결 전극(CTE)과 제2 액티브 층(ACT2)의 도체화 된 부분 사이에 형성된 캐패시터가 병렬로 연결되어 구조일 수 있다. 이에 따라, 스토리지 캐패시터(Cst)의 캐패시턴스가 증가할 수 있다. The storage capacitor Cst is a capacitor formed between the conductive portion of the first active layer ACT1 and the conductive portion of the second active layer ACT2, the connection electrode CTE, and the second active layer ACT2. ) may have a structure in which capacitors formed between the conductive parts are connected in parallel. Accordingly, the capacitance of the storage capacitor (Cst) may increase.

도 8의 단면 구조를 다시 설명하면, 제1 액티브 층(ACT1)과 제2 액티브 층(ACT2)은 제1 층간 절연막(ILD1)에 의해 분리되어 배치될 수 있다. 제1 액티브 층(ACT1)의 일 부분과 제2 액티브 층(ACT2)의 일 부분은 중첩될 수 있다. Referring to the cross-sectional structure of FIG. 8 again, the first active layer ACT1 and the second active layer ACT2 may be separated by the first interlayer insulating layer ILD1. A portion of the first active layer (ACT1) and a portion of the second active layer (ACT2) may overlap.

구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)은, 제1 게이트 절연막(GI1)을 사이에 두고 제1 액티브 층(ACT1) 상에 위치할 수 있다. 구동 트랜지스터(DRT)과 함께 제1 박막 트랜지스터 층(First TFT Layer)에 형성되는 발광 제어 트랜지스터(EMT) 및 센스 트랜지스터(SENT) 각각의 게이트 전극 또한, 제1 게이트 절연막(GI1)을 사이에 두고 제1 액티브 층(ACT1) 상에 위치할 수 있다. 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)은 제2 게이트 절연막(GI2)을 사이에 두고 제2 액티브 층(ACT2) 상에 위치할 수 있다. The gate electrode (DRT_GATE) of the driving transistor (DRT) may be located on the first active layer (ACT1) with the first gate insulating film (GI1) interposed therebetween. The gate electrodes of each of the emission control transistor (EMT) and sense transistor (SENT) formed on the first thin film transistor layer (First TFT Layer) along with the driving transistor (DRT) are also formed on the first thin film transistor layer (GI1) with the first gate insulating film (GI1) therebetween. 1 may be located on the active layer (ACT1). The gate electrode (SCT_GATE) of the scan transistor (SCT) may be located on the second active layer (ACT2) with the second gate insulating film (GI2) interposed therebetween.

제1 액티브 층(ACT1)에서, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE), 발광 제어 트랜지스터(EMT)의 게이트 전극 및 센스 트랜지스터(SENT)의 게이트 전극과 중첩되는 3개의 채널 영역을 제외한 나머지 부분은 도체화 되어 있을 수 있다. 제2 액티브 층(ACT2)에서, 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)과 중첩되는 1개의 채널 영역을 제외한 나머지 부분은 도체화 되어 있을 수 있다. In the first active layer (ACT1), the remaining portion excluding the three channel regions overlapping with the gate electrode (DRT_GATE) of the driving transistor (DRT), the gate electrode of the emission control transistor (EMT), and the gate electrode of the sense transistor (SENT) may be conductive. In the second active layer (ACT2), the remaining portion except for one channel region that overlaps the gate electrode (SCT_GATE) of the scan transistor (SCT) may be conductive.

도 8을 참조하면, 제1 액티브 층(ACT1)의 아래에는 버퍼층(BUF)이 위치할 수 있는데, 표시패널(110)은 이러한 버퍼층(BUF)의 아래에 위치하되 구동 트랜지스터(DRT)의 채널(DRT_CH)과 중첩되는 실드 패턴(LS)을 더 포함할 수 있다. Referring to FIG. 8, a buffer layer (BUF) may be located below the first active layer (ACT1), and the display panel 110 is located below the buffer layer (BUF), but the channel ( It may further include a shield pattern (LS) overlapping with DRT_CH).

실드 패턴(LS)은 구동 트랜지스터(DRT)의 채널(DRT_CH)이 빛에 노출되는 것을 방지해주어, 구동 트랜지스터(DRT)의 특성 열화를 방지해줄 수 있다. The shield pattern LS prevents the channel (DRT_CH) of the driving transistor (DRT) from being exposed to light, thereby preventing deterioration of the characteristics of the driving transistor (DRT).

실드 패턴(LS)은 제1 액티브 층(ACT1)의 도체화 된 부분과 전기적으로 연결될 수 있다. 여기서, 제1 액티브 층(ACT1)의 도체화 된 부분 중에서 실드 패턴(LS)과 전기적으로 연결된 부분은 구동 트랜지스터(DRT)의 소스 노드(또는 드레인 노드)인 제2 노드(N2)일 수 있다. The shield pattern LS may be electrically connected to the conductive portion of the first active layer ACT1. Here, among the conductive portions of the first active layer ACT1, the portion electrically connected to the shield pattern LS may be the second node N2, which is the source node (or drain node) of the driving transistor DRT.

전술한 바와 같이, 다수의 서브픽셀(SP) 각각의 발광 소자(ED)는 픽셀 전극(E1), 발광층(EL) 및 공통 전극(E2)을 포함한다. 다수의 서브픽셀(SP) 각각의 영역에는 픽셀 전극(E1)과 발광층(EL)이 배치될 수 있다. As described above, each light emitting element (ED) of the plurality of subpixels (SP) includes a pixel electrode (E1), a light emitting layer (EL), and a common electrode (E2). A pixel electrode E1 and a light emitting layer EL may be disposed in each area of the plurality of subpixels SP.

전술한 바와 같이, 제1 액티브 층(ACT1)은 픽셀 전극(E1)과 전기적으로 연결되고, 제1 액티브 층(ACT1)의 일 부분(제1 플레이트(PLT1)의 역할을 하는 부분)과 제2 액티브 층(ACT2)의 일 부분(제2 플레이트(PLT2)의 역할을 하는 부분)은 중첩되어 스토리지 캐패시터(Cst)를 형성할 수 있다. As described above, the first active layer ACT1 is electrically connected to the pixel electrode E1, and a portion of the first active layer ACT1 (a portion serving as the first plate PLT1) and the second active layer ACT1 are electrically connected to the pixel electrode E1. A portion of the active layer ACT2 (a portion serving as the second plate PLT2) may be overlapped to form the storage capacitor Cst.

전술한 바와 같이, 표시패널(110)은, 제2 액티브 층(ACT2) 상에 위치하는 제2 층간 절연막(ILD2)과, 제2 층간 절연막(ILD2) 상에 위치하며 픽셀 전극(E1)과 전기적으로 연결된 연결 전극(CTE)을 더 포함할 수 있다. As described above, the display panel 110 includes a second interlayer insulating film (ILD2) located on the second active layer (ACT2), and a pixel electrode (E1) located on the second interlayer insulating film (ILD2). It may further include a connecting electrode (CTE) connected to .

연결 전극(CTE)은 제2 층간 절연막(ILD2)과 제1 층간 절연막(ILD1)의 컨택홀을 통해 제1 액티브 층(ACT1)의 일 부분과 전기적으로 연결될 수 있다. The connection electrode CTE may be electrically connected to a portion of the first active layer ACT1 through a contact hole in the second interlayer insulating layer ILD2 and the first interlayer insulating layer ILD1.

제1 액티브 층(ACT1)에서 연결 전극(CTE)이 전기적으로 연결된 부분은, 등가회로 적 관점에서 볼 때, 구동 트랜지스터(DRT)의 소스 노드(또는 드레인 노드)인 제2 노드(N2)일 수 있으며, 발광 소자(ED)의 픽셀 전극(E1)일 수 있다. From an equivalent circuit perspective, the portion of the first active layer (ACT1) to which the connection electrode (CTE) is electrically connected may be the second node (N2), which is the source node (or drain node) of the driving transistor (DRT). and may be the pixel electrode E1 of the light emitting device ED.

연결 전극(CTE)은, 제2 층간 절연막(ILD2) 상에 위치하고, 제2 층간 절연막(ILD2) 아래에 위치하는 제2 액티브 층(ACT2)의 일 부분과 중첩될 수 있다. 이에 따라, 연결 전극(CTE)은 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)의 역할을 할 수 있다. 따라서, 연결 전극(CTE)은 스토리지 캐패시터(Cst)의 캐패시턴스를 증가시켜줄 수 있다. The connection electrode CTE is located on the second interlayer insulating film ILD2 and may overlap a portion of the second active layer ACT2 located below the second interlayer insulating film ILD2. Accordingly, the connection electrode (CTE) may function as the first plate (PLT1) of the storage capacitor (Cst). Accordingly, the connection electrode (CTE) can increase the capacitance of the storage capacitor (Cst).

도 9는 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)이 제2 레이아웃(510)과 멀티-스테이지 구조를 갖는 경우, n 번째 서브픽셀 라인(SPLn)과 (n+1) 번째 서브픽셀 라인(SPLn+1)이 배치된 영역에서의 각종 신호 배선들(DVL, DL, SENL, EML, SCL, IVL)에 대한 배치도이다. 9 shows the nth subpixel line SPLn and (n) when the subpixel SP has a second layout 510 and a multi-stage structure in the display device 100 according to embodiments of the present invention. This is a layout diagram of various signal wires (DVL, DL, SENL, EML, SCL, IVL) in the area where the +1) th subpixel line (SPLn+1) is placed.

도 9를 참조하면, 각종 신호 배선들(DVL, DL, SENL, EML, SCL, IVL)의 배치 구조를 설명하기 위하여, n 번째 서브픽셀 라인(SPLn)에 포함된 제1 서브픽셀들(SPn)과 (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함된 제2 서브픽셀들(SPn+1)을 예로 든다. 단, 본 명세서에서, 서브픽셀 라인은 서브픽셀 행(Sub-Pixel Row)일 수 있다. 물론, 보는 방향이나 설게 변경 등을 고려할 때, 서브픽셀 라인은 서브픽셀 컬럼(Sub-Pixel Column)일 수도 있다. Referring to FIG. 9, in order to explain the arrangement structure of various signal wires (DVL, DL, SENL, EML, SCL, IVL), first subpixels (SPn) included in the n-th subpixel line (SPLn) and the second subpixels (SPn+1) included in the (n+1)th subpixel line (SPLn+1) as examples. However, in this specification, a subpixel line may be a sub-pixel row. Of course, considering viewing direction or design changes, a subpixel line may also be a sub-pixel column.

도 9를 참조하면, 표시패널(110)에는 열 방향 배선들로서 데이터 라인(DL)과 구동 전압 라인(DVL)이 배치될 수 있다. 데이터 라인(DL)은 하나의 서브픽셀 열마다 배치될 수 있다. 구동 전압 라인(DVL)은 하나의 서브픽셀 열 또는 둘 이상의 서브픽셀 열 마다 배치될 수 있다. 도 9의 예시는, 3개의 서브픽셀 열에 1개의 구동 전압 라인(DVL)이 배치된 경우이다. 즉, 3개의 서브픽셀 열이 1개의 구동 전압 라인(DVL)으로부터 구동 전압(EVDD)을 공급받는 경우이다. Referring to FIG. 9 , a data line (DL) and a driving voltage line (DVL) may be arranged as column-directional wires on the display panel 110. The data line DL may be arranged for each subpixel column. The driving voltage line DVL may be arranged in one subpixel column or in each subpixel column. The example in FIG. 9 is a case where one driving voltage line (DVL) is arranged in three subpixel columns. That is, this is a case where three subpixel columns receive the driving voltage (EVDD) from one driving voltage line (DVL).

도 9를 참조하면, 표시패널(110)에는 행 방향 배선들로서 센스 라인(SENL), 발광 제어 라인(EML) 및 스캔 라인(SCL)이 배치될 수 있다. Referring to FIG. 9 , a sense line (SENL), an emission control line (EML), and a scan line (SCL) may be arranged as row direction wires on the display panel 110.

도 9를 참조하면, 제1 서브픽셀들(SPn)과 제2 서브픽셀들(SPn+1) 각각은 도 5 내지 도 8을 참조하여 전술한 바와 같이, 제2 레이아웃(510)과 멀티-스테이지 구조를 갖는다. 또한, 열 방향으로 인접한 제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1)은 서로 플립된 구조를 갖는다. Referring to FIG. 9, the first subpixels (SPn) and the second subpixels (SPn+1) each have a second layout 510 and a multi-stage layout, as described above with reference to FIGS. 5 to 8. It has a structure. Additionally, the first subpixel (SPn) and the second subpixel (SPn+1) adjacent to each other in the column direction have a flipped structure.

따라서, n 번째 서브픽셀 라인(SPLn)과 (n+1) 번째 서브픽셀 라인(SPLn+1) 사이에 배치된 초기화 전압 라인(IVL)을 기준으로, 제1 서브픽셀들(SPn)의 스토리지 캐패시터(Cst)의 위치와, 제2 서브픽셀들(SPn+1)의 스토리지 캐패시터(Cst)의 위치는 서로 대칭이다. Therefore, based on the initialization voltage line (IVL) disposed between the n-th subpixel line (SPLn) and the (n+1)-th subpixel line (SPLn+1), the storage capacitor of the first subpixels (SPn) The location of (Cst) and the location of the storage capacitor (Cst) of the second subpixels (SPn+1) are symmetrical to each other.

도 9를 참조하면, 제1 서브픽셀(SPn) 내 4개의 트랜지스터들(DRT, SCT, SENT, EMT)와 스토리지 캐패시터(Cst) 중 스토리지 캐패시터(Cst)는, 초기화 전압 라인(IVL)으로부터 가장 멀리 배치된다. 제2 서브픽셀(SPn+1) 내 4개의 트랜지스터들(DRT, SCT, SENT, EMT)와 스토리지 캐패시터(Cst) 중 스토리지 캐패시터(Cst)는, 초기화 전압 라인(IVL)으로부터 가장 멀리 배치된다. Referring to FIG. 9, among the four transistors (DRT, SCT, SENT, EMT) and the storage capacitor (Cst) in the first subpixel (SPn), the storage capacitor (Cst) is furthest from the initialization voltage line (IVL). It is placed. Among the four transistors (DRT, SCT, SENT, EMT) and the storage capacitor (Cst) in the second subpixel (SPn+1), the storage capacitor (Cst) is located furthest from the initialization voltage line (IVL).

도 9를 참조하면, 제1 서브픽셀(SPn)의 스토리지 캐패시터(Cst)와, 제2 서브픽셀(SPn+1)의 스토리지 캐패시터(Cst) 사이에, 제1 서브픽셀(SPn) 내 4개의 트랜지스터들(DRT, SCT, SENT, EMT)와 제2 서브픽셀(SPn+1) 내 4개의 트랜지스터들(DRT, SCT, SENT, EMT)가 배치될 수 있다. Referring to FIG. 9, between the storage capacitor (Cst) of the first subpixel (SPn) and the storage capacitor (Cst) of the second subpixel (SPn+1), four transistors in the first subpixel (SPn) Four transistors (DRT, SCT, SENT, EMT) may be disposed in the second subpixel (SPn+1).

도 9를 참조하면, 제1 서브픽셀(SPn) 내 트랜지스터 영역(TFT 영역)에 배치된 4개의 트랜지스터들(DRT, SCT, SENT, EMT)와 제2 서브픽셀(SPn+1) 내 트랜지스터 영역(TFT 영역)에 배치된 4개의 트랜지스터들(DRT, SCT, SENT, EMT)는, 초기화 전압 라인(IVL)을 기준으로 대칭적인 위치에 배치될 수 있다. Referring to FIG. 9, four transistors (DRT, SCT, SENT, EMT) disposed in the transistor area (TFT area) in the first subpixel (SPn) and the transistor area ( The four transistors (DRT, SCT, SENT, and EMT) arranged in the TFT area may be arranged in symmetrical positions with respect to the initialization voltage line (IVL).

도 9를 참조하면, n 번째 서브픽셀 라인(SPLn)과 대응되는 센스 라인(SENL), 발광 제어 라인(EML) 및 스캔 라인(SCL) 중에서, 스캔 라인(SCL)이 초기화 전압 라인(IVL)으로부터 가장 가깝게 배치되고, 발광 제어 라인(EML)이 초기화 전압 라인(IVL)으로부터 그 다음을 가깝게 배치되고, 센스 라인(SENL)은 초기화 전압 라인(IVL)으로부터 가장 멀리 배치될 수 있다. Referring to FIG. 9, among the sense line (SENL), emission control line (EML), and scan line (SCL) corresponding to the n-th subpixel line (SPLn), the scan line (SCL) is separated from the initialization voltage line (IVL). The emission control line (EML) may be placed closest to the initialization voltage line (IVL), and the sense line (SENL) may be placed furthest from the initialization voltage line (IVL).

도 9를 참조하면, (n+1) 번째 서브픽셀 라인(SPLn+1)과 대응되는 센스 라인(SENL), 발광 제어 라인(EML) 및 스캔 라인(SCL) 중에서, 스캔 라인(SCL)이 초기화 전압 라인(IVL)으로부터 가장 가깝게 배치되고, 발광 제어 라인(EML)이 초기화 전압 라인(IVL)으로부터 그 다음을 가깝게 배치되고, 센스 라인(SENL)은 초기화 전압 라인(IVL)으로부터 가장 멀리 배치될 수 있다. Referring to FIG. 9, among the sense line (SENL), emission control line (EML), and scan line (SCL) corresponding to the (n+1)th subpixel line (SPLn+1), the scan line (SCL) is initialized. It may be placed closest to the voltage line (IVL), the emission control line (EML) may be placed next closest to the initialization voltage line (IVL), and the sense line (SENL) may be placed furthest from the initialization voltage line (IVL). there is.

따라서, n 번째 서브픽셀 라인(SPLn)과 대응되는 센스 라인(SENL), 발광 제어 라인(EML) 및 스캔 라인(SCL)과, (n+1) 번째 서브픽셀 라인(SPLn+1)과 대응되는 스캔 라인(SCL), 발광 제어 라인(EML) 및 센스 라인(SENL)은, 초기화 전압 라인(IVL)을 기준으로 대칭적인 위치에 배치될 수 있다. Therefore, the sense line (SENL), emission control line (EML), and scan line (SCL) corresponding to the nth subpixel line (SPLn), and the (n+1)th subpixel line (SPLn+1) corresponding to the sense line (SENL), The scan line (SCL), emission control line (EML), and sense line (SENL) may be arranged in symmetrical positions with respect to the initialization voltage line (IVL).

전술한 바와 같이, 공간 활용도를 높이기 위하여, 초기화 전압 라인(IVL)은, 행 방향으로 배치되고, n 번째 서브픽셀 라인(SPLn)과 (n+1) 번째 서브픽셀 라인(SPLn+1) 사이에 배치될 수 있다. As described above, in order to increase space utilization, the initialization voltage line (IVL) is arranged in the row direction, between the n-th subpixel line (SPLn) and the (n+1)-th subpixel line (SPLn+1). can be placed.

또한, 초기화 전압 라인(IVL)은 n 번째 서브픽셀 라인(SPLn)과 (n+1) 번째 서브픽셀 라인(SPLn+1)에 의해 공유된다. 즉, 제1 서브픽셀들(SPn)에 포함된 센스 트랜지스터들(SENT)과, 제2 서브픽셀들(SPn+1)에 포함된 센스 트랜지스터들(SENT)은, 초기화 전압 라인(IVL)으로부터 초기화 전압(Vini)을 공통으로 공급받을 수 있다. Additionally, the initialization voltage line (IVL) is shared by the n-th subpixel line (SPLn) and the (n+1)-th subpixel line (SPLn+1). That is, the sense transistors SENT included in the first subpixels SPn and the sense transistors SENT included in the second subpixels SPn+1 are initialized from the initialization voltage line IVL. Voltage (Vini) can be commonly supplied.

따라서, 제1 서브픽셀(SPn)의 센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드와, 제2 서브픽셀(SPn+1)의 센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는, 제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1) 사이에 배치되는 초기화 전압 라인(IVL)에 모두 전기적으로 연결될 수 있다. Accordingly, the drain node or source node of the sense transistor (SENT) of the first subpixel (SPn) and the drain node or source node of the sense transistor (SENT) of the second subpixel (SPn+1) are connected to the first subpixel (SPn+1). All may be electrically connected to the initialization voltage line (IVL) disposed between (SPn) and the second subpixel (SPn+1).

전술한 바와 같이, 도 9를 참조하면, 제1 서브픽셀(SPn)과 연결된 스캔 라인(SCL), 발광 제어 라인(EML) 및 센스 라인(SENL)은 제1 데이터 라인(DL)과 교차하는 방향으로 형성될 수 있다. As described above, referring to FIG. 9, the scan line (SCL), emission control line (EML), and sense line (SENL) connected to the first subpixel (SPn) intersect the first data line (DL). can be formed.

도 9를 참조하면, 제2 서브픽셀(SPn+1)과 연결된 스캔 라인(SCL), 발광 제어 라인(EML) 및 센스 라인(SENL)은 제1 데이터 라인(DL)과 교차하는 방향으로 형성될 수 있다. Referring to FIG. 9, the scan line (SCL), emission control line (EML), and sense line (SENL) connected to the second subpixel (SPn+1) are formed in a direction intersecting the first data line (DL). You can.

도 9를 참조하면, 제1 서브픽셀(SPn)과 연결된 스캔 라인(SCL), 발광 제어 라인(EML) 및 센스 라인(SENL) 중 스캔 라인(SCL)이 초기화 전압 라인(IVL)과 가장 가깝게 위치하고, 센스 라인(SENL)이 초기화 전압 라인(IVL)과 가장 멀리 위치할 수 있다. 제2 서브픽셀(SPn+1)과 연결된 스캔 라인(SCL), 발광 제어 라인(EML) 및 센스 라인(SENL) 중 스캔 라인(SCL)이 초기화 전압 라인(IVL)과 가장 가깝게 위치하고, 센스 라인(SENL)이 초기화 전압 라인(IVL)과 가장 멀리 위치할 수 있다. Referring to FIG. 9, among the scan line (SCL), emission control line (EML), and sense line (SENL) connected to the first subpixel (SPn), the scan line (SCL) is located closest to the initialization voltage line (IVL). , the sense line (SENL) may be located furthest from the initialization voltage line (IVL). Among the scan line (SCL), emission control line (EML), and sense line (SENL) connected to the second subpixel (SPn+1), the scan line (SCL) is located closest to the initialization voltage line (IVL), and the sense line ( SENL) may be located furthest from the initialization voltage line (IVL).

도 9를 참조하면, 제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1)과 연결된 구동 전압 라인(DVL)은 초기화 전압 라인(IVL)과 교차하는 방향으로 형성될 수 있다. Referring to FIG. 9 , the driving voltage line DVL connected to the first subpixel SPn and the second subpixel SPn+1 may be formed in a direction that intersects the initialization voltage line IVL.

도 9를 참조하면, 표시패널(110)은, 구동 전압 라인(DVL)과 제1 서브픽셀(SPn)을 연결해주는 제1 연결 라인(EVDD_CL)과, 구동 전압 라인(DVL)과 제2 서브픽셀(SPn+1)을 연결해주는 제2 연결 라인(EVDD_CL)을 더 포함할 수 있다. Referring to FIG. 9, the display panel 110 includes a first connection line (EVDD_CL) connecting the driving voltage line (DVL) and the first subpixel (SPn), and a driving voltage line (DVL) and a second subpixel. It may further include a second connection line (EVDD_CL) connecting (SPn+1).

제1 연결 라인(EVDD_CL)과 제2 연결 라인(EVDD_CL)은 제1 데이터 라인(DL)과 교차하는 방향으로 형성될 수 있다. 제1 연결 라인(EVDD_CL)은 제1 서브픽셀(SPn)과 연결된 스캔 라인(SCL)보다 초기화 전압 라인(IVL)에 더 인접하게 배치될 수 있다. 제2 연결 라인(EVDD_CL)은 제2 서브픽셀(SPn+1)과 연결된 스캔 라인(SCL)보다 초기화 전압 라인(IVL)에 더 인접하게 배치될 수 있다. 즉, 제1 연결 라인(EVDD_CL)과 제2 연결 라인(EVDD_CL)은 행 방향 배선들(SENL, EML, SCL)보다 초기화 전압 라인(IVL)과 가장 가깝게 배치될 수 있다.The first connection line (EVDD_CL) and the second connection line (EVDD_CL) may be formed in a direction that intersects the first data line (DL). The first connection line EVDD_CL may be disposed closer to the initialization voltage line IVL than the scan line SCL connected to the first subpixel SPn. The second connection line EVDD_CL may be disposed closer to the initialization voltage line IVL than the scan line SCL connected to the second subpixel SPn+1. That is, the first connection line (EVDD_CL) and the second connection line (EVDD_CL) may be placed closer to the initialization voltage line (IVL) than the row direction wires (SENL, EML, and SCL).

도 10은 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)이 제2 레이아웃(510)과 멀티-스테이지 구조를 갖는 경우, 3개의 서브픽셀(SPn+1)이 배치된 영역에 대한 평면 구조를 나타낸 도면이고, 도 11 내지 도 13은 도 10의 평면 구조를 제작하기 위한 공정 절차들을 간략하게 나타낸 도면들이다. 도 14는 도 10의 평면 구조에 X1-X2-X3의 단면 구조이다. 10 shows that in the display device 100 according to embodiments of the present invention, when the subpixel (SP) has a second layout 510 and a multi-stage structure, three subpixels (SPn+1) are arranged. This is a drawing showing the planar structure of the area, and FIGS. 11 to 13 are drawings briefly showing process procedures for manufacturing the planar structure of FIG. 10. FIG. 14 is a cross-sectional structure of X1-X2-X3 in the planar structure of FIG. 10.

도 10은 이상에서 설명한 구조들(제2 레이아웃(510), 멀티-스테이지 구조, 플립 구조 등)을 (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함되고 행 방향으로 인접한 3개의 서브픽셀(SPn+1)에 대한 평면 구조로 다시 나타낸 것이고, 도 11 내지 도 13은 도 10의 평면 구조를 제작하는 과정들 중 몇 가지 대표적인 과정들을 간략하게 나타낸 도면들이다. FIG. 10 shows the structures described above (second layout 510, multi-stage structure, flip structure, etc.) as three sub-pixel lines included in the (n+1)th subpixel line (SPLn+1) and adjacent in the row direction. It is again shown as a planar structure for the pixel (SPn+1), and FIGS. 11 to 13 are diagrams briefly showing some representative processes among the processes for manufacturing the planar structure of FIG. 10.

도 10 내지 도 13을 참조하면, 3개의 서브픽셀(SPn+1)의 형성하는 과정은, 제1 박막 트랜지스터 층(First TFT Layer) 형성 과정, 제2 박막 트랜지스터 층(Second TFT Layer) 형성 과정 및 박막 트랜지스터 완성 과정을 포함할 수 있다. 10 to 13, the process of forming three subpixels (SPn+1) includes a first thin film transistor layer (First TFT Layer) forming process, a second thin film transistor layer (Second TFT Layer) forming process, and It may include a thin film transistor completion process.

제1 박막 트랜지스터 층(First TFT Layer) 형성 과정은 도 11에 도시되고, 제2 박막 트랜지스터 층(Second TFT Layer) 형성 과정은 도 12에 도시되고, 박막 트랜지스터 완성 과정은 도 13에 도시된다. The process of forming the first thin film transistor layer (First TFT Layer) is shown in FIG. 11, the process of forming the second TFT layer is shown in FIG. 12, and the process of completing the thin film transistor is shown in FIG. 13.

먼저, 도 10, 도 11 및 도 14를 참조하여, 제1 박막 트랜지스터 층(First TFT Layer) 형성 과정을 설명한다. First, the process of forming the first thin film transistor layer (First TFT Layer) will be described with reference to FIGS. 10, 11, and 14.

제1 박막 트랜지스터 층(First TFT Layer) 형성 과정에서는, 구동 전압 라인(DVL) 및 데이터 라인들(DL)이 형성되고, 발광 제어 트랜지스터들(EMT), 구동 트랜지스터들(DRT) 및 센스 트랜지스터들(SENT)이 형성될 수 있다. 또한, 제1 박막 트랜지스터 층(First TFT Layer) 형성 과정에서는, 스토리지 캐패시터들(Cst)의 제1 플레이트(PLT1)가 형성될 수 있다. In the process of forming the first thin film transistor layer (First TFT Layer), the driving voltage line (DVL) and the data lines (DL) are formed, and the emission control transistors (EMT), driving transistors (DRT), and sense transistors ( SENT) may be formed. Additionally, in the process of forming the first thin film transistor layer (First TFT Layer), the first plate (PLT1) of the storage capacitors (Cst) may be formed.

기판(SUB) 상에 실드 패턴(LS)이 형성되고, 그 위에 버퍼층(BUF)이 배치될 수 있다. A shield pattern LS may be formed on the substrate SUB, and a buffer layer BUF may be disposed thereon.

버퍼층(BUF) 상에 제1 액티브 층(ACT1)이 배치된다. The first active layer (ACT1) is disposed on the buffer layer (BUF).

제1 액티브 층(ACT1) 상에 제1 게이트 절연막(GI1)이 배치되고, 제1 게이트 절연막(GI1) 상에 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)이 배치될 수 있다. The first gate insulating layer GI1 may be disposed on the first active layer ACT1, and the gate electrode DRT_GATE of the driving transistor DRT may be disposed on the first gate insulating layer GI1.

제1 액티브 층(ACT1)에서, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)과 중첩된 영역을 제외하고 나머지 부분은 도체화 될 수 있다. 제1 액티브 층(ACT1)에서, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)과 중첩된 영역은 구동 트랜지스터(DRT)의 채널(DRT_CH)에 해당한다. 제1 액티브 층(ACT1)에서 도체화 된 부분 중 구동 트랜지스터(DRT)의 채널(DRT_CH)에 해당하는 영역의 일 측은 구동 트랜지스터(DRT)의 소스 노드이고, 구동 트랜지스터(DRT)의 채널(DRT_CH)에 해당하는 영역의 타 측은 구동 트랜지스터(DRT)의 드레인 노드에 해당할 수 있다. In the first active layer (ACT1), except for the area overlapping with the gate electrode (DRT_GATE) of the driving transistor (DRT), the remaining portion may be made into a conductor. In the first active layer (ACT1), an area overlapping with the gate electrode (DRT_GATE) of the driving transistor (DRT) corresponds to the channel (DRT_CH) of the driving transistor (DRT). Among the conductive portions of the first active layer (ACT1), one side of the area corresponding to the channel (DRT_CH) of the driving transistor (DRT) is the source node of the driving transistor (DRT), and the channel (DRT_CH) of the driving transistor (DRT) The other side of the area corresponding to may correspond to the drain node of the driving transistor (DRT).

제1 액티브 층(ACT1)에서 도체화 된 부분 중 일 부분은 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)의 역할을 할 수 있다. A portion of the conductive portion of the first active layer (ACT1) may serve as the first plate (PLT1) of the storage capacitor (Cst).

제1 액티브 층(ACT1) 상에 제1 게이트 절연막(GI1)이 다른 위치(발광 제어 트랜지스터(EMT)가 형성되어야 하는 위치)에 배치되고, 제1 게이트 절연막(GI1) 상에 발광 제어 트랜지스터(EMT)의 게이트 전극(EMT_GATE)이 배치될 수 있다. A first gate insulating film (GI1) is disposed at a different position (a position where an emission control transistor (EMT) is to be formed) on the first active layer (ACT1), and an emission control transistor (EMT) is disposed on the first gate insulating film (GI1). ) of the gate electrode (EMT_GATE) may be disposed.

제1 액티브 층(ACT1)에서, 발광 제어 트랜지스터(EMT)의 게이트 전극(EMT_GATE)과 중첩된 영역을 제외하고 나머지 부분은 도체화 될 수 있다. 제1 액티브 층(ACT1)에서, 발광 제어 트랜지스터(EMT)의 게이트 전극(EMT_GATE)과 중첩된 영역은 발광 제어 트랜지스터(EMT)의 채널(EMT_CH)에 해당한다. 제1 액티브 층(ACT1)에서 도체화 된 부분 중 발광 제어 트랜지스터(EMT)의 채널(EMT_CH)에 해당하는 영역의 일 측은 발광 제어 트랜지스터(EMT)의 소스 노드이고, 발광 제어 트랜지스터(EMT)의 채널(EMT_CH)에 해당하는 영역의 타 측은 발광 제어 트랜지스터(EMT)의 드레인 노드에 해당할 수 있다. In the first active layer (ACT1), the remaining portion except for the area overlapping the gate electrode (EMT_GATE) of the emission control transistor (EMT) may be conductive. In the first active layer (ACT1), an area overlapping with the gate electrode (EMT_GATE) of the emission control transistor (EMT) corresponds to the channel (EMT_CH) of the emission control transistor (EMT). Among the conductive portions of the first active layer (ACT1), one side of the region corresponding to the channel (EMT_CH) of the emission control transistor (EMT) is the source node of the emission control transistor (EMT), and the channel of the emission control transistor (EMT) The other side of the area corresponding to (EMT_CH) may correspond to the drain node of the emission control transistor (EMT).

제1 액티브 층(ACT1) 상에 제1 게이트 절연막(GI1)이 또 다른 위치(센스 트랜지스터(SENT)가 형성되어야 하는 위치)에 배치되고, 제1 게이트 절연막(GI1) 상에 센스 트랜지스터(SENT)의 게이트 전극(SENT_GATE)이 배치될 수 있다. A first gate insulating film (GI1) is disposed on the first active layer (ACT1) at another location (a position where the sense transistor (SENT) is to be formed), and the sense transistor (SENT) is disposed on the first gate insulating film (GI1). A gate electrode (SENT_GATE) may be disposed.

제1 액티브 층(ACT1)에서, 센스 트랜지스터(SENT)의 게이트 전극(SENT_GATE)과 중첩된 영역을 제외하고 나머지 부분은 도체화 될 수 있다. 제1 액티브 층(ACT1)에서, 센스 트랜지스터(SENT)의 게이트 전극(SENT_GATE)과 중첩된 영역은 센스 트랜지스터(SENT)의 채널(SENT_CH)에 해당한다. 제1 액티브 층(ACT1)에서 도체화 된 부분 중 센스 트랜지스터(SENT)의 채널(SENT_CH)에 해당하는 영역의 일 측은 센스 트랜지스터(SENT)의 소스 노드이고, 센스 트랜지스터(SENT)의 채널(SENT_CH)에 해당하는 영역의 타 측은 센스 트랜지스터(SENT)의 드레인 노드에 해당할 수 있다. In the first active layer (ACT1), the remaining portion except for the area overlapping the gate electrode (SENT_GATE) of the sense transistor (SENT) may be conductive. In the first active layer (ACT1), an area overlapping with the gate electrode (SENT_GATE) of the sense transistor (SENT) corresponds to the channel (SENT_CH) of the sense transistor (SENT). Among the conductive parts of the first active layer (ACT1), one side of the area corresponding to the channel (SENT_CH) of the sense transistor (SENT) is the source node of the sense transistor (SENT), and the channel (SENT_CH) of the sense transistor (SENT) The other side of the area corresponding to may correspond to the drain node of the sense transistor (SENT).

제1 게이트 절연막(GI1)와 3가지 트랜지스터들(DRT, EMT, SENT)의 게이트 전극(DRT_GATE, EMT_GATE, SENT_GATE)이 적층 된 제1 액티브 층(ACT1)을 덮으면서 제1 층간 절연막(ILD1)이 배치될 수 있다. A first interlayer insulating film (ILD1) covers the first active layer (ACT1) in which the first gate insulating film (GI1) and the gate electrodes (DRT_GATE, EMT_GATE, SENT_GATE) of the three transistors (DRT, EMT, SENT) are stacked. can be placed.

다음으로, 도 10, 도 12 및 도 14를 참조하여, 제2 박막 트랜지스터 층(Second TFT Layer) 형성 과정을 설명하고, 이어서, 도 10, 도 13 및 도 14를 참조하여 박막 트랜지스터 완성 과정을 설명한다. Next, with reference to FIGS. 10, 12, and 14, the formation process of the second thin film transistor layer (Second TFT Layer) is described, and then with reference to FIGS. 10, 13, and 14, the thin film transistor completion process is described. do.

제2 박막 트랜지스터 층(Second TFT Layer) 형성 과정에서는, 센스 트랜지스터들(SCT)이 형성될 수 있다. 또한, 제2 박막 트랜지스터 층(Second TFT Layer) 형성 과정에서는, 스토리지 캐패시터들(Cst)의 제2 플레이트(PLT2)가 형성될 수 있다.In the process of forming the second thin film transistor layer (Second TFT Layer), sense transistors (SCT) may be formed. Additionally, in the process of forming the second thin film transistor layer (Second TFT Layer), the second plate (PLT2) of the storage capacitors (Cst) may be formed.

제1 층간 절연막(ILD1) 상에 제2 액티브 층(ACT2)이 배치될 수 있다. The second active layer ACT2 may be disposed on the first interlayer insulating layer ILD1.

제2 액티브 층(ACT2) 상에 제2 게이트 절연막(GI2)이 배치되고, 제2 게이트 절연막(GI2) 상에 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)이 배치될 수 있다. A second gate insulating layer (GI2) may be disposed on the second active layer (ACT2), and the gate electrode (SCT_GATE) of the scan transistor (SCT) may be disposed on the second gate insulating layer (GI2).

제2 액티브 층(ACT2)에서, 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)과 중첩된 영역을 제외하고 나머지 부분은 도체화 될 수 있다. 제2 액티브 층(ACT2)에서, 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)과 중첩된 영역은 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당한다. 제2 액티브 층(ACT2)에서 도체화 된 부분 중 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 일 측은 스캔 트랜지스터(SCT)의 소스 노드이고, 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 타 측은 스캔 트랜지스터(SCT)의 드레인 노드에 해당할 수 있다. In the second active layer (ACT2), except for the area overlapping with the gate electrode (SCT_GATE) of the scan transistor (SCT), the remaining portion may be made into a conductor. In the second active layer (ACT2), an area overlapping with the gate electrode (SCT_GATE) of the scan transistor (SCT) corresponds to the channel (SCT_CH) of the scan transistor (SCT). Among the conductive parts of the second active layer (ACT2), one side of the area corresponding to the channel (SCT_CH) of the scan transistor (SCT) is the source node of the scan transistor (SCT), and the channel (SCT_CH) of the scan transistor (SCT) The other side of the area corresponding to may correspond to the drain node of the scan transistor (SCT).

제2 액티브 층(ACT2)에서 도체화 된 부분 중 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 타 측 방향으로 연장된 도체화 부분은, 다이렉트 컨택 패턴(DIRECT_CNT)을 매개로, 제1 층간 절연막(ILD1)의 컨택홀을 통해, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)의 상면(또는 측면)과 컨택될 수 있다. Among the conductive parts in the second active layer (ACT2), the conductive part extending in the other direction of the area corresponding to the channel (SCT_CH) of the scan transistor (SCT) is connected to the second active layer (ACT2) via the direct contact pattern (DIRECT_CNT). It can be contacted with the top surface (or side surface) of the gate electrode (DRT_GATE) of the driving transistor (DRT) through the contact hole of the interlayer insulating layer (ILD1).

제2 액티브 층(ACT2)에서 도체화 된 부분 중 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 타 측 방향으로 연장된 도체화 부분은 스토리지 캐패시터(Cst)의 제2 플레이트(PLT2)의 역할을 할 수 있다. Among the conductive portions of the second active layer (ACT2), the conductive portion extending toward the other side of the region corresponding to the channel (SCT_CH) of the scan transistor (SCT) is the second plate (PLT2) of the storage capacitor (Cst). can play a role.

제2 게이트 절연막(GI2) 및 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)이 적층 된 제2 액티브 층(ACT2)을 덮으면서 제2 층간 절연막(ILD2)이 배치될 수 있다. The second interlayer insulating layer ILD2 may be disposed while covering the second active layer ACT2 on which the second gate insulating layer GI2 and the gate electrode (SCT_GATE) of the scan transistor (SCT) are stacked.

제2 층간 절연막(ILD2)은, 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)의 상면과 측면, 제2 게이트 절연막(GI2)의 측면과, 그리고 제2 액티브 층(ACT2) 상부에 형성될 수 있다. The second interlayer insulating film ILD2 may be formed on the top and side surfaces of the gate electrode (SCT_GATE) of the scan transistor (SCT), the side surfaces of the second gate insulating film (GI2), and the top of the second active layer (ACT2). .

제2 게이트 절연막(GI2) 상에 제1 연결 전극(CTE1)이 형성될 수 있다. A first connection electrode (CTE1) may be formed on the second gate insulating film (GI2).

제1 연결 전극(CTE1)은, 제2 게이트 절연막(GI2) 및 제1 층간 절연막(ILD1)의 컨택홀을 통해, 구동 트랜지스터(DRT)의 소스 노드(또는 드레인 노드) 및 센스 트랜지스터(SENT)의 소스 노드(또는 드레인 노드)에 해당하는 제1 액티브 층(ACT1)의 도체화 된 부분과 연결될 수 있다. 여기서, 구동 트랜지스터(DRT)의 소스 노드(또는 드레인 노드) 및 센스 트랜지스터(SENT)의 소스 노드(또는 드레인 노드)에 해당하는 제1 액티브 층(ACT1)의 도체화 된 부분은 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)에 해당할 수 있다. The first connection electrode (CTE1) connects the source node (or drain node) of the driving transistor (DRT) and the sense transistor (SENT) through the contact hole of the second gate insulating film (GI2) and the first interlayer insulating film (ILD1). It may be connected to a conductive portion of the first active layer (ACT1) corresponding to the source node (or drain node). Here, the conductive portion of the first active layer (ACT1) corresponding to the source node (or drain node) of the driving transistor (DRT) and the source node (or drain node) of the sense transistor (SENT) is the storage capacitor (Cst). It may correspond to the first plate (PLT1) of .

또한, 제1 연결 전극(CTE1)은, 제2 게이트 절연막(GI2), 제1 층간 절연막(ILD1) 및 버퍼층(BUF)의 컨택홀을 통해 실드 패턴(LS)과 연결될 수 있다. Additionally, the first connection electrode CTE1 may be connected to the shield pattern LS through contact holes in the second gate insulating layer GI2, the first interlayer insulating layer ILD1, and the buffer layer BUF.

제2 층간 절연막(ILD2) 상에 제2 연결 전극(CTE2)이 배치될 수 있다. A second connection electrode (CTE2) may be disposed on the second interlayer insulating layer (ILD2).

제2 연결 전극(CTE2)은, 제2 층간 절연막(ILD2)의 컨택홀을 통해, 제1 연결 전극(CTE1)과 연결될 수 있다. 이에 따라, 제2 연결 전극(CTE2)은 구동 트랜지스터(DRT)의 소스 노드(또는 드레인 노드) 및 센스 트랜지스터(SENT)의 소스 노드(또는 드레인 노드)에 해당하는 제1 액티브 층(ACT1)의 도체화 된 부분과 연결될 수 있다. The second connection electrode CTE2 may be connected to the first connection electrode CTE1 through a contact hole in the second interlayer insulating layer ILD2. Accordingly, the second connection electrode CTE2 is a conductor of the first active layer ACT1 corresponding to the source node (or drain node) of the driving transistor DRT and the source node (or drain node) of the sense transistor SENT. It can be connected to the imaged part.

제2 연결 전극(CTE2)은 제2 층간 절연막(ILD2) 상에서 위치하며, 제2 액티브 층(ACT2)의 도체화 된 부분과 중첩될 수 있다. 제2 연결 전극(CTE2)은 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)의 역할을 할 수 있다. The second connection electrode CTE2 is located on the second interlayer insulating layer ILD2 and may overlap the conductive portion of the second active layer ACT2. The second connection electrode CTE2 may function as the first plate PLT1 of the storage capacitor Cst.

스토리지 캐패시터(Cst)는, 제1 액티브 층(ACT1)의 도체화 된 부분과 제2 액티브 층(ACT2)의 도체화 된 부분 사이에 형성된 캐패시터와, 제2 연결 전극(CTE2)과 제2 액티브 층(ACT2)의 도체화 된 부분 사이에 형성된 캐패시터가 병렬로 연결되어 구조일 수 있다. 이에 따라, 스토리지 캐패시터(Cst)의 캐패시턴스가 증가할 수 있다. The storage capacitor Cst is a capacitor formed between the conductive portion of the first active layer ACT1 and the conductive portion of the second active layer ACT2, the second connection electrode CTE2, and the second active layer. The capacitor formed between the conductive parts of (ACT2) may be connected in parallel. Accordingly, the capacitance of the storage capacitor (Cst) may increase.

제2 층간 절연막(ILD2) 상에 제2 연결 전극(CTE2)이 형성될 때, 센스 라인(SENL) 및 발광 제어 라인(EML)도 함께 형성될 수 있다. 일 예로, 제2 연결 전극(CTE2), 센스 라인(SENL) 및 발광 제어 라인(EML)은 소스-드레인 물질로 구성될 수 있다. When the second connection electrode CTE2 is formed on the second interlayer insulating layer ILD2, the sense line SENL and the emission control line EML may also be formed. For example, the second connection electrode (CTE2), the sense line (SENL), and the emission control line (EML) may be made of a source-drain material.

제2 연결 전극(CTE2), 센스 라인(SENL) 및 발광 제어 라인(EML)이 형성될 때, 열 방향의 구동 전압 라인(DVL)과 전기적으로 연결된 연결 라인(EVDD_CL)도 행 방향으로 함께 형성될 수 있다. 이러한 연결 라인(EVDD_CL)은 발광 제어 트랜지스터(EMT)의 드레인 노드(또는 소스 노드)에 해당하는 제1 액티브 층(ACT1)의 도체화 된 부분과 연결될 수 있다. When the second connection electrode (CTE2), sense line (SENL), and emission control line (EML) are formed, a connection line (EVDD_CL) electrically connected to the driving voltage line (DVL) in the column direction is also formed in the row direction. You can. This connection line (EVDD_CL) may be connected to a conductive portion of the first active layer (ACT1) corresponding to the drain node (or source node) of the emission control transistor (EMT).

제2 연결 전극(CTE2), 센스 라인(SENL) 및 발광 제어 라인(EML)이 형성된 이후, 패시베이션 층(PAS)이 형성되고, 그 위에 절연층(PAC)이 형성될 수 있다. 절연층(PAC)은 평탄화 층이라고 할 수 있고, 오버코트 층이라고도 할 수 있다. After the second connection electrode (CTE2), sense line (SENL), and emission control line (EML) are formed, a passivation layer (PAS) may be formed, and an insulating layer (PAC) may be formed thereon. The insulating layer (PAC) can be called a planarization layer or an overcoat layer.

절연층(PAC) 상에 발광 소자(ED)의 픽셀 전극(예: 애노드 전극)인 제1 전극(E1)이 형성될 수 있다. 제1 전극(E1)은 절연층(PAC)의 개구부(또는 컨택홀)를 통해 제2 연결 전극(CTE2)과 연결될 수 있다. The first electrode E1, which is a pixel electrode (eg, anode electrode) of the light emitting device ED, may be formed on the insulating layer PAC. The first electrode E1 may be connected to the second connection electrode CTE2 through an opening (or contact hole) of the insulating layer PAC.

제1 전극(E1)이 제2 연결 전극(CTE2)과 연결됨으로써, 제1 전극(E1)은 제2 연결 전극(CTE2)과 연결된 제1 액티브 층(ACT1)의 도체화 된 부분과도 전기적으로 연결될 수 있다. 등가 회로적인 관점에서, 제2 연결 전극(CTE2)과 연결된 제1 액티브 층(ACT1)의 도체화 된 부분은, 구동 트랜지스터(DRT)의 소스 노드(또는 드레인 노드)에 해당하고, 센스 트랜지스터(SENT)의 소스 노드(또는 드레인 노드)에 해당할 수 있다. As the first electrode E1 is connected to the second connection electrode CTE2, the first electrode E1 is electrically connected to the conductive portion of the first active layer ACT1 connected to the second connection electrode CTE2. can be connected From an equivalent circuit perspective, the conductive portion of the first active layer (ACT1) connected to the second connection electrode (CTE2) corresponds to the source node (or drain node) of the driving transistor (DRT) and the sense transistor (SENT). ) may correspond to the source node (or drain node) of

제1 전극(E1)의 측면에는 서브픽셀(SP)의 발광 영역을 정의하기 위한 뱅크(BANK)가 배치될 수 있다.A bank BANK may be disposed on the side of the first electrode E1 to define the light emitting area of the subpixel SP.

한편, 도 3의 구동 타이밍 다이어그램과 같이, 순차 구동(Sequential Driving) 방식에 따라 디스플레이 구동 중에 내부 보상 구동도 함께 진행하는 경우, 디스플레이 구동에 필요한 시간으로 인해, 센싱 시구간(sensing)의 시간적 길이를 길게 확보하기가 어렵다. 다시 말해, 다수의 서브픽셀 라인을 개별적으로 순차적으로 구동하는 경우, 센싱 시구간(sensing)을 필요한 시간만큼 확보하기가 어렵다. On the other hand, as shown in the driving timing diagram of FIG. 3, when internal compensation driving is also performed during display driving according to the sequential driving method, the temporal length of the sensing time period is changed due to the time required for display driving. It is difficult to secure it for a long time. In other words, when multiple subpixel lines are individually and sequentially driven, it is difficult to secure the necessary sensing time.

이에 따라, 본 발명의 실시예들에 따른 표시장치(100)는 클러스터 구동(Cluster Driving) 방식으로 내부 보상 구동을 수행할 수 있다. 아래에서는, 클러스터 구동 방식에 대하여 설명한다. Accordingly, the display device 100 according to embodiments of the present invention can perform internal compensation driving using a cluster driving method. Below, the cluster driving method is explained.

도 15는 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동을 위한 패널 구조를 간략하게 나타낸 도면이다. FIG. 15 is a diagram briefly showing a panel structure for cluster driving of the display device 100 according to embodiments of the present invention.

도 15를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는, 다수의 서브픽셀 라인을 몇 개(도 15의 경우, M개)의 클러스터(CLST #1 ~ CLST #M, M은 2 이상의 자연수)로 그룹화하고, 하나의 클러스터에 포함되는 둘 이상의 서브픽셀 라인(SPL #1 ~ SPL #N, N은 2 이상의 자연수)을 동시에 구동하는 클러스터 구동(Cluster Driving) 방식을 제공할 수 있다. 클러스터 구동은 그룹 구동, 블록 구동, 또는 동시 구동 등이라고도 할 수 있다. Referring to FIG. 15, the display device 100 according to embodiments of the present invention divides a plurality of subpixel lines into several (M in the case of FIG. 15) clusters (CLST #1 to CLST #M, M). is a natural number of 2 or more) and can provide a cluster driving method that simultaneously drives two or more subpixel lines (SPL #1 to SPL #N, N is a natural number of 2 or more) included in one cluster. there is. Cluster driving can also be called group driving, block driving, or simultaneous driving.

도 15을 참조하면, 다수의 서브픽셀(SP)은 M개의 클러스터(CLST #1 ~ CLST #M)으로 그룹화된다. M은 2 이상의 자연수일 수 있다. Referring to FIG. 15, multiple subpixels (SP) are grouped into M clusters (CLST #1 to CLST #M). M may be a natural number of 2 or more.

도 15을 참조하면, M개의 클러스터(CLST #1 ~ CLST #M) 각각은 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)을 포함할 수 있다. N은 2이상의 자연수일 수 있다. N개의 서브픽셀 라인(SPL #1 ~ SPL #N) 각각에는 여러 개의 서브픽셀(SP)이 배치된다. Referring to FIG. 15, each of M clusters (CLST #1 to CLST #M) may include N subpixel lines (SPL #1 to SPL #N). N may be a natural number of 2 or more. Several subpixels (SP) are arranged in each of the N subpixel lines (SPL #1 to SPL #N).

도 16은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 타이밍 다이어그램이다. 단, 도 16에서는, M개의 클러스터(CLST #1 ~ CLST #M)에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)이 n 번째 및 (n+1) 번째 서브픽셀 라인(SPLn, SPLn+1)을 포함한다고 가정할 때, n 번째 및 (n+1) 번째 서브픽셀 라인(SPLn, SPLn+1)을 예로 들어 클러스터 구동 방식을 설명한다. Figure 16 is a cluster driving timing diagram of the display device 100 according to embodiments of the present invention. However, in Figure 16, the N subpixel lines (SPL #1 to SPL #N) included in the M clusters (CLST #1 to CLST #M) are the nth and (n+1)th subpixel lines (SPLn). , SPLn+1), the cluster driving method will be explained using the nth and (n+1)th subpixel lines (SPLn, SPLn+1) as examples.

클러스터 구동 시, M개의 클러스터(CLST #1 ~ CLST #M)는 순차적으로 발광한다. 하지만, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)은 동시에 발광할 수 있다. When driving a cluster, M clusters (CLST #1 ~ CLST #M) emit light sequentially. However, the N subpixel lines (SPL #1 to SPL #N) included in each of the M clusters (CLST #1 to CLST #M) can emit light simultaneously.

도 16을 참조하면, 한 프레임 시간 동안, n 번째 서브픽셀 라인(SPLn)에 포함되는 제1 서브픽셀(SPn)의 구동은, 도 3에서와 동일하게, 초기화 시구간(initialize), 센싱 시구간(sensing), 데이터 오프셋 시구간(data offset), 데이터 쓰기 시구간(write) 및 발광 시구간(emission)의 순서대로 진행된다. 한 프레임 시간 동안, (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함되는 제2 서브픽셀(SPn+1)의 구동 또한, 초기화 시구간(initialize), 센싱 시구간(sensing), 데이터 오프셋 시구간(data offset), 데이터 쓰기 시구간(write) 및 발광 시구간(emission)의 순서대로 진행된다.Referring to FIG. 16, during one frame time, the driving of the first subpixel (SPn) included in the n-th subpixel line (SPLn) is performed in the same manner as in FIG. 3, an initialization time period and a sensing time period. It proceeds in the following order: sensing, data offset, data writing, and emission. During one frame time, the driving of the second subpixel (SPn+1) included in the (n+1)th subpixel line (SPLn+1) also includes an initialization time period (initialize), a sensing time period (sensing time period), and data. It proceeds in the following order: offset time period (data offset), data writing time period (write), and light emission time period (emission).

도 16을 참조하면, n 번째 서브픽셀 라인(SPLn)에 포함되는 제1 서브픽셀(SPn)의 초기화 시구간(initialize), 센싱 시구간(sensing) 및 데이터 오프셋 시구간(data offset)과, (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함되는 제2 서브픽셀(SPn+1)의 제1 서브픽셀(SPn)의 초기화 시구간(initialize), 센싱 시구간(sensing) 및 데이터 오프셋 시구간(data offset)은, 동시에 진행될 수 있다. Referring to FIG. 16, the initialization time period (initialize), the sensing time period (sensing), and the data offset time period (data offset) of the first subpixel (SPn) included in the n-th subpixel line (SPLn), and ( Initialization time period (initialize), sensing time period (sensing), and data offset of the first subpixel (SPn) of the second subpixel (SPn+1) included in the n+1)th subpixel line (SPLn+1) Time intervals (data offset) may proceed simultaneously.

따라서, n 번째 서브픽셀 라인(SPLn)에 포함되는 제1 서브픽셀(SPn)의 초기화 시구간(initialize), 센싱 시구간(sensing) 및 데이터 오프셋 시구간(data offset) 동안, 센스 신호(SENSE (n)), 스캔 신호(SCAN (n)) 및 발광 제어 신호(EM (n))와, (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함되는 제2 서브픽셀(SPn+1)의 초기화 시구간(initialize), 센싱 시구간(sensing) 및 데이터 오프셋 시구간(data offset) 동안, 센스 신호(SENSE (n+1)), 스캔 신호(SCAN (n)+1) 및 발광 제어 신호(EM (n+1))는, 동일한 신호 파형을 갖는다. Therefore, during the initialization, sensing, and data offset time periods of the first subpixel (SPn) included in the n-th subpixel line (SPLn), the sense signal (SENSE) n)), a scan signal (SCAN (n)) and an emission control signal (EM (n)), and a second subpixel (SPn+1) included in the (n+1)th subpixel line (SPLn+1). During the initialization, sensing, and data offset time periods, a sense signal (SENSE (n+1)), a scan signal (SCAN (n)+1), and a light emission control signal (EM (n+1)) has the same signal waveform.

하지만, n 번째 서브픽셀 라인(SPLn)에 포함되는 제1 서브픽셀(SPn)의 데이터 쓰기 시구간(write)과, (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함되는 제2 서브픽셀(SPn+1)의 데이터 쓰기 시구간(write)은 서로 다른 타이밍에 진행될 수 있다. However, the data writing time period (write) of the first subpixel (SPn) included in the n-th subpixel line (SPLn) and the second sub-pixel line (SPLn+1) included in the (n+1)-th subpixel line (SPLn+1) The data writing time interval (write) of the pixel (SPn+1) may proceed at different timings.

즉, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)은, 내부 보상을 위한 센싱 동작 및 데이터 오프셋 동작은 동시에 진행되지만, 영상 디스플레이를 위한 데이터 쓰기 동작은 순차적으로 진행될 수 있다. In other words, for the N subpixel lines (SPL #1 to SPL #N) included in each of the M clusters (CLST #1 to CLST #M), the sensing operation for internal compensation and the data offset operation are performed simultaneously, but the image Data writing operations for display may proceed sequentially.

도 16을 참조하면, n 번째 서브픽셀 라인(SPLn)에 포함되는 제1 서브픽셀(SPn)과 (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함되는 제2 서브픽셀(SPn+1)은 동시에 발광할 수 있다. 즉, n 번째 서브픽셀 라인(SPLn)에 포함되는 제1 서브픽셀(SPn)에 공급되는 발광 제어 신호(EM (n))와, (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함되는 제2 서브픽셀(SPn+1)에 공급되는 발광 제어 신호(EM (n+1))는, 동시에 턴-온 된다. Referring to FIG. 16, the first subpixel (SPn) included in the n-th subpixel line (SPLn) and the second subpixel (SPn+1) included in the (n+1)-th subpixel line (SPLn+1). ) can emit light at the same time. That is, the emission control signal (EM (n)) supplied to the first subpixel (SPn) included in the n-th subpixel line (SPLn) and the (n+1)-th subpixel line (SPLn+1). The emission control signal (EM (n+1)) supplied to the second subpixel (SPn+1) is turned on at the same time.

도 16을 참조하면, 한 프레임 시간 동안 볼 때, 제1 서브픽셀(SPn)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n))와, 제2 서브픽셀(SPn+1)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n+1))는 다르다. Referring to FIG. 16, when viewed during one frame time, the scan signal (SCAN (n)) supplied to the scan line (SCL) connected to the first subpixel (SPn), the second subpixel (SPn+1), and The scan signal (SCAN (n+1)) supplied to the connected scan line (SCL) is different.

도 16을 참조하면, 제1 서브픽셀(SPn)과 연결된 센스 라인(SENL)에 공급되는 센스 신호(SENSE (n))와, 제2 서브픽셀(SPn+1)과 연결된 센스 라인(SENL)에 공급되는 센스 신호(SENSE (n+1))는 동일하다. Referring to FIG. 16, a sense signal (SENSE (n)) supplied to the sense line (SENL) connected to the first subpixel (SPn), and a sense signal (SENSE (n)) supplied to the sense line (SENL) connected to the second subpixel (SPn+1). The supplied sense signal (SENSE (n+1)) is the same.

도 16을 참조하면, 제1 서브픽셀(SPn)과 연결된 발광 제어 라인(EML)에 공급되는 발광 제어 신호(EM (n))와, 제2 서브픽셀(SPn+1)과 연결된 발광 제어 라인(EML)에 공급되는 발광 제어 신호(EM (n+1))는 동일하다. Referring to FIG. 16, an emission control signal (EM (n)) supplied to the emission control line (EML) connected to the first subpixel (SPn), and an emission control line (EM (n)) connected to the second subpixel (SPn+1) The emission control signal (EM (n+1)) supplied to EML) is the same.

도 16을 참조하면, 한 프레임 시간 동안, 제1 서브픽셀(SPn)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n))는 1차 턴-온 레벨 전압 구간(예: 1차 하이 레벨 전압 구간)과 2차 턴-온 레벨 전압 구간(예: 2차 하이 레벨 전압 구간)을 갖는다. Referring to FIG. 16, during one frame time, the scan signal (SCAN (n)) supplied to the scan line (SCL) connected to the first subpixel (SPn) is the first turn-on level voltage section (e.g., the first turn-on level voltage section) It has a high level voltage section) and a secondary turn-on level voltage section (e.g., a secondary high level voltage section).

마찬가지로, 제2 서브픽셀(SPn+1)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n+1))는 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖는다. Likewise, the scan signal (SCAN (n+1)) supplied to the scan line (SCL) connected to the second subpixel (SPn+1) has a first turn-on level voltage section and a second turn-on level voltage section. have

제1 서브픽셀(SPn)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n))와, 제2 서브픽셀(SPn+1)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n+1))는, 동일한 타이밍에 1차 턴-온 레벨 전압 구간을 가질 수 있다. A scan signal (SCAN (n)) supplied to the scan line (SCL) connected to the first subpixel (SPn), and a scan signal (SCAN (n)) supplied to the scan line (SCL) connected to the second subpixel (SPn+1) (n+1)) may have a first turn-on level voltage section at the same timing.

하지만, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)에 대한 데이터 쓰기 동작은 순차적으로 진행되므로, 제1 서브픽셀(SPn)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n))와 제2 서브픽셀(SPn+1)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n+1))는 서로 다른 타이밍에 2차 턴-온 레벨 전압 구간을 가질 수 있다. However, since the data writing operation for the N subpixel lines (SPL #1 ~ SPL #N) included in each of the M clusters (CLST #1 ~ CLST #M) is performed sequentially, the first subpixel (SPn) The scan signal (SCAN (n)) supplied to the scan line (SCL) connected to and the scan signal (SCAN (n+1)) supplied to the scan line (SCL) connected to the second subpixel (SPn+1) are each other. There may be a secondary turn-on level voltage section at different timing.

전술한 바와 같이, 클러스터 구동의 경우, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)에 공급되는 센스 신호들(SENSE)이 동일하고, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)에 공급되는 발광 제어 신호들(EM)이 동일하다. As described above, in the case of cluster driving, the sense signals (SENSE) supplied to the N subpixel lines (SPL #1 to SPL #N) included in each of the M clusters (CLST #1 to CLST #M) are The emission control signals (EM) supplied to the N subpixel lines (SPL #1 to SPL #N) included in each of the M clusters (CLST #1 to CLST #M) are the same.

따라서, 클러스터 구동 시, 발광 제어 라인(EML) 및 센스 라인(SENL)을 상하에 위치하는 2개의 서브픽셀(SPn, SPn+1)이 공유할 수 있다. 또는, 클러스터 구동 시, 발광 제어 신호(EM) 및 센스 신호(SENSE)을 상하에 위치하는 2개의 서브픽셀(SPn, SPn+1)이 공유할 수 있다. Therefore, when the cluster is driven, the emission control line (EML) and the sense line (SENL) can be shared by two subpixels (SPn, SPn+1) located above and below. Alternatively, when driving the cluster, the emission control signal (EM) and the sense signal (SENSE) may be shared by two subpixels (SPn, SPn+1) located above and below.

도 5에 도시된 바와 같이, 본 발명의 실시예들에 따른 표시장치(100)에서 상하에 위치하는 2개의 서브픽셀(SPn, SPn+1)에서의 트랜지스터들(DRT, SCT, SENT, EMT)이 서로 인접하게 배치되는 플립 구조는, 클러스터 구동 시, 발광 제어 라인(EML) 및 센스 라인(SENL)의 공유 또는 발광 제어 신호(EM) 및 센스 신호(SENSE)의 공유에 매우 적합한 구조일 수 있다. As shown in FIG. 5, transistors (DRT, SCT, SENT, EMT) in two subpixels (SPn, SPn+1) located above and below the display device 100 according to embodiments of the present invention. This flip structure arranged adjacent to each other may be a very suitable structure for sharing the emission control line (EML) and sense line (SENL) or sharing the emission control signal (EM) and sense signal (SENSE) when driving the cluster. .

이상에서 설명한 본 발명의 실시예들에 따른 표시장치(100)를 간략하게 설명하면 아래와 같다. 전술한 본 발명의 실시예들을 가장 일반화 하기 위하여, 본 발명의 실시예들에 따른 표시장치(100)의 각 서브픽셀(SP)은 2T(Transistor)1C(Capacitor) 구조인 것을 가정한다. 즉, 각 서브픽셀(SP)은 발광 소자(ED)와, 이를 구동하기 위하여 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 스토리지 캐패시터(Cst)만을 포함할 수 있다. 이와 같이, 서브픽셀(SP)이 2T1C 구조를 갖고, 구동 트랜지스터(DRT)와 스캔 트랜지스터(SCT)가 멀티-스테이지 구조를 갖는 경우를 가정하여 전술한 구조들(제2 레이아웃(510), 멀티-스테이지 구조, 플립 구조)을 설명한다. The display device 100 according to the embodiments of the present invention described above will be briefly described as follows. In order to most generalize the above-described embodiments of the present invention, it is assumed that each subpixel (SP) of the display device 100 according to the embodiments of the present invention has a 2T (Transistor) 1C (Capacitor) structure. That is, each subpixel (SP) may include only a light emitting element (ED) and a driving transistor (DRT), a scan transistor (SCT), and a storage capacitor (Cst) to drive the same. As such, assuming that the subpixel (SP) has a 2T1C structure and the driving transistor (DRT) and the scan transistor (SCT) have a multi-stage structure, the above-described structures (second layout 510, multi-stage Stage structure, flip structure) are explained.

본 발명의 실시예들에 따른 표시장치(100)는, 제1 방향(예: 열 방향)으로 배치되는 다수의 데이터 라인(DL)과, 제2 방향(예: 행 방향)으로 배치되는 다수의 스캔 라인(SCL)과, 픽셀 전극(E1)과, 픽셀 전극(E1) 상에 위치하는 발광층(EL)과, 발광층(EL) 상에 위치하는 공통 전극(E2)과, 픽셀 전극(E1)으로 구동 전류를 공급하는 구동 트랜지스터(DRT)와, 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 따라 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 간의 연결을 제어하는 스캔 트랜지스터(SCT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst)를 포함할 수 있다. The display device 100 according to embodiments of the present invention includes a plurality of data lines DL arranged in a first direction (eg, column direction) and a plurality of data lines DL arranged in a second direction (eg, row direction). A scan line (SCL), a pixel electrode (E1), a light emitting layer (EL) located on the pixel electrode (E1), a common electrode (E2) located on the light emitting layer (EL), and a pixel electrode (E1). Controlling the connection between the driving transistor (DRT) that supplies driving current and the first node (N1) of the driving transistor (DRT) and the data line (DL) according to the scan signal (SCAN) supplied from the scan line (SCL). It may include a scan transistor (SCT) and a storage capacitor (Cst) electrically connected between the first node (N1) and the second node (N2) of the driving transistor (DRT).

구동 트랜지스터(DRT)는, 제1 액티브 층(ACT1)과, 제1 액티브 층(ACT1) 상의 제1 게이트 절연막(GI1) 상에 위치하는 게이트 전극(DRT_GATE)을 포함할 수 있다. The driving transistor DRT may include a first active layer ACT1 and a gate electrode DRT_GATE located on the first gate insulating film GI1 on the first active layer ACT1.

제1 액티브 층(ACT1)에서 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)과 중첩되는 영역(DRT_CH)을 제외한 나머지 부분은 도체화 되어, 구동 트랜지스터(DRT)의 소스 노드와 드레인 노드가 형성될 수 있다. The remaining portion of the first active layer (ACT1), excluding the area (DRT_CH) overlapping with the gate electrode (DRT_GATE) of the driving transistor (DRT), may be made into a conductor to form the source node and drain node of the driving transistor (DRT). there is.

스캔 트랜지스터(SCT)는, 제1 액티브 층(ACT1) 상의 제1 층간 절연막(ILD1) 상에 위치하는 제2 액티브 층(ACT2)과, 제2 액티브 층(ACT2) 상의 제2 게이트 절연막(GI2) 상에 위치하는 게이트 전극(SCT_GATE)을 포함할 수 있다. The scan transistor SCT includes a second active layer ACT2 located on the first interlayer insulating layer ILD1 on the first active layer ACT1, and a second gate insulating layer GI2 on the second active layer ACT2. It may include a gate electrode (SCT_GATE) located on the top.

제2 액티브 층(ACT2)에서 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)과 중첩되는 영역(SCT_CH)을 제외한 나머지 부분은 도체화 되어, 스캔 트랜지스터(SCT)의 소스 노드와 드레인 노드가 형성될 수 있다. The remaining portion of the second active layer (ACT2), excluding the area (SCT_CH) overlapping with the gate electrode (SCT_GATE) of the scan transistor (SCT), may be made into a conductor to form the source node and drain node of the scan transistor (SCT). there is.

제2 액티브 층(ACT2)에서 도체화 된 부분은 제1 층간 절연막(ILD1)의 컨택홀을 통해 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)과 다이렉트 컨택(Direct Contact)이 될 수 있다. The conductive portion of the second active layer (ACT2) may be in direct contact with the gate electrode (DRT_GATE) of the driving transistor (DRT) through the contact hole of the first interlayer insulating layer (ILD1).

제1 액티브 층(ACT1)은 픽셀 전극(E1)과 전기적으로 연결되고, 제1 액티브 층(ACT1)의 일 부분과 제2 액티브 층(ACT2)의 일 부분은 중첩되어 스토리지 캐패시터(Cst)를 형성할 수 있다. The first active layer (ACT1) is electrically connected to the pixel electrode (E1), and a portion of the first active layer (ACT1) and a portion of the second active layer (ACT2) overlap to form a storage capacitor (Cst). can do.

표시패널(110)은, 제2 액티브 층(ACT2) 상에 위치하는 제2 층간 절연막(ILD2)과, 제2 층간 절연막(ILD2) 상에 위치하며 픽셀 전극(E1)과 전기적으로 연결된 연결 전극(CTE)을 더 포함할 수 있다. The display panel 110 includes a second interlayer insulating film (ILD2) located on the second active layer (ACT2), and a connection electrode ( CTE) may be further included.

연결 전극(CTE)은 제2 층간 절연막(ILD2)과 제1 층간 절연막(ILD1)의 컨택홀을 통해 제1 액티브 층(ACT1)의 일 부분과 전기적으로 연결될 수 있다. The connection electrode CTE may be electrically connected to a portion of the first active layer ACT1 through a contact hole in the second interlayer insulating layer ILD2 and the first interlayer insulating layer ILD1.

연결 전극(CTE)은 제2 액티브 층(ACT2)의 일 부분과 중첩되어 스토리지 캐패시터(Cst)를 추가로 형성할 수 있다. The connection electrode (CTE) may overlap a portion of the second active layer (ACT2) to additionally form a storage capacitor (Cst).

이상에 전술한 본 발명의 실시예들에 의하면, 서브픽셀 내 트랜지스터들 중 일부가 스토리지 캐패시터에 의해 분리되지 않고 모여서 배치된 레이아웃을 제공함으로써, 서브픽셀의 공간 활용도를 높여줄 수 있다. 이를 통해, 큰 면적을 필요로 하는 패턴(예: 스토리지 캐패시터 등)에 필요 수준 이상의 형성 공간에 할애해줄 수 있다. According to the embodiments of the present invention described above, space utilization of the subpixel can be increased by providing a layout in which some of the transistors in the subpixel are arranged together rather than separated by a storage capacitor. Through this, it is possible to allocate more formation space than necessary to patterns that require a large area (e.g. storage capacitors, etc.).

본 발명의 실시예들에 의하면, 스토리지 캐패시터의 캐패시턴스를 증가시켜줄 수 있다. According to embodiments of the present invention, the capacitance of the storage capacitor can be increased.

본 발명의 실시예들에 의하면, 상하로 인접한 2개의 서브픽셀이 플립 된 구조(뒤집힌 구조)를 가짐으로써, 서브픽셀의 공간 활용도를 높여줄 수 있다. 이를 통해, 큰 면적을 필요로 하는 패턴(예: 스토리지 캐패시터 등)이 크게 형성될 수 있는 공간을 최대한 확보할 수 있다. According to embodiments of the present invention, space utilization of subpixels can be increased by having two subpixels adjacent to each other in a flipped structure. Through this, it is possible to secure as much space as possible to form large patterns that require a large area (e.g., storage capacitors, etc.).

본 발명의 실시예들에 의하면, 상하로 인접한 2개의 서브픽셀이 플립 된 구조(뒤집힌 구조)를 가짐으로써, 내부 보상에 유리한 클러스터 구동에 적합한 구조를 만들어 줄 수 있다. According to embodiments of the present invention, two vertically adjacent subpixels have a flipped structure, thereby creating a structure suitable for cluster driving that is advantageous for internal compensation.

본 발명의 실시예들에 의하면, 서브픽셀 내 트랜지스터들은 동일한 층에 형성되지 않고, 일부가 다른 층에 형성되는 멀티-스테이지 구조를 가짐으로써, 서브픽셀의 공간 활용도를 높여줄 수 있다. 이를 통해, 큰 면적을 필요로 하는 패턴(예: 스토리지 캐패시터 등)을 큰 면적으로 형성해줄 수 있다. According to embodiments of the present invention, the transistors in the subpixel are not formed on the same layer, but have a multi-stage structure in which some are formed on different layers, thereby improving space utilization of the subpixel. Through this, patterns that require a large area (e.g. storage capacitors, etc.) can be formed in a large area.

전술한 바에 따르면, 결국에는 화상 품질을 크게 향상시켜줄 수 있다. According to the foregoing, this can ultimately greatly improve image quality.

본 발명의 실시예들은, 다수의 데이터 라인, 다수의 스캔 라인, 다수의 센스 라인, 다수의 발광 제어 라인, 다수의 구동 전압 라인 및 다수의 초기화 전압 라인이 배치되고, 다수의 서브픽셀을 포함하는 표시패널과, 다수의 데이터 라인을 구동하는 데이터 구동 회로와, 다수의 스캔 라인, 다수의 센스 라인 및 다수의 발광 제어 라인을 구동하는 게이트 구동 회로를 포함하는 표시장치를 제공할 수 있다. Embodiments of the present invention include a plurality of data lines, a plurality of scan lines, a plurality of sense lines, a plurality of emission control lines, a plurality of driving voltage lines, and a plurality of initialization voltage lines, and including a plurality of subpixels. A display device can be provided that includes a display panel, a data driving circuit for driving a plurality of data lines, and a gate driving circuit for driving a plurality of scan lines, a plurality of sense lines, and a plurality of emission control lines.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각은, 발광 소자를 구동하는 구동 트랜지스터와, 스캔 라인에서 공급되는 스캔 신호에 따라 구동 트랜지스터의 제1 노드와 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 센스 라인에서 공급되는 센스 신호에 따라 구동 트랜지스터의 제2 노드와 초기화 전압 라인 간의 연결을 제어하는 센스 트랜지스터와, 발광 제어 라인에서 공급된 발광 제어 신호에 따라 구동 트랜지스터의 제3 노드와 구동 전압 라인 간의 연결을 제어하는 발광 제어 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함할 수 있다. In the display device according to embodiments of the present invention, each of the plurality of subpixels controls the connection between the driving transistor that drives the light emitting element and the first node of the driving transistor and the data line according to the scan signal supplied from the scan line. a scan transistor that controls the connection between the second node of the driving transistor and the initialization voltage line according to the sense signal supplied from the sense line, and the third node of the driving transistor according to the light emission control signal supplied from the light emission control line. It may include a light emission control transistor that controls the connection between the and driving voltage lines, and a storage capacitor electrically connected between the first node and the second node of the driving transistor.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각에서, 발광 제어 트랜지스터, 구동 트랜지스터 및 센스 트랜지스터 각각의 채널은 동일 평면 상에 형성되고, 스캔 트랜지스터의 채널은 발광 제어 트랜지스터, 구동 트랜지스터 및 센스 트랜지스터 각각의 채널보다 높은 층에 위치할 수 있다. In the display device according to embodiments of the present invention, in each of the plurality of subpixels, the channels of each of the light emission control transistor, the driving transistor, and the sense transistor are formed on the same plane, and the channels of the scan transistor are connected to the light emission control transistor and the driving transistor. and sense transistors may be located on a higher layer than each channel.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀은 제1 데이터 라인과 공통으로 연결되고 이웃한 제1 서브픽셀과 제2 서브픽셀을 포함하고, 제1 서브픽셀과 제2 서브픽셀 사이에는 초기화 전압 라인이 배치되고, 초기화 전압 라인은 제1 데이터 라인과 교차하는 방향으로 형성될 수 있다. In the display device according to embodiments of the present invention, the plurality of subpixels include a first subpixel and a second subpixel that are commonly connected to the first data line and are adjacent to each other, and the first subpixel and the second subpixel An initialization voltage line is disposed between them, and the initialization voltage line may be formed in a direction that intersects the first data line.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀의 구동 트랜지스터, 발광 제어 트랜지스터, 센스 트랜지스터 및 스캔 트랜지스터는 제1 서브픽셀의 스토리지 캐패시터와 초기화 전압 라인 사이에 배치되고, 제2 서브픽셀의 구동 트랜지스터, 발광 제어 트랜지스터, 센스 트랜지스터 및 스캔 트랜지스터는 초기화 전압 라인과 제2 서브픽셀의 스토리지 캐패시터 사이에 배치될 수 있다. In the display device according to embodiments of the present invention, the driving transistor, the emission control transistor, the sense transistor, and the scan transistor of the first subpixel are disposed between the storage capacitor of the first subpixel and the initialization voltage line, and the second subpixel The driving transistor, light emission control transistor, sense transistor, and scan transistor may be disposed between the initialization voltage line and the storage capacitor of the second subpixel.

본 발명의 실시예들에 따른 표시장치에서, 표시패널은, 다수의 서브픽셀 각각의 영역에 배치되는 제1 액티브 층과 제2 액티브 층을 더 포함하고, 제1 액티브 층과 제2 액티브 층은 제1 층간 절연막에 의해 분리되어 배치될 수 있다. In the display device according to embodiments of the present invention, the display panel further includes a first active layer and a second active layer disposed in each area of a plurality of subpixels, and the first active layer and the second active layer are It may be arranged and separated by a first interlayer insulating film.

본 발명의 실시예들에 따른 표시장치에서, 제1 액티브 층의 일 부분과 제2 액티브 층의 일 부분은 중첩될 수 있다. In the display device according to embodiments of the present invention, a portion of the first active layer and a portion of the second active layer may overlap.

본 발명의 실시예들에 따른 표시장치에서, 구동 트랜지스터, 발광 제어 트랜지스터 및 센스 트랜지스터 각각의 게이트 전극은, 제1 게이트 절연막을 사이에 두고 제1 액티브 층 상에 위치할 수 있다. 스캔 트랜지스터의 게이트 전극은 제2 게이트 절연막을 사이에 두고 제2 액티브 층 상에 위치할 수 있다. In the display device according to embodiments of the present invention, the gate electrode of each of the driving transistor, the emission control transistor, and the sense transistor may be located on the first active layer with the first gate insulating film interposed therebetween. The gate electrode of the scan transistor may be located on the second active layer with the second gate insulating film interposed therebetween.

본 발명의 실시예들에 따른 표시장치에서, 제1 액티브 층에서, 구동 트랜지스터, 발광 제어 트랜지스터 및 센스 트랜지스터 각각의 게이트 전극과 중첩되는 3개의 채널 영역을 제외한 나머지 부분은 도체화 되어 있을 수 있다. In the display device according to embodiments of the present invention, in the first active layer, the remaining portions except for three channel regions that overlap the gate electrodes of each of the driving transistor, the emission control transistor, and the sense transistor may be conductive.

본 발명의 실시예들에 따른 표시장치에서, 제2 액티브 층에서, 스캔 트랜지스터의 게이트 전극과 중첩되는 1개의 채널 영역을 제외한 나머지 부분은 도체화 되어 있을 수 있다. In the display device according to embodiments of the present invention, the remaining portion of the second active layer except for one channel region that overlaps the gate electrode of the scan transistor may be conductive.

본 발명의 실시예들에 따른 표시장치에서, 표시패널은, 제1 액티브 층의 아래에 위치하는 버퍼층과, 버퍼층의 아래에 위치하되 구동 트랜지스터의 채널과 중첩되는 실드 패턴을 더 포함할 수 있다. 실드 패턴은 제1 액티브 층의 도체화 된 부분과 전기적으로 연결될 수 있다. In the display device according to embodiments of the present invention, the display panel may further include a buffer layer located below the first active layer, and a shield pattern located below the buffer layer but overlapping a channel of the driving transistor. The shield pattern may be electrically connected to the conductive portion of the first active layer.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각의 발광 소자는 픽셀 전극, 발광층 및 공통 전극을 포함하고, 다수의 서브픽셀 각각의 영역에는 픽셀 전극과 발광층이 배치될 수 있다. 제1 액티브 층은 픽셀 전극과 전기적으로 연결되고, 제1 액티브 층의 일 부분과 제2 액티브 층의 일 부분은 중첩되어 스토리지 캐패시터를 형성할 수 있다. In the display device according to embodiments of the present invention, the light emitting element of each of the multiple subpixels includes a pixel electrode, a light emitting layer, and a common electrode, and the pixel electrode and the light emitting layer may be disposed in an area of each of the multiple subpixels. The first active layer is electrically connected to the pixel electrode, and a portion of the first active layer and a portion of the second active layer may overlap to form a storage capacitor.

본 발명의 실시예들에 따른 표시장치에서, 표시패널은, 제2 액티브 층 상에 위치하는 제2 층간 절연막과, 제2 층간 절연막 상에 위치하며 픽셀 전극과 전기적으로 연결된 연결 전극을 더 포함할 수 있다. In the display device according to embodiments of the present invention, the display panel may further include a second interlayer insulating film located on the second active layer, and a connection electrode located on the second interlayer insulating film and electrically connected to the pixel electrode. You can.

본 발명의 실시예들에 따른 표시장치에서, 연결 전극은 제2 층간 절연막과 제1 층간 절연막의 컨택홀을 통해 제1 액티브 층의 일 부분과 전기적으로 연결되고, 연결 전극은 제2 층간 절연막 상에 위치하며 제2 층간 절연막 아래에 위치하는 제2 액티브 층의 일 부분과 중첩될 수 있다. In the display device according to embodiments of the present invention, the connection electrode is electrically connected to a portion of the first active layer through a contact hole in the second interlayer insulating film and the first interlayer insulating film, and the connection electrode is on the second interlayer insulating film. and may overlap with a portion of the second active layer located below the second interlayer insulating film.

본 발명의 실시예들에 따른 표시장치에서, 제1 액티브 층과 제2 액티브 층은 산화물 반도체 층들일 수 있다. In the display device according to embodiments of the present invention, the first active layer and the second active layer may be oxide semiconductor layers.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀과 제2 서브픽셀 사이에 배치되는 초기화 전압 라인은, 제1 서브픽셀의 센스 트랜지스터의 드레인 노드 또는 소스 노드와, 제2 서브픽셀의 센스 트랜지스터의 드레인 노드 또는 소스 노드에 모두 전기적으로 연결될 수 있다. In the display device according to embodiments of the present invention, the initialization voltage line disposed between the first subpixel and the second subpixel is connected to the drain node or source node of the sense transistor of the first subpixel and the drain node or source node of the sense transistor of the second subpixel. It can be electrically connected to both the drain node or the source node of the sense transistor.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀과 연결된 스캔 라인, 발광 제어 라인 및 센스 라인은 제1 데이터 라인과 교차하는 방향으로 형성되고, 제2 서브픽셀과 연결된 스캔 라인, 발광 제어 라인 및 센스 라인은 제1 데이터 라인과 교차하는 방향으로 형성되고, 제1 서브픽셀과 연결된 스캔 라인, 발광 제어 라인 및 센스 라인 중 스캔 라인이 초기화 전압 라인과 가장 가깝게 위치하고, 센스 라인이 초기화 전압 라인과 가장 멀리 위치하고, 제2 서브픽셀과 연결된 스캔 라인, 발광 제어 라인 및 센스 라인 중 스캔 라인이 초기화 전압 라인과 가장 가깝게 위치하고, 센스 라인이 초기화 전압 라인과 가장 멀리 위치할 수 있다. In the display device according to embodiments of the present invention, the scan line, light emission control line, and sense line connected to the first subpixel are formed in a direction intersecting the first data line, and the scan line and light emission line connected to the second subpixel are formed in a direction that intersects the first data line. The control line and sense line are formed in a direction that intersects the first data line, and among the scan line, emission control line, and sense line connected to the first subpixel, the scan line is located closest to the initialization voltage line, and the sense line is located at the initialization voltage line. Among the scan line, emission control line, and sense line that are located furthest from the line and connected to the second subpixel, the scan line may be located closest to the initialization voltage line, and the sense line may be located furthest from the initialization voltage line.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀과 제2 서브픽셀과 연결된 구동 전압 라인은 초기화 전압 라인과 교차하는 방향으로 형성되고, 표시패널은, 구동 전압 라인과 제1 서브픽셀을 연결해주는 제1 연결 라인과, 구동 전압 라인과 제2 서브픽셀을 연결해주는 제2 연결 라인을 더 포함할 수 있다. In the display device according to embodiments of the present invention, a driving voltage line connected to the first subpixel and the second subpixel is formed in a direction that intersects the initialization voltage line, and the display panel includes the driving voltage line and the first subpixel. It may further include a first connection line connecting the and a second connection line connecting the driving voltage line and the second subpixel.

본 발명의 실시예들에 따른 표시장치에서, 제1 연결 라인과 제2 연결 라인은 제1 데이터 라인과 교차하는 방향으로 형성되고, 제1 연결 라인은 제1 서브픽셀과 연결된 스캔 라인보다 초기화 전압 라인에 더 인접하게 배치되고, 제2 연결 라인은 제2 서브픽셀과 연결된 스캔 라인보다 초기화 전압 라인에 더 인접하게 배치될 수 있다. In the display device according to embodiments of the present invention, the first connection line and the second connection line are formed in a direction that intersects the first data line, and the first connection line has an initialization voltage higher than the scan line connected to the first subpixel. The second connection line may be disposed closer to the initialization voltage line than the scan line connected to the second subpixel.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀과 제2 서브픽셀은 동시에 발광할 수 있다. In the display device according to embodiments of the present invention, the first subpixel and the second subpixel may emit light simultaneously.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀과 연결된 스캔 라인에 공급되는 스캔 신호와, 제2 서브픽셀과 연결된 스캔 라인에 공급되는 스캔 신호는 다를 수 있다. In the display device according to embodiments of the present invention, the scan signal supplied to the scan line connected to the first subpixel and the scan signal supplied to the scan line connected to the second subpixel may be different.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀과 연결된 센스 라인에 공급되는 센스 신호와, 제2 서브픽셀과 연결된 센스 라인에 공급되는 센스 신호는 동일할 수 있다. 제1 서브픽셀과 연결된 발광 제어 라인에 공급되는 발광 제어 신호와, 제2 서브픽셀과 연결된 발광 제어 라인에 공급되는 발광 제어 신호는 동일할 수 있다. In the display device according to embodiments of the present invention, the sense signal supplied to the sense line connected to the first subpixel and the sense signal supplied to the sense line connected to the second subpixel may be the same. The emission control signal supplied to the emission control line connected to the first subpixel may be the same as the emission control signal supplied to the emission control line connected to the second subpixel.

본 발명의 실시예들은, 제1 방향으로 배치되는 다수의 데이터 라인과, 제2 방향으로 배치되는 다수의 스캔 라인과, 픽셀 전극과, 픽셀 전극 상에 위치하는 발광층과, 발광층 상에 위치하는 공통 전극과, 픽셀 전극으로 구동 전류를 공급하는 구동 트랜지스터와, 스캔 라인에서 공급되는 스캔 신호에 따라 구동 트랜지스터의 제1 노드와 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하는 표시장치를 제공할 수 있다. Embodiments of the present invention include a plurality of data lines arranged in a first direction, a plurality of scan lines arranged in a second direction, a pixel electrode, a light emitting layer located on the pixel electrode, and a common light emitting layer located on the light emitting layer. an electrode, a driving transistor that supplies a driving current to the pixel electrode, a scan transistor that controls the connection between the first node of the driving transistor and the data line according to the scan signal supplied from the scan line, and the first node and the second node of the driving transistor. A display device including a storage capacitor electrically connected between two nodes may be provided.

본 발명의 실시예들에 따른 표시장치에서, 구동 트랜지스터는, 제1 액티브 층과, 제1 액티브 층 상의 제1 게이트 절연막 상에 위치하는 게이트 전극을 포함할 수 있다. 제1 액티브 층에서 구동 트랜지스터의 게이트 전극과 중첩되는 영역을 제외한 나머지 부분은 도체화 되어, 구동 트랜지스터의 소스 노드와 드레인 노드가 형성될 수 있다. In the display device according to embodiments of the present invention, the driving transistor may include a first active layer and a gate electrode located on a first gate insulating film on the first active layer. The remaining portion of the first active layer, excluding the area overlapping the gate electrode of the driving transistor, may be made into a conductor to form the source node and drain node of the driving transistor.

본 발명의 실시예들에 따른 표시장치에서, 스캔 트랜지스터는, 제1 액티브 층 상의 제1 층간 절연막 상에 위치하는 제2 액티브 층과, 제2 액티브 층 상의 제2 게이트 절연막 상에 위치하는 게이트 전극을 포함할 수 있다. 제2 액티브 층에서 스캔 트랜지스터의 게이트 전극과 중첩되는 영역을 제외한 나머지 부분은 도체화 되어, 스캔 트랜지스터의 소스 노드와 드레인 노드가 형성될 수 있다. In the display device according to embodiments of the present invention, the scan transistor includes a second active layer located on the first interlayer insulating film on the first active layer, and a gate electrode located on the second gate insulating film on the second active layer. may include. The remaining portion of the second active layer, excluding the area overlapping with the gate electrode of the scan transistor, may be made into a conductor to form the source node and drain node of the scan transistor.

본 발명의 실시예들에 따른 표시장치에서, 제2 액티브 층에서 도체화 된 부분은 제1 층간 절연막의 컨택홀을 통해 구동 트랜지스터의 게이트 전극과 다이렉트 컨택이 될 수 있다. In the display device according to embodiments of the present invention, the conductive portion of the second active layer may be in direct contact with the gate electrode of the driving transistor through the contact hole of the first interlayer insulating film.

본 발명의 실시예들에 따른 표시장치에서, 제1 액티브 층은 픽셀 전극과 전기적으로 연결되고, 제1 액티브 층의 일 부분과 제2 액티브 층의 일 부분은 중첩되어 스토리지 캐패시터를 형성할 수 있다. In the display device according to embodiments of the present invention, the first active layer is electrically connected to the pixel electrode, and a portion of the first active layer and a portion of the second active layer may overlap to form a storage capacitor. .

본 발명의 실시예들에 따른 표시장치에서, 표시패널은, 제2 액티브 층 상에 위치하는 제2 층간 절연막과, 제2 층간 절연막 상에 위치하며 픽셀 전극과 전기적으로 연결된 연결 전극을 더 포함할 수 있다. In the display device according to embodiments of the present invention, the display panel may further include a second interlayer insulating film located on the second active layer, and a connection electrode located on the second interlayer insulating film and electrically connected to the pixel electrode. You can.

연결 전극은 제2 층간 절연막과 제1 층간 절연막의 컨택홀을 통해 제1 액티브 층의 일 부분과 전기적으로 연결되고, 연결 전극은 제2 액티브 층의 일 부분과 중첩될 수 있다. The connection electrode is electrically connected to a portion of the first active layer through a contact hole in the second interlayer insulating layer and the first interlayer insulating layer, and the connection electrode may overlap a portion of the second active layer.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely an illustrative explanation of the technical idea of the present invention, and various modifications and variations will be possible to those skilled in the art without departing from the essential characteristics of the present invention. In addition, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but rather to explain it, and therefore the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be interpreted in accordance with the claims below, and all technical ideas within the equivalent scope should be interpreted as being included in the scope of rights of the present invention.

100: 표시장치
110: 표시패널
120: 데이터 구동 회로
130: 게이트 구동 회로
140: 컨트롤러100: display device
110: display panel
120: data driving circuit
130: Gate driving circuit
140: controller

Claims (16)

다수의 데이터 라인, 다수의 스캔 라인, 다수의 센스 라인, 다수의 발광 제어 라인, 다수의 구동 전압 라인 및 다수의 초기화 전압 라인이 배치되고, 다수의 서브픽셀을 포함하는 표시패널;
상기 다수의 데이터 라인을 구동하는 데이터 구동 회로; 및
상기 다수의 스캔 라인, 상기 다수의 센스 라인 및 상기 다수의 발광 제어 라인을 구동하는 게이트 구동 회로를 포함하고,
상기 다수의 서브픽셀 각각은, 발광 소자를 구동하는 구동 트랜지스터와, 상기 스캔 라인에서 공급되는 스캔 신호에 따라 상기 구동 트랜지스터의 제1 노드와 상기 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 상기 센스 라인에서 공급되는 센스 신호에 따라 상기 구동 트랜지스터의 제2 노드와 상기 초기화 전압 라인 간의 연결을 제어하는 센스 트랜지스터와, 상기 발광 제어 라인에서 공급된 발광 제어 신호에 따라 상기 구동 트랜지스터의 제3 노드와 상기 구동 전압 라인 간의 연결을 제어하는 발광 제어 트랜지스터와, 상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하고,
상기 다수의 서브픽셀 각각에서, 상기 발광 제어 트랜지스터, 상기 구동 트랜지스터 및 상기 센스 트랜지스터 각각의 채널은 동일 평면 상에 형성되고, 상기 스캔 트랜지스터의 채널은 상기 발광 제어 트랜지스터, 상기 구동 트랜지스터 및 상기 센스 트랜지스터 각각의 채널보다 높은 층에 위치하고,
상기 다수의 서브픽셀은 제1 데이터 라인과 공통으로 연결되고 이웃한 제1 서브픽셀과 제2 서브픽셀을 포함하고,
상기 제1 서브픽셀과 상기 제2 서브픽셀 사이에는 상기 초기화 전압 라인이 배치되고, 상기 초기화 전압 라인은 상기 제1 데이터 라인과 교차하는 방향으로 형성되고,
상기 제1 서브픽셀의 구동 트랜지스터, 발광 제어 트랜지스터, 센스 트랜지스터 및 스캔 트랜지스터는 상기 제1 서브픽셀의 스토리지 캐패시터와 상기 초기화 전압 라인 사이에 배치되고,
상기 제2 서브픽셀의 구동 트랜지스터, 발광 제어 트랜지스터, 센스 트랜지스터 및 스캔 트랜지스터는 상기 초기화 전압 라인과 상기 제2 서브픽셀의 스토리지 캐패시터 사이에 배치되는 표시장치.
A display panel comprising a plurality of data lines, a plurality of scan lines, a plurality of sense lines, a plurality of emission control lines, a plurality of driving voltage lines, and a plurality of initialization voltage lines, and including a plurality of subpixels;
a data driving circuit that drives the plurality of data lines; and
A gate driving circuit that drives the plurality of scan lines, the plurality of sense lines, and the plurality of light emission control lines,
Each of the plurality of subpixels includes a driving transistor that drives a light emitting device, a scan transistor that controls the connection between the first node of the driving transistor and the data line according to a scan signal supplied from the scan line, and the sense line. a sense transistor that controls the connection between the second node of the driving transistor and the initialization voltage line according to a sense signal supplied from the third node of the driving transistor and the driving device according to a light emission control signal supplied from the light emission control line. It includes a light emission control transistor that controls the connection between voltage lines, and a storage capacitor electrically connected between the first node and the second node of the driving transistor,
In each of the plurality of subpixels, a channel of each of the light emission control transistor, the driving transistor, and the sense transistor is formed on the same plane, and the channel of the scan transistor is each of the light emission control transistor, the driving transistor, and the sense transistor. Located on a higher floor than the channel of
The plurality of subpixels are commonly connected to a first data line and include neighboring first subpixels and second subpixels,
The initialization voltage line is disposed between the first subpixel and the second subpixel, and the initialization voltage line is formed in a direction intersecting the first data line,
A driving transistor, an emission control transistor, a sense transistor, and a scan transistor of the first subpixel are disposed between a storage capacitor of the first subpixel and the initialization voltage line,
The driving transistor, emission control transistor, sense transistor, and scan transistor of the second subpixel are disposed between the initialization voltage line and the storage capacitor of the second subpixel.
제1항에 있어서,
상기 표시패널은, 상기 다수의 서브픽셀 각각의 영역에 배치되는 제1 액티브 층과 제2 액티브 층을 더 포함하고,
상기 제1 액티브 층과 상기 제2 액티브 층은 제1 층간 절연막에 의해 분리되어 배치되고,
상기 제1 액티브 층의 일 부분과 상기 제2 액티브 층의 일 부분은 중첩되고,
상기 구동 트랜지스터, 상기 발광 제어 트랜지스터 및 상기 센스 트랜지스터 각각의 게이트 전극은, 제1 게이트 절연막을 사이에 두고 상기 제1 액티브 층 상에 위치하고,
상기 스캔 트랜지스터의 게이트 전극은 제2 게이트 절연막을 사이에 두고 상기 제2 액티브 층 상에 위치하는 표시장치.
According to paragraph 1,
The display panel further includes a first active layer and a second active layer disposed in each area of the plurality of subpixels,
The first active layer and the second active layer are separated by a first interlayer insulating film,
A portion of the first active layer and a portion of the second active layer overlap,
A gate electrode of each of the driving transistor, the emission control transistor, and the sense transistor is located on the first active layer with a first gate insulating film interposed therebetween,
A display device wherein the gate electrode of the scan transistor is located on the second active layer with a second gate insulating film interposed therebetween.
제2항에 있어서,
상기 제1 액티브 층에서, 상기 구동 트랜지스터, 상기 발광 제어 트랜지스터 및 상기 센스 트랜지스터 각각의 게이트 전극과 중첩되는 3개의 채널 영역을 제외한 나머지 부분은 도체화 되어 있고,
상기 제2 액티브 층에서, 상기 스캔 트랜지스터의 게이트 전극과 중첩되는 1개의 채널 영역을 제외한 나머지 부분은 도체화 되어 있는 표시장치.
According to paragraph 2,
In the first active layer, the remaining portions except for three channel regions overlapping with the gate electrodes of each of the driving transistor, the emission control transistor, and the sense transistor are conductive,
A display device in which the remaining portion of the second active layer is conductive except for one channel region that overlaps the gate electrode of the scan transistor.
제2항에 있어서,
상기 표시패널은, 상기 제1 액티브 층의 아래에 위치하는 버퍼층과, 상기 버퍼층의 아래에 위치하되 상기 구동 트랜지스터의 채널과 중첩되는 실드 패턴을 더 포함하고,
상기 실드 패턴은 상기 제1 액티브 층의 도체화 된 부분과 전기적으로 연결되는 표시장치.
According to paragraph 2,
The display panel further includes a buffer layer located below the first active layer, and a shield pattern located below the buffer layer and overlapping a channel of the driving transistor,
A display device in which the shield pattern is electrically connected to a conductive portion of the first active layer.
제2항에 있어서,
상기 다수의 서브픽셀 각각의 상기 발광 소자는 픽셀 전극, 발광층 및 공통 전극을 포함하고, 상기 다수의 서브픽셀 각각의 영역에는 상기 픽셀 전극과 상기 발광층이 배치되고,
상기 제1 액티브 층은 상기 픽셀 전극과 전기적으로 연결되고,
상기 제1 액티브 층의 도체화 된 일 부분과 상기 제2 액티브 층의 도체화 된 일 부분은 중첩되어 상기 스토리지 캐패시터를 형성하는 표시장치.
According to paragraph 2,
The light emitting element of each of the plurality of subpixels includes a pixel electrode, a light emitting layer, and a common electrode, and the pixel electrode and the light emitting layer are disposed in a region of each of the plurality of subpixels,
The first active layer is electrically connected to the pixel electrode,
A display device wherein a conductive portion of the first active layer and a conductive portion of the second active layer overlap to form the storage capacitor.
제5항에 있어서,
상기 표시패널은, 상기 제2 액티브 층 상에 위치하는 제2 층간 절연막과, 상기 제2 층간 절연막 상에 위치하며 상기 픽셀 전극과 전기적으로 연결된 연결 전극을 더 포함하고,
상기 연결 전극은, 상기 제2 층간 절연막과 상기 제1 층간 절연막의 컨택홀을 통해 상기 제1 액티브 층의 일 부분과 전기적으로 연결되고, 상기 제2 층간 절연막 상에 위치하며 상기 제2 층간 절연막 아래에 위치하는 상기 제2 액티브 층의 일 부분과 중첩되는 표시장치.
According to clause 5,
The display panel further includes a second interlayer insulating film positioned on the second active layer, and a connection electrode positioned on the second interlayer insulating film and electrically connected to the pixel electrode,
The connection electrode is electrically connected to a portion of the first active layer through a contact hole in the second interlayer insulating film and the first interlayer insulating film, and is located on the second interlayer insulating film and below the second interlayer insulating film. A display device overlapping a portion of the second active layer located at .
제2항에 있어서,
상기 제1 액티브 층과 상기 제2 액티브 층은 산화물 반도체 층들인 표시장치.
According to paragraph 2,
The first active layer and the second active layer are oxide semiconductor layers.
제1항에 있어서,
상기 제1 서브픽셀과 상기 제2 서브픽셀 사이에 배치되는 상기 초기화 전압 라인은, 상기 제1 서브픽셀의 상기 센스 트랜지스터의 드레인 노드 또는 소스 노드와, 상기 제2 서브픽셀의 상기 센스 트랜지스터의 드레인 노드 또는 소스 노드에 모두 전기적으로 연결되는 표시장치.
According to paragraph 1,
The initialization voltage line disposed between the first subpixel and the second subpixel includes a drain node or source node of the sense transistor of the first subpixel, and a drain node of the sense transistor of the second subpixel. Or a display device that is all electrically connected to the source node.
제1항에 있어서,
상기 제1 서브픽셀과 연결된 상기 스캔 라인, 상기 발광 제어 라인 및 상기 센스 라인은 상기 제1 데이터 라인과 교차하는 방향으로 형성되고,
상기 제2 서브픽셀과 연결된 상기 스캔 라인, 상기 발광 제어 라인 및 상기 센스 라인은 상기 제1 데이터 라인과 교차하는 방향으로 형성되고,
상기 제1 서브픽셀과 연결된 상기 스캔 라인, 상기 발광 제어 라인 및 상기 센스 라인 중 상기 스캔 라인이 상기 초기화 전압 라인과 가장 가깝게 위치하고, 상기 센스 라인이 상기 초기화 전압 라인과 가장 멀리 위치하고,
상기 제2 서브픽셀과 연결된 상기 스캔 라인, 상기 발광 제어 라인 및 상기 센스 라인 중 상기 스캔 라인이 상기 초기화 전압 라인과 가장 가깝게 위치하고, 상기 센스 라인이 상기 초기화 전압 라인과 가장 멀리 위치하는 표시장치.
According to paragraph 1,
The scan line, the emission control line, and the sense line connected to the first subpixel are formed in a direction intersecting the first data line,
The scan line, the emission control line, and the sense line connected to the second subpixel are formed in a direction intersecting the first data line,
Among the scan line, the emission control line, and the sense line connected to the first subpixel, the scan line is located closest to the initialization voltage line, and the sense line is located furthest from the initialization voltage line,
Among the scan line, the emission control line, and the sense line connected to the second subpixel, the scan line is located closest to the initialization voltage line, and the sense line is located furthest from the initialization voltage line.
제9항에 있어서,
상기 제1 서브픽셀과 상기 제2 서브픽셀과 연결된 상기 구동 전압 라인은 상기 초기화 전압 라인과 교차하는 방향으로 형성되고,
상기 표시패널은, 상기 구동 전압 라인과 상기 제1 서브픽셀을 연결해주는 제1 연결 라인과, 상기 구동 전압 라인과 상기 제2 서브픽셀을 연결해주는 제2 연결 라인을 더 포함하고,
상기 제1 연결 라인과 상기 제2 연결 라인은 상기 제1 데이터 라인과 교차하는 방향으로 형성되고, 상기 제1 연결 라인은 상기 제1 서브픽셀과 연결된 상기 스캔 라인보다 상기 초기화 전압 라인에 더 인접하게 배치되고, 상기 제2 연결 라인은 상기 제2 서브픽셀과 연결된 상기 스캔 라인보다 상기 초기화 전압 라인에 더 인접하게 배치되는 표시장치.
According to clause 9,
The driving voltage line connected to the first subpixel and the second subpixel is formed in a direction intersecting the initialization voltage line,
The display panel further includes a first connection line connecting the driving voltage line and the first subpixel, and a second connection line connecting the driving voltage line and the second subpixel,
The first connection line and the second connection line are formed in a direction that intersects the first data line, and the first connection line is closer to the initialization voltage line than the scan line connected to the first subpixel. and the second connection line is disposed closer to the initialization voltage line than the scan line connected to the second subpixel.
제1항에 있어서,
상기 제1 서브픽셀과 상기 제2 서브픽셀은 동시에 발광하는 표시장치.
According to paragraph 1,
A display device in which the first subpixel and the second subpixel emit light simultaneously.
제1항에 있어서,
상기 제1 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호와, 상기 제2 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호는 다르고,
상기 제1 서브픽셀과 연결된 상기 센스 라인에 공급되는 상기 센스 신호와, 상기 제2 서브픽셀과 연결된 상기 센스 라인에 공급되는 상기 센스 신호는 동일하고,
상기 제1 서브픽셀과 연결된 상기 발광 제어 라인에 공급되는 상기 발광 제어 신호와, 상기 제2 서브픽셀과 연결된 상기 발광 제어 라인에 공급되는 상기 발광 제어 신호는 동일한 표시장치.
According to paragraph 1,
The scan signal supplied to the scan line connected to the first subpixel is different from the scan signal supplied to the scan line connected to the second subpixel,
The sense signal supplied to the sense line connected to the first subpixel and the sense signal supplied to the sense line connected to the second subpixel are the same,
The display device wherein the emission control signal supplied to the emission control line connected to the first subpixel and the emission control signal supplied to the emission control line connected to the second subpixel are the same.
제12항에 있어서,
한 프레임 시간 동안,
상기 제1 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호는 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖고,
상기 제2 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호는 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖고,
상기 제1 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호와 상기 제2 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호는 동일한 타이밍에 1차 턴-온 레벨 전압 구간을 갖고,
상기 제1 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호와 상기 제2 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호는 서로 다른 타이밍에 2차 턴-온 레벨 전압 구간을 갖는 표시장치.
According to clause 12,
During one frame time,
The scan signal supplied to the scan line connected to the first subpixel has a first turn-on level voltage section and a second turn-on level voltage section,
The scan signal supplied to the scan line connected to the second subpixel has a first turn-on level voltage section and a second turn-on level voltage section,
The scan signal supplied to the scan line connected to the first subpixel and the scan signal supplied to the scan line connected to the second subpixel have a first turn-on level voltage section at the same timing,
The scan signal supplied to the scan line connected to the first subpixel and the scan signal supplied to the scan line connected to the second subpixel have secondary turn-on level voltage sections at different timings. .
제1 방향으로 배치되는 다수의 데이터 라인;
제2 방향으로 배치되는 다수의 스캔 라인;
픽셀 전극;
상기 픽셀 전극 상에 위치하는 발광층;
상기 발광층 상에 위치하는 공통 전극;
상기 픽셀 전극으로 구동 전류를 공급하는 구동 트랜지스터;
상기 스캔 라인에서 공급되는 스캔 신호에 따라 상기 구동 트랜지스터의 제1 노드와 상기 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터;
상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하고,
상기 구동 트랜지스터는, 제1 액티브 층과, 상기 제1 액티브 층 상의 제1 게이트 절연막 상에 위치하는 게이트 전극을 포함하고,
상기 제1 액티브 층에서 상기 구동 트랜지스터의 게이트 전극과 중첩되는 영역을 제외한 나머지 부분은 도체화 되어, 상기 구동 트랜지스터의 소스 노드와 드레인 노드가 형성되고,
상기 스캔 트랜지스터는, 상기 제1 액티브 층 상의 제1 층간 절연막 상에 위치하는 제2 액티브 층과, 상기 제2 액티브 층 상의 제2 게이트 절연막 상에 위치하는 게이트 전극을 포함하고,
상기 제2 액티브 층에서 상기 스캔 트랜지스터의 게이트 전극과 중첩되는 영역을 제외한 나머지 부분은 도체화 되어, 상기 스캔 트랜지스터의 소스 노드와 드레인 노드가 형성되고,
상기 제2 액티브 층에서 도체화 된 부분은 상기 제1 층간 절연막의 컨택홀을 통해 상기 구동 트랜지스터의 게이트 전극과 다이렉트 컨택이 되고,
상기 제1 액티브 층은 상기 픽셀 전극과 전기적으로 연결되고,
상기 제1 액티브 층의 일 부분과 상기 제2 액티브 층의 일 부분은 중첩되어 상기 스토리지 캐패시터를 형성하는 표시장치.
a plurality of data lines arranged in a first direction;
a plurality of scan lines arranged in a second direction;
pixel electrode;
A light emitting layer located on the pixel electrode;
a common electrode located on the light emitting layer;
a driving transistor that supplies driving current to the pixel electrode;
a scan transistor that controls the connection between the first node of the driving transistor and the data line according to a scan signal supplied from the scan line;
A storage capacitor electrically connected between a first node and a second node of the driving transistor,
The driving transistor includes a first active layer and a gate electrode located on a first gate insulating film on the first active layer,
The remaining portion of the first active layer, excluding the area overlapping with the gate electrode of the driving transistor, is made into a conductor to form a source node and a drain node of the driving transistor,
The scan transistor includes a second active layer located on a first interlayer insulating layer on the first active layer, and a gate electrode located on a second gate insulating layer on the second active layer,
The remaining portion of the second active layer, excluding the area overlapping with the gate electrode of the scan transistor, is made into a conductor to form a source node and a drain node of the scan transistor,
The conductive portion of the second active layer is in direct contact with the gate electrode of the driving transistor through the contact hole in the first interlayer insulating film,
The first active layer is electrically connected to the pixel electrode,
A display device wherein a portion of the first active layer and a portion of the second active layer overlap to form the storage capacitor.
삭제delete 제14항에 있어서,
상기 제2 액티브 층 상에 위치하는 제2 층간 절연막과, 상기 제2 층간 절연막 상에 위치하며 상기 픽셀 전극과 전기적으로 연결된 연결 전극을 더 포함하고,
상기 연결 전극은 상기 제2 층간 절연막과 상기 제1 층간 절연막의 컨택홀을 통해 상기 제1 액티브 층의 일 부분과 전기적으로 연결되고,
상기 연결 전극은 상기 제2 액티브 층의 일 부분과 중첩되는 표시장치. According to clause 14,
It further includes a second interlayer insulating film located on the second active layer, and a connection electrode located on the second interlayer insulating film and electrically connected to the pixel electrode,
The connection electrode is electrically connected to a portion of the first active layer through a contact hole in the second interlayer insulating film and the first interlayer insulating film,
A display device wherein the connection electrode overlaps a portion of the second active layer.

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