KR102426689B1 - Organic light emitting display panel and organic light emitting display device - Google Patents

Organic light emitting display panel and organic light emitting display device Download PDF

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Abstract

본 실시예들은, 유기발광표시패널 및 유기발광표시장치에 관한 것으로서, 더욱 상세하게는, 서브픽셀이 구동 트랜지스터와 제1, 제2 트랜지스터를 포함하여 구성되는 경우, 각 서브픽셀의 구동 트랜지스터의 영역마다 위치하되 구동 트랜지스터의 특정 노드와 연결되는 쇼트 차광 패턴과, 각 서브픽셀 행마다 위치하되 서브픽셀 행에 위치한 다수의 제1 트랜지스터와 다수의 제2 트랜지스터의 영역을 지나가면서 형성되거나 다수의 제1 트랜지스터 또는 다수의 제2 트랜지스터의 영역을 지나가면서 형성되어 서브픽셀 행에 배치된 게이트 라인과 넌-액티브 영역에서 연결되는 롱 차광 패턴을 포함하는 차광 패턴 구조를 갖는다. 이를 통해, 트랜지스터 종류별로 바디 효과의 영향을 효과적으로 저감시켜 트랜지스터의 이상 구동 및 화면 이상 현상을 방지해줄 수 있다. The present embodiments relate to an organic light emitting display panel and an organic light emitting display device, and more particularly, when a sub-pixel includes a driving transistor and first and second transistors, the region of the driving transistor of each sub-pixel A short blocking pattern positioned in each subpixel row but connected to a specific node of the driving transistor, and a plurality of first transistors positioned in each subpixel row and formed while passing through regions of the plurality of first transistors and a plurality of second transistors positioned in the subpixel row It has a light blocking pattern structure including a long blocking pattern formed while passing through regions of a transistor or a plurality of second transistors and connected to a gate line arranged in a subpixel row and a non-active region. In this way, it is possible to effectively reduce the effect of the body effect for each type of transistor, thereby preventing abnormal driving of the transistor and screen abnormality.

Figure R1020150191742
Figure R1020150191742

Description

유기발광표시패널 및 유기발광표시장치{ORGANIC LIGHT EMITTING DISPLAY PANEL AND ORGANIC LIGHT EMITTING DISPLAY DEVICE}Organic light emitting display panel and organic light emitting display device {ORGANIC LIGHT EMITTING DISPLAY PANEL AND ORGANIC LIGHT EMITTING DISPLAY DEVICE}

본 실시예들은 유기발광표시패널 및 유기발광표시장치에 관한 것이다. The present embodiments relate to an organic light emitting display panel and an organic light emitting display device.

최근, 표시장치로서 각광받고 있는 유기발광표시장치는, 스스로 발광하는 유기발광다이오드(OLED: Organic Light Emitting Diode)를 이용함으로써, 응답속도가 빠르고, 발광효율, 휘도 및 시야각 등이 크다는 장점이 있다. Recently, an organic light emitting display device, which has been in the spotlight as a display device, has advantages of fast response speed, high luminous efficiency, luminance, and viewing angle by using an organic light emitting diode (OLED) that emits light by itself.

이러한 유기발광표시장치의 유기발광표시패널에는 각 서브픽셀 별로 유기발광다이오드 및 각종 트랜지스터가 배치된다. In the organic light emitting display panel of the organic light emitting display device, an organic light emitting diode and various transistors are disposed for each sub-pixel.

유기발광표시패널에서, 트랜지스터 등의 회로 소자는, 구동 시간에 따라 회로 소자가 열화 되어 소자 특성이 변하기도 하지만, 빛(예: 외부 광)에 노출되어 소자 특성이 변하기도 한다. In an organic light emitting display panel, circuit elements such as transistors may deteriorate and change device characteristics according to driving time, but also change device characteristics when exposed to light (eg, external light).

전술한 바와 같이, 유기발광표시패널에서 각 회로 소자가 구동 시간에 따라 소자 특성이 변하거나, 외부 광 노출에 의해 소자 특성이 변하는 경우, 비정상적으로 구동을 하여 화면 이상 현상을 발생시킬 수 있다.As described above, when the device characteristics of each circuit element in the organic light emitting display panel change according to the driving time or the device characteristics change due to exposure to external light, abnormal driving may occur to cause a screen abnormality.

본 실시예들의 목적은, 서브픽셀 내 트랜지스터의 특성 변화를 줄여주어 트랜지스터의 이상 구동을 방지할 수 있는 차광 패턴 구조를 갖는 유기발광표시패널 및 유기발광표시장치를 제공하는 데 있다.It is an object of the present embodiments to provide an organic light emitting display panel and an organic light emitting display device having a light blocking pattern structure capable of preventing abnormal driving of the transistor by reducing the characteristic change of the transistor in the sub-pixel.

본 실시예들의 다른 목적은, 서브픽셀 내 트랜지스터의 하부에 차광 패턴을 위치시켜, 트랜지스터의 특성 변화를 저감시키면서도, 트랜지스터에서 발생될 수 있는 바디 효과(Body Effect)의 영향을 줄여줄 수 있는 차광 패턴 구조를 갖는 유기발광표시패널 및 유기발광표시장치를 제공하는 데 있다. Another object of the present exemplary embodiments is to position a light blocking pattern under the transistor in the sub-pixel to reduce a change in characteristics of the transistor while reducing the influence of a body effect that may occur in the transistor. An object of the present invention is to provide an organic light emitting display panel and an organic light emitting display device having a structure.

본 실시예들의 또 다른 목적은, 서브픽셀 내 트랜지스터의 종류별로 차광 패턴의 형태 및 연결 위치를 다르게 하여, 바디 효과(Body Effect)의 영향을 효과적으로 줄여주고, 이를 통해, 화상 이상 현상을 방지해줄 수 있는 차광 패턴 구조를 갖는 유기발광표시패널 및 유기발광표시장치를 제공하는 데 있다. Another object of the present embodiments is to effectively reduce the effect of the body effect by varying the shape and connection position of the light blocking pattern for each type of transistor in the subpixel, thereby preventing image abnormalities. An object of the present invention is to provide an organic light emitting display panel and an organic light emitting display device having a light blocking pattern structure.

본 실시예들의 또 다른 목적은, 서브픽셀이 구동 트랜지스터와 동일 게이트 라인에 연결된 제1, 제2 트랜지스터를 포함하여 구성되는 경우, 구동 트랜지스터의 영역에 쇼트 차광 패턴과 제1, 제2 트랜지스터의 영역에 롱 차광 패턴(들)을 포함하는 차광 패턴 구조를 가짐으로써, 트랜지스터 종류별로 이상 구동 현상을 효과적으로 방지해줄 수 있는 유기발광표시패널 및 유기발광표시장치를 제공하는 데 있다. Another object of the present embodiments is to provide a short blocking pattern in the region of the driving transistor and the region of the first and second transistors when the subpixel includes the driving transistor and the first and second transistors connected to the same gate line. An object of the present invention is to provide an organic light emitting display panel and an organic light emitting display device that can effectively prevent abnormal driving for each transistor type by having a light blocking pattern structure including the long light blocking pattern(s).

본 실시예들의 또 다른 목적은, 개구율을 높일 수 있는 차광 패턴 구조를 갖는 유기발광표시패널 및 유기발광표시장치를 제공하는 데 있다. Another object of the present embodiments is to provide an organic light emitting display panel and an organic light emitting display having a light blocking pattern structure capable of increasing an aperture ratio.

일 측면에서, 본 실시예들은, 다수의 데이터 라인 및 다수의 게이트 라인에 의해 정의되는 다수의 서브픽셀이 매트릭스 타입으로 배열된 유기발광표시패널과, 다수의 데이터 라인을 구동하는 데이터 드라이버와, 다수의 게이트 라인을 구동하는 게이트 드라이버를 포함하는 유기발광표시장치를 제공할 수 있다. In one aspect, the present embodiments provide an organic light emitting display panel in which a plurality of sub-pixels defined by a plurality of data lines and a plurality of gate lines are arranged in a matrix type, a data driver driving the plurality of data lines, and a plurality of It is possible to provide an organic light emitting display device including a gate driver for driving a gate line.

이러한 유기발광표시장치에서, 각 서브픽셀은, 유기발광다이오드와, 유기발광다이오드를 구동하는 구동 트랜지스터와, 게이트 라인을 통해 게이트 노드에 인가된 스캔신호에 의해 제어되며 구동 트랜지스터의 제1 노드와 데이터 라인 사이에 전기적으로 연결된 제1 트랜지스터와, 게이트 라인을 통해 게이트 노드에 인가된 스캔신호에 의해 제어되며 구동 트랜지스터의 제2 노드와 기준 전압 라인 사이에 전기적으로 연결된 제2 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하여 구성될 수 있다. In such an organic light emitting display device, each sub-pixel is controlled by an organic light emitting diode, a driving transistor for driving the organic light emitting diode, and a scan signal applied to a gate node through a gate line, and includes a first node and data of the driving transistor. a first transistor electrically connected between the lines, a second transistor controlled by a scan signal applied to the gate node through the gate line and electrically connected between the second node of the driving transistor and a reference voltage line; It may be configured to include a storage capacitor electrically connected between the first node and the second node.

이러한 유기발광표시장치에서는, 각 서브픽셀의 구동 트랜지스터의 영역마다 쇼트 차광 패턴이 위치할 수 있다. In such an organic light emitting display device, a short blocking pattern may be positioned in each region of the driving transistor of each subpixel.

이러한 쇼트 차광 패턴은 해당 구동 트랜지스터의 제2 노드와 전기적으로 연결될 수 있다. The short blocking pattern may be electrically connected to the second node of the corresponding driving transistor.

또한, 유기발광표시장치에서는, 각 서브픽셀 행마다 1개의 롱 차광 패턴이 행 방향으로 위치한다. 본 명세서에서, 행(Row) 방향은 설명의 편의를 위해 기재한 기준 방향으로서, 보기에 따라서는, 행 방향을 열(Column) 방향으로 보아도 무방하다. In addition, in the organic light emitting display device, one long blocking pattern is positioned in the row direction for each subpixel row. In this specification, the row direction is a reference direction described for convenience of description, and depending on the example, the row direction may be viewed as a column direction.

이러한 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제1 트랜지스터의 영역과 다수의 제2 트랜지스터의 영역을 지나가면서 위치할 수 있다. The long blocking pattern may be positioned while passing through the regions of the plurality of first transistors and the regions of the plurality of second transistors positioned in the corresponding sub-pixel row.

또한, 롱 차광 패턴은 해당 서브픽셀 행에 위치한 모든 제1 트랜지스터의 게이트 노드와 모든 제2 트랜지스터의 게이트 노드에 공통으로 연결된 게이트 라인과 넌-액티브 영역에서 전기적으로 연결될 수 있다. In addition, the long blocking pattern may be electrically connected to a gate line commonly connected to the gate nodes of all the first transistors and the gate nodes of all the second transistors positioned in the corresponding subpixel row in the non-active region.

다른 측면에서, 본 실시예들은, 다수의 데이터 라인과, 다수의 게이트 라인과, 다수의 데이터 라인 및 다수의 게이트 라인에 의해 정의되고 매트릭스 타입으로 배열된 다수의 서브픽셀을 포함하는 유기발광표시패널을 제공할 수 있다. In another aspect, the present embodiments provide an organic light emitting display panel including a plurality of data lines, a plurality of gate lines, and a plurality of sub-pixels defined by a plurality of data lines and a plurality of gate lines and arranged in a matrix type. can provide

이러한 유기발광표시패널에서 각 서브픽셀에는, 유기발광다이오드와, 유기발광다이오드를 구동하는 구동 트랜지스터와, 게이트 라인을 통해 게이트 노드에 인가된 스캔신호에 의해 제어되며, 구동 트랜지스터의 제1 노드와 데이터 라인 사이에 전기적으로 연결된 제1 트랜지스터와, 게이트 라인을 통해 게이트 노드에 인가된 스캔신호에 의해 제어되며, 구동 트랜지스터의 제2 노드와 기준 전압 라인 사이에 전기적으로 연결된 제2 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터가 배치될 수 있다. In such an organic light emitting display panel, each sub-pixel includes an organic light emitting diode, a driving transistor for driving the organic light emitting diode, and a scan signal applied to a gate node through a gate line, and includes a first node and data of the driving transistor. a first transistor electrically connected between the lines, a second transistor controlled by a scan signal applied to the gate node through the gate line, and electrically connected between the second node of the driving transistor and a reference voltage line; A storage capacitor electrically connected between the first node and the second node may be disposed.

이러한 유기발광표시패널에는, 각 서브픽셀의 구동 트랜지스터의 영역마다 쇼트 차광 패턴이 위치할 수 있다. In such an organic light emitting display panel, a short blocking pattern may be positioned in each region of the driving transistor of each subpixel.

이러한 쇼트 차광 패턴은 해당 구동 트랜지스터의 제2 노드와 전기적으로 연결될 수 있다. The short blocking pattern may be electrically connected to the second node of the corresponding driving transistor.

또한, 유기발광표시패널에는, 각 서브픽셀 행마다 1개의 롱 차광 패턴이 행 방향으로 위치할 수 있다. In addition, in the organic light emitting display panel, one long light blocking pattern may be positioned in a row direction for each subpixel row.

이러한 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제1 트랜지스터의 영역과 다수의 제2 트랜지스터의 영역을 지나가면서 위치할 수 있다. The long blocking pattern may be positioned while passing through the regions of the plurality of first transistors and the regions of the plurality of second transistors positioned in the corresponding sub-pixel row.

또한, 롱 차광 패턴은 해당 서브픽셀 행에 위치한 모든 제1 트랜지스터의 게이트 노드와 모든 제2 트랜지스터의 게이트 노드에 공통으로 연결된 게이트 라인과 넌-액티브 영역에서 전기적으로 연결될 수 있다. In addition, the long blocking pattern may be electrically connected to a gate line commonly connected to the gate nodes of all the first transistors and the gate nodes of all the second transistors positioned in the corresponding subpixel row in the non-active region.

또 다른 측면에서, 본 실시예들은, 다수의 데이터 라인 및 다수의 게이트 라인에 의해 정의되는 다수의 서브픽셀이 매트릭스 타입으로 배열된 유기발광표시패널과, 다수의 데이터 라인을 구동하는 데이터 드라이버와, 다수의 게이트 라인을 구동하는 게이트 드라이버를 포함하는 유기발광표시장치를 제공할 수 있다. In another aspect, the present embodiments provide an organic light emitting display panel in which a plurality of sub-pixels defined by a plurality of data lines and a plurality of gate lines are arranged in a matrix type, a data driver driving the plurality of data lines; An organic light emitting diode display including a gate driver driving a plurality of gate lines may be provided.

이러한 유기발광표시장치에서, 각 서브픽셀은, 유기발광다이오드와, 유기발광다이오드를 구동하는 구동 트랜지스터와, 제1 게이트 라인을 통해 게이트 노드에 인가된 제1 스캔신호에 의해 제어되며, 구동 트랜지스터의 제1 노드와 데이터 라인 사이에 전기적으로 연결된 제1 트랜지스터와, 제2 게이트 라인을 통해 게이트 노드에 인가된 제2 스캔신호에 의해 제어되며, 구동 트랜지스터의 제2 노드와 기준 전압 라인 사이에 전기적으로 연결된 제2 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하여 구성될 수 있다. In such an organic light emitting display device, each sub-pixel is controlled by an organic light emitting diode, a driving transistor for driving the organic light emitting diode, and a first scan signal applied to a gate node through a first gate line, It is controlled by a first transistor electrically connected between the first node and the data line, and a second scan signal applied to the gate node through the second gate line, and is electrically connected between the second node of the driving transistor and the reference voltage line. It may be configured to include a second transistor connected thereto, and a storage capacitor electrically connected between the first node and the second node of the driving transistor.

이러한 유기발광표시장치에서는, 각 서브픽셀의 구동 트랜지스터의 영역마다 쇼트 차광 패턴이 위치할 수 있다. In such an organic light emitting display device, a short blocking pattern may be positioned in each region of the driving transistor of each subpixel.

이러한 쇼트 차광 패턴은 해당 구동 트랜지스터의 제2 노드와 전기적으로 연결될 수 있다. The short blocking pattern may be electrically connected to the second node of the corresponding driving transistor.

또한, 유기발광표시장치에서는, 각 서브픽셀 행마다 제1 롱 차광 패턴과 제2 롱 차광 패턴이 행 방향으로 위치할 수 있다. Also, in the organic light emitting diode display, the first long blocking pattern and the second long blocking pattern may be positioned in a row direction for each subpixel row.

이러한 제1 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제1 트랜지스터의 영역을 지나가면서 위치하며, 제2 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제2 트랜지스터의 영역을 지나가면서 위치할 수 있다. The first long blocking pattern may be positioned while passing through regions of the plurality of first transistors located in the corresponding subpixel row, and the second long blocking pattern may be positioned while passing through the regions of the plurality of second transistors located in the corresponding subpixel row. can

제1 롱 차광 패턴은 해당 서브픽셀 행에 위치한 모든 제1 트랜지스터의 게이트 노드에 연결된 제1 게이트 라인과 넌-액티브 영역에서 전기적으로 연결될 수 있다. The first long blocking pattern may be electrically connected to the first gate line connected to the gate nodes of all the first transistors positioned in the corresponding subpixel row in the non-active region.

또한, 제2 롱 차광 패턴은 해당 서브픽셀 행에 위치한 모든 제2 트랜지스터의 게이트 노드에 연결된 제2 게이트 라인과 넌-액티브 영역에서 전기적으로 연결될 수 있다. In addition, the second long blocking pattern may be electrically connected to a second gate line connected to the gate nodes of all second transistors positioned in the corresponding subpixel row in the non-active region.

또 다른 측면에서, 본 실시예들은, 다수의 데이터 라인과, 다수의 게이트 라인과, 다수의 데이터 라인 및 다수의 게이트 라인에 의해 정의되고 매트릭스 타입으로 배열된 다수의 서브픽셀을 포함하는 유기발광표시패널을 제공할 수 있다. In another aspect, the present embodiments provide an organic light emitting display including a plurality of data lines, a plurality of gate lines, and a plurality of sub-pixels defined by a plurality of data lines and a plurality of gate lines and arranged in a matrix type. panel can be provided.

이러한 유기발광표시패널에서 각 서브픽셀에는, 유기발광다이오드와, 유기발광다이오드를 구동하는 구동 트랜지스터와, 제1 게이트 라인을 통해 게이트 노드에 인가된 제1 스캔신호에 의해 제어되며, 구동 트랜지스터의 제1 노드와 데이터 라인 사이에 전기적으로 연결된 제1 트랜지스터와, 제2 게이트 라인을 통해 게이트 노드에 인가된 제2 스캔신호에 의해 제어되며, 구동 트랜지스터의 제2 노드와 기준 전압 라인 사이에 전기적으로 연결된 제2 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터가 배치될 수 있다. In such an organic light emitting display panel, each sub-pixel is controlled by an organic light emitting diode, a driving transistor for driving the organic light emitting diode, and a first scan signal applied to a gate node through a first gate line. It is controlled by a first transistor electrically connected between the first node and the data line and a second scan signal applied to the gate node through the second gate line, and electrically connected between the second node of the driving transistor and the reference voltage line. A storage capacitor electrically connected between the second transistor and the first node and the second node of the driving transistor may be disposed.

이러한 유기발광표시패널에서는, 각 서브픽셀의 구동 트랜지스터의 영역마다 쇼트 차광 패턴이 위치할 수 있다. In such an organic light emitting display panel, a short blocking pattern may be positioned in each region of the driving transistor of each subpixel.

이러한 쇼트 차광 패턴은 해당 구동 트랜지스터의 제2 노드와 전기적으로 연결될 수 있다. The short blocking pattern may be electrically connected to the second node of the corresponding driving transistor.

또한, 이러한 유기발광표시패널에서는, 각 서브픽셀 행마다 제1 롱 차광 패턴과 제2 롱 차광 패턴이 행 방향으로 위치할 수 있다. Also, in such an organic light emitting display panel, the first long blocking pattern and the second long blocking pattern may be positioned in the row direction for each subpixel row.

제1 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제1 트랜지스터의 영역을 지나가면서 위치할 수 있다. The first long blocking pattern may be positioned while passing through regions of the plurality of first transistors positioned in the corresponding subpixel row.

제2 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제2 트랜지스터의 영역을 지나가면서 위치할 수 있다. The second long blocking pattern may be positioned while passing through regions of the plurality of second transistors positioned in the corresponding subpixel row.

제1 롱 차광 패턴은 해당 서브픽셀 행에 위치한 모든 제1 트랜지스터의 게이트 노드에 연결된 제1 게이트 라인과 넌-액티브 영역에서 전기적으로 연결될 수 있다. The first long blocking pattern may be electrically connected to the first gate line connected to the gate nodes of all the first transistors positioned in the corresponding subpixel row in the non-active region.

제2 롱 차광 패턴은 해당 서브픽셀 행에 위치한 모든 제2 트랜지스터의 게이트 노드에 연결된 제2 게이트 라인과 넌-액티브 영역에서 전기적으로 연결될 수 있다. The second long blocking pattern may be electrically connected to a second gate line connected to the gate nodes of all second transistors positioned in the corresponding subpixel row in the non-active region.

이상에서 설명한 바와 같은 본 실시예들에 의하면, 서브픽셀 내 트랜지스터의 특성 변화를 줄여주어 트랜지스터의 이상 구동을 방지할 수 있는 차광 패턴 구조를 갖는 유기발광표시패널 및 유기발광표시장치를 제공할 수 있다.According to the present exemplary embodiments as described above, it is possible to provide an organic light emitting display panel and an organic light emitting display device having a light blocking pattern structure capable of preventing abnormal driving of the transistor by reducing the characteristic change of the transistor in the subpixel. .

또한, 본 실시예들에 의하면, 서브픽셀 내 트랜지스터의 하부에 차광 패턴을 위치시켜, 트랜지스터의 특성 변화를 저감시키면서도, 트랜지스터에서 발생될 수 있는 바디 효과(Body Effect)의 영향을 줄여줄 수 있는 차광 패턴 구조를 갖는 유기발광표시패널 및 유기발광표시장치를 제공할 수 있다.In addition, according to the present exemplary embodiments, by locating a light blocking pattern under the transistor in the subpixel, a light blocking pattern capable of reducing the effect of a body effect that may occur in the transistor while reducing a change in characteristics of the transistor It is possible to provide an organic light emitting display panel and an organic light emitting display device having a pattern structure.

또한, 본 실시예들에 의하면, 서브픽셀 내 트랜지스터의 종류별로 차광 패턴의 형태 및 연결 위치를 다르게 하여, 바디 효과(Body Effect)의 영향을 효과적으로 줄여주고, 이를 통해, 화상 이상 현상을 방지해줄 수 있는 차광 패턴 구조를 갖는 유기발광표시패널 및 유기발광표시장치를 제공할 수 있다.In addition, according to the present embodiments, the effect of the body effect can be effectively reduced by varying the shape and connection position of the light blocking pattern for each type of transistor in the subpixel, thereby preventing image abnormalities. It is possible to provide an organic light emitting display panel and an organic light emitting display device having a light blocking pattern structure.

또한, 본 실시예들에 의하면, 서브픽셀이 구동 트랜지스터와 동일 게이트 라인에 연결된 제1, 제2 트랜지스터를 포함하여 구성되는 경우, 구동 트랜지스터의 영역에 쇼트 차광 패턴과 제1, 제2 트랜지스터의 영역에 롱 차광 패턴(들)을 포함하는 차광 패턴 구조를 가짐으로써, 트랜지스터 종류별로 이상 구동 현상을 효과적으로 방지해줄 수 있는 유기발광표시패널 및 유기발광표시장치를 제공할 수 있다. Further, according to the present exemplary embodiments, when the subpixel includes the driving transistor and the first and second transistors connected to the same gate line, the short blocking pattern and the first and second transistor regions are in the region of the driving transistor. It is possible to provide an organic light emitting display panel and an organic light emitting display device that can effectively prevent abnormal driving for each type of transistor by having a light blocking pattern structure including the long light blocking pattern(s).

또한, 본 실시예들에 의하면, 개구율을 높일 수 있는 차광 패턴 구조를 갖는 유기발광표시패널 및 유기발광표시장치를 제공할 수 있다.Further, according to the present embodiments, an organic light emitting display panel and an organic light emitting display device having a light blocking pattern structure capable of increasing an aperture ratio can be provided.

도 1은 본 실시예들에 따른 유기발광표시장치의 시스템 구성도이다.
도 2 및 도 3은 본 실시예들에 따른 유기발광표시장치의 서브픽셀 구조의 예시도들이다.
도 4는 본 실시예들에 따른 유기발광표시장치에서, 빛에 의해 트랜지스터의 특성치가 변화하는 현상을 방지하기 위하여, 차광 패턴을 트랜지스터의 하부에 형성한 것을 나타낸 도면이다.
도 5는 본 실시예들에 따른 유기발광표시장치에서 각 서브픽셀의 회로 영역에 형성된 차광 패턴과, 차광 패턴이 형성된 서브픽셀의 등가회로이다.
도 6은 본 실시예들에 따른 유기발광표시장치에서, 구동 트랜지스터의 동작 특성을 개선하기 위해, 차광 패턴을 구동 트랜지스터의 제2 노드에 연결한 싱글 차광 패턴 구조를 나타낸 도면이다.
도 7 및 도 8은 본 실시예들에 따른 유기발광표시장치에서, 싱글 차광 패턴 구조에 의해 발생할 수 있는 이상 구동 현상을 설명하기 위한 도면이다.
도 9 내지 도 11은 본 실시예들에 따른 유기발광표시장치의 각 서브픽셀이 1 스캔 구조를 갖는 경우, 이상 구동 현상을 방지하기 위한 더블 차광 패턴 구조를 나타낸 도면이다.
도 12는 본 실시예들에 따른 유기발광표시장치의 각 서브픽셀이 1 스캔 구조를 갖는 경우, 더블 차광 패턴 구조에서, 롱 차광 패턴을 개략화하여 나타낸 도면이다.
도 13은 본 실시예들에 따른 유기발광표시장치의 각 서브픽셀이 1 스캔 구조를 갖는 경우, 더블 차광 패턴 구조에서, 롱 차광 패턴과 게이트 라인의 배치 구조를 나타낸 도면이다.
도 14 및 도 15는 본 실시예들에 따른 유기발광표시장치의 각 서브픽셀이 1 스캔 구조를 갖는 경우, 더블 차광 패턴 구조에서, 롱 차광 패턴과 게이트 라인 간의 연결 구조를 나타낸 도면이다.
도 16 내지 도 18은 본 실시예들에 따른 유기발광표시장치의 각 서브픽셀이 2 스캔 구조를 갖는 경우, 이상 구동 현상을 방지하기 위한 트리플 차광 패턴 구조를 나타낸 도면이다.
도 19는 본 실시예들에 따른 유기발광표시장치의 각 서브픽셀이 2 스캔 구조를 갖는 경우, 트리플 차광 패턴 구조에서, 제1 롱 차광 패턴 및 제2 롱 차광 패턴을 개략화하여 나타낸 도면이다.
도 20은 본 실시예들에 따른 유기발광표시장치의 각 서브픽셀이 2 스캔 구조를 갖는 경우, 트리플 차광 패턴 구조에서, 제1 롱 차광 패턴 및 제1 게이트 라인 간의 배치 구조와, 제2 롱 차광 패턴 및 제2 게이트 라인 간의 배치 구조를 나타낸 도면이다.
도 21 및 도 22는 본 실시예들에 따른 유기발광표시장치의 각 서브픽셀이 2 스캔 구조를 갖는 경우, 트리플 차광 패턴 구조에서, 제1 롱 차광 패턴 및 제1 게이트 라인 간의 연결 구조와, 제2 롱 차광 패턴 및 제2 게이트 라인 간의 연결 구조를 나타낸 도면이다. 1 is a system configuration diagram of an organic light emitting diode display according to example embodiments.
2 and 3 are exemplary views of a sub-pixel structure of an organic light emitting diode display according to example embodiments.
FIG. 4 is a diagram illustrating that a light blocking pattern is formed under the transistor in order to prevent a phenomenon in which a characteristic value of a transistor is changed by light in the organic light emitting diode display according to the present exemplary embodiment.
5 is a diagram illustrating a light blocking pattern formed in a circuit region of each sub-pixel and an equivalent circuit of a sub-pixel having a light blocking pattern formed therein in the organic light emitting diode display according to the present exemplary embodiment.
6 is a diagram illustrating a structure of a single light blocking pattern in which a light blocking pattern is connected to a second node of the driving transistor in order to improve the operating characteristics of the driving transistor in the organic light emitting diode display according to the present exemplary embodiment.
7 and 8 are diagrams for explaining an abnormal driving phenomenon that may occur due to a single light blocking pattern structure in the organic light emitting diode display according to the present embodiments.
9 to 11 are diagrams illustrating a structure of a double light blocking pattern for preventing abnormal driving when each subpixel of the organic light emitting diode display according to the present exemplary embodiment has a single scan structure.
12 is a diagram schematically illustrating a long blocking pattern in a double blocking pattern structure when each subpixel of the organic light emitting diode display according to the present exemplary embodiment has a single scan structure.
13 is a diagram illustrating an arrangement structure of a long blocking pattern and a gate line in a double blocking pattern structure when each subpixel of the organic light emitting diode display according to the present embodiments has a single scan structure.
14 and 15 are diagrams illustrating a connection structure between a long blocking pattern and a gate line in a double blocking pattern structure when each subpixel of the organic light emitting diode display according to the present exemplary embodiment has a 1-scan structure.
16 to 18 are diagrams illustrating a triple light blocking pattern structure for preventing abnormal driving when each subpixel of the organic light emitting diode display has a two-scan structure according to the present exemplary embodiment.
19 is a diagram schematically illustrating a first long blocking pattern and a second long blocking pattern in a triple blocking pattern structure when each subpixel of the organic light emitting diode display according to the present embodiments has a 2-scan structure.
20 is a diagram illustrating an arrangement structure between a first long blocking pattern and a first gate line and a second long blocking pattern in a triple blocking pattern structure when each subpixel of the organic light emitting diode display according to the present exemplary embodiment has a 2-scan structure; A diagram illustrating an arrangement structure between a pattern and a second gate line.
21 and 22 show a connection structure between a first long blocking pattern and a first gate line in a triple blocking pattern structure when each subpixel of the organic light emitting diode display according to the present embodiments has a 2-scan structure; 2 is a diagram illustrating a connection structure between the long blocking pattern and the second gate line.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.Hereinafter, some embodiments of the present invention will be described in detail with reference to exemplary drawings. In adding reference numerals to components of each drawing, the same components may have the same reference numerals as much as possible even though they are indicated in different drawings. In addition, in describing the present invention, when it is determined that a detailed description of a related known configuration or function may obscure the gist of the present invention, the detailed description may be omitted.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.In addition, in describing the components of the present invention, terms such as first, second, A, B, (a), (b), etc. may be used. These terms are only for distinguishing the elements from other elements, and the essence, order, order, or number of the elements are not limited by the terms. When it is described that a component is “connected”, “coupled” or “connected” to another component, the component may be directly connected or connected to the other component, but other components may be interposed between each component. It should be understood that each component may be “interposed” or “connected,” “coupled,” or “connected” through another component.

도 1은 본 실시예들에 따른 유기발광표시장치(100)의 시스템 구성도이다. 1 is a system configuration diagram of an organic light emitting diode display 100 according to the present exemplary embodiment.

도 1을 참조하면, 본 실시예들에 따른 유기발광표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고, 다수의 서브픽셀(SP: Sub Pixel)이 배치된 유기발광표시패널(110)과, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(120)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(130)와, 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어하는 컨트롤러(140) 등을 포함한다. Referring to FIG. 1 , in the organic light emitting diode display 100 according to the present exemplary embodiments, a plurality of data lines DL and a plurality of gate lines GL are disposed, and a plurality of sub-pixels (SP) are provided. The arranged organic light emitting display panel 110 , the data driver 120 driving the plurality of data lines DL, the gate driver 130 driving the plurality of gate lines GL, and the data driver 120 . ) and a controller 140 for controlling the gate driver 130 , and the like.

컨트롤러(140)는, 데이터 드라이버(120) 및 게이트 드라이버(130)로 각종 제어신호를 공급하여, 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어한다. The controller 140 supplies various control signals to the data driver 120 and the gate driver 130 to control the data driver 120 and the gate driver 130 .

이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다. The controller 140 starts scanning according to the timing implemented in each frame, converts the input image data input from the outside to match the data signal format used by the data driver 120, and outputs the converted image data. , control the data drive at an appropriate time according to the scan.

이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행하는 제어장치일 수 있다. The controller 140 may be a timing controller used in a typical display technology or a control device that further performs other control functions including a timing controller.

데이터 드라이버(120)는, 다수의 데이터 라인(DL)으로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(120)는 '소스 드라이버'라고도 한다. The data driver 120 drives the plurality of data lines DL by supplying data voltages to the plurality of data lines DL. Here, the data driver 120 is also referred to as a 'source driver'.

게이트 드라이버(130)는, 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(130)는 '스캔 드라이버'라고도 한다. The gate driver 130 sequentially drives the plurality of gate lines GL by sequentially supplying scan signals to the plurality of gate lines GL. Here, the gate driver 130 is also referred to as a 'scan driver'.

게이트 드라이버(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)으로 순차적으로 공급한다. The gate driver 130 sequentially supplies a scan signal of an on voltage or an off voltage to the plurality of gate lines GL under the control of the controller 140 .

데이터 드라이버(120)는, 게이트 드라이버(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급한다. When a specific gate line is opened by the gate driver 130 , the data driver 120 converts the image data received from the controller 140 into an analog data voltage and supplies it to the plurality of data lines DL.

데이터 드라이버(120)는, 도 1에서는 유기발광표시패널(110)의 일측(예: 상측 또는 하측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 유기발광표시패널(110)의 양측(예: 상측과 하측)에 모두 위치할 수도 있다. Although the data driver 120 is located only on one side (eg, upper or lower side) of the organic light emitting display panel 110 in FIG. 1 , both sides (eg, the organic light emitting display panel 110 ) according to a driving method and a panel design method. : It may be located on both the upper and lower sides).

게이트 드라이버(130)는, 도 1에서는 유기발광표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 유기발광표시패널(110)의 양측(예: 좌측과 우측)에 모두 위치할 수도 있다. Although the gate driver 130 is located only on one side (eg, left or right) of the organic light emitting display panel 110 in FIG. 1 , the gate driver 130 is located on both sides of the organic light emitting display panel 110 according to a driving method, a panel design method, etc. For example, it can be located on both the left and right side).

전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다. The above-described controller 140, along with the input image data, a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), an input data enable (DE: Data Enable) signal, various types including a clock signal (CLK), etc. Timing signals are received from the outside (eg host system).

컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하는 것 이외에, 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(120) 및 게이트 드라이버(130)로 출력한다. The controller 140 converts the input image data input from the outside to match the data signal format used by the data driver 120 and outputs the converted image data, as well as the data driver 120 and the gate driver 130 . In order to control the data driver 120 and the gate driver 130 by receiving a timing signal such as a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), an input DE signal, and a clock signal to generate various control signals output as

예를 들어, 컨트롤러(140)는, 게이트 드라이버(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다. For example, in order to control the gate driver 130 , the controller 140 may include a gate start pulse (GSP), a gate shift clock (GSC), and a gate output enable signal (GOE). Various gate control signals (GCS: Gate Control Signal) including Gate Output Enable) are output.

여기서, 게이트 스타트 펄스(GSP)는 게이트 드라이버(130)를 구성하는 하나 이상의 게이트 드라이버 집적회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적회로의 타이밍 정보를 지정하고 있다. Here, the gate start pulse GSP controls the operation start timing of one or more gate driver integrated circuits constituting the gate driver 130 . The gate shift clock GSC is a clock signal commonly input to one or more gate driver integrated circuits and controls shift timing of a scan signal (gate pulse). The gate output enable signal GOE specifies timing information of one or more gate driver integrated circuits.

또한, 컨트롤러(140)는, 데이터 드라이버(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다. In addition, the controller 140 controls the data driver 120 , a source start pulse (SSP), a source sampling clock (SSC), and a source output enable signal (SOE: Source Output). Enable) and output various data control signals (DCS: Data Control Signal).

여기서, 소스 스타트 펄스(SSP)는 데이터 드라이버(120)를 구성하는 하나 이상의 소스 드라이버 집적회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 드라이버(120)의 출력 타이밍을 제어한다. Here, the source start pulse SSP controls the data sampling start timing of one or more source driver integrated circuits constituting the data driver 120 . The source sampling clock SSC is a clock signal that controls sampling timing of data in each of the source driver integrated circuits. The source output enable signal SOE controls the output timing of the data driver 120 .

데이터 드라이버(120)는, 적어도 하나의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 다수의 데이터 라인을 구동할 수 있다. The data driver 120 may drive a plurality of data lines including at least one source driver integrated circuit (SDIC).

각 소스 드라이버 집적회로(SDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 유기발광표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 유기발광표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 유기발광표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는, 유기발광표시패널(110)에 연결된 필름 상에 실장 되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다. Each source driver integrated circuit SDIC is connected to a bonding pad of the organic light emitting display panel 110 by a tape automated bonding (TAB) method or a chip on glass (COG) method. It may be connected to or directly disposed on the organic light emitting display panel 110 , or may be integrated and disposed on the organic light emitting display panel 110 in some cases. In addition, each source driver integrated circuit SDIC may be implemented in a Chip On Film (COF) method mounted on a film connected to the organic light emitting display panel 110 .

각 소스 드라이버 집적회로(SDIC)는, 쉬프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. Each source driver integrated circuit SDIC may include a shift register, a latch circuit, a digital to analog converter (DAC), an output buffer, and the like.

각 소스 드라이버 집적회로(SDIC)는, 경우에 따라서, 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다. Each source driver integrated circuit SDIC may further include an analog-to-digital converter (ADC) in some cases.

게이트 드라이버(130)는, 적어도 하나의 게이트 드라이버 집적회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있다. The gate driver 130 may include at least one gate driver integrated circuit (GDIC).

각 게이트 드라이버 집적회로(GDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 유기발광표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 유기발광표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 유기발광표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적회로(GDIC)는 유기발광표시패널(110)과 연결된 필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다. Each gate driver integrated circuit (GDIC) is connected to a bonding pad of the organic light emitting display panel 110 by a tape automated bonding (TAB) method or a chip-on-glass (COG) method, or a gate in panel (GIP) method. ) type and may be disposed directly on the organic light emitting display panel 110 , or may be integrated and disposed on the organic light emitting display panel 110 in some cases. In addition, each gate driver integrated circuit (GDIC) may be implemented in a chip-on-film (COF) method mounted on a film connected to the organic light emitting display panel 110 .

각 게이트 드라이버 집적회로(GDIC)는 쉬프트 레지스터(Shift Register), 레벨 쉬프터(Level Shifter) 등을 포함할 수 있다. Each gate driver integrated circuit GDIC may include a shift register, a level shifter, and the like.

본 실시예들에 따른 유기발광표시장치(100)는 적어도 하나의 소스 드라이버 집적회로(SDIC)에 대한 회로적인 연결을 위해 필요한 적어도 하나의 소스 인쇄회로기판(S-PCB: Source Printed Circuit Board)과 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(C-PCB: Control Printed Circuit Board)을 포함할 수 있다. The organic light emitting display device 100 according to the present exemplary embodiment includes at least one source printed circuit board (S-PCB) necessary for circuit connection to at least one source driver integrated circuit (SDIC); It may include a control printed circuit board (C-PCB) for mounting control components and various electric devices.

적어도 하나의 소스 인쇄회로기판(S-PCB)에는, 적어도 하나의 소스 드라이버 집적회로(SDIC)가 실장 되거나, 적어도 하나의 소스 드라이버 집적회로(SDIC)가 실장 된 필름이 연결될 수 있다. At least one source driver integrated circuit (SDIC) may be mounted on the at least one source printed circuit board (S-PCB), or a film on which at least one source driver integrated circuit (SDIC) is mounted may be connected.

컨트롤 인쇄회로기판(C-PCB)에는, 데이터 드라이버(120) 및 게이트 드라이버(130) 등의 동작을 제어하는 컨트롤러(140)와, 유기발광표시패널(110), 데이터 드라이버(120) 및 게이트 드라이버(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 전원 컨트롤러 등이 실장 될 수 있다. The control printed circuit board (C-PCB) includes a controller 140 for controlling operations of the data driver 120 and the gate driver 130 , the organic light emitting display panel 110 , the data driver 120 , and the gate driver. A power controller for supplying various voltages or currents to 130 or the like or controlling various voltages or currents to be supplied may be mounted.

적어도 하나의 소스 인쇄회로기판(S-PCB)과 컨트롤 인쇄회로기판(C-PCB)은 적어도 하나의 연결 부재를 통해 회로적으로 연결될 수 있다. The at least one source printed circuit board (S-PCB) and the control printed circuit board (C-PCB) may be circuitly connected through at least one connecting member.

여기서, 연결 부재는 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다. Here, the connecting member may be a flexible printed circuit (FPC), a flexible flat cable (FFC), or the like.

적어도 하나의 소스 인쇄회로기판(S-PCB)과 컨트롤 인쇄회로기판(C-PCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다. At least one source printed circuit board (S-PCB) and control printed circuit board (C-PCB) may be implemented by being integrated into one printed circuit board.

유기발광표시패널(110)에 배치되는 각 서브픽셀(SP)은 트랜지스터 등의 회로 소자를 포함하여 구성될 수 있다. Each subpixel SP disposed in the organic light emitting display panel 110 may include circuit elements such as transistors.

일 예로, 유기발광표시패널(110)이 유기발광표시패널인 경우, 각 서브픽셀(SP)은 유기발광다이오드(OLED: Organic Light Emitting Diode)와, 이를 구동하기 위한 구동 트랜지스터(Driving Transistor) 등의 회로 소자로 구성되어 있다. For example, when the organic light emitting display panel 110 is an organic light emitting display panel, each sub-pixel SP includes an organic light emitting diode (OLED) and a driving transistor for driving the same. It consists of circuit elements.

각 서브픽셀(SP)을 구성하는 회로 소자의 종류 및 개수는, 제공 기능 및 설계 방식 등에 따라 다양하게 정해질 수 있다.The type and number of circuit elements constituting each sub-pixel SP may be variously determined according to a provided function and a design method.

도 2 및 도 3은 본 실시예들에 따른 유기발광표시장치(100)의 서브픽셀 구조의 예시도들이다. 2 and 3 are exemplary views of a sub-pixel structure of the organic light emitting diode display 100 according to the present exemplary embodiment.

도 2 및 도 3을 참조하면, 유기발광표시패널(110)에 배열된 각 서브픽셀(SP)은, 유기발광다이오드(OLED: Organic Light Emitting Diode)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DT: Driving Transistor)와, 제1 스캔신호(SCAN1)에 의해 제어되며 구동 트랜지스터(DT)의 제1 노드(N1)와 데이터 라인(DL: Data Line) 사이에 전기적으로 연결된 제1 트랜지스터(T1)와, 제2 스캔신호(SCAN2)에 의해 제어되며 구동 트랜지스터(DT)의 제2 노드(N2)와 기준 전압 라인(RVL: Reference Voltage Line) 사이에 전기적으로 결된 제2 트랜지스터(T2)와, 구동 트랜지스터(DT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(C1)를 포함하여 구성될 수 있다. 2 and 3 , each sub-pixel SP arranged in the organic light emitting display panel 110 includes an organic light emitting diode (OLED) and a driving device for driving the organic light emitting diode (OLED). A driving transistor DT and a first transistor controlled by the first scan signal SCAN1 and electrically connected between the first node N1 of the driving transistor DT and a data line DL T1) and a second transistor T2 controlled by the second scan signal SCAN2 and electrically connected between the second node N2 of the driving transistor DT and a reference voltage line RVL; , and a storage capacitor C1 electrically connected between the first node N1 and the second node N2 of the driving transistor DT.

도 2 및 도 3에서와 같이, 하나의 서브픽셀(SP)이 3개의 트랜지스터(DT, T1, T2)와 1개의 캐패시터(C1)를 포함하여 구성되는 구조를 3T(Transistor)1C(Capacitor) 구조라고 한다. 2 and 3 , a structure in which one sub-pixel SP includes three transistors DT, T1 and T2 and one capacitor C1 has a 3T (Transistor) 1C (Capacitor) structure. It is said

유기발광다이오드(OLED)는 제1전극(예: 애노드 전극), 유기층 및 제2전극(예: 캐소드 전극) 등으로 이루어질 수 있다. The organic light emitting diode (OLED) may include a first electrode (eg, an anode electrode), an organic layer, and a second electrode (eg, a cathode electrode).

구동 트랜지스터(DT)는, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터로서, 유기발광다이오드(OLED)로 구동 전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동한다.The driving transistor DT is a driving transistor that drives the organic light emitting diode OLED, and drives the organic light emitting diode OLED by supplying a driving current to the organic light emitting diode OLED.

이러한 구동 트랜지스터(DT)에서, 제1 노드(N1)는 제1 트랜지스터(T1)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있으며, 게이트 노드일 수 있다. 제2 노드(N2)는 유기발광다이오드(OLED)의 제1전극 및 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다. 제3노드(N3)는 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다. In the driving transistor DT, the first node N1 may be electrically connected to a source node or a drain node of the first transistor T1, and may be a gate node. The second node N2 may be electrically connected to the first electrode of the organic light emitting diode OLED and a source node or a drain node of the second transistor T2, and may be a source node or a drain node. The third node N3 may be electrically connected to a driving voltage line (DVL) that supplies the driving voltage EVDD, and may be a drain node or a source node.

제1 트랜지스터(T1)는 데이터 라인(DL)과 구동 트랜지스터(DT)의 제1 노드(N1) 사이에 전기적으로 연결되고, 게이트 노드에 인가된 제1 스캔신호(SCAN1)에 의해 온-오프가 제어될 수 있다. The first transistor T1 is electrically connected between the data line DL and the first node N1 of the driving transistor DT, and is turned on and off by the first scan signal SCAN1 applied to the gate node. can be controlled.

이러한 제1 트랜지스터(T1)는 제1 스캔신호(SCAN1)에 의해 턴-온 되어 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DT)의 제1 노드(N1)로 전달해줄 수 있다. The first transistor T1 is turned on by the first scan signal SCAN1 to transfer the data voltage Vdata supplied from the data line DL to the first node N1 of the driving transistor DT. can

제2 트랜지스터(T2)는 기준 전압 라인(RVL)과 구동 트랜지스터(DT)의 제2 노드(N2) 사이에 전기적으로 연결되고, 게이트 노드에 인가된 제2 스캔신호(SCAN2)에 의해 온-오프가 제어될 수 있다. The second transistor T2 is electrically connected between the reference voltage line RVL and the second node N2 of the driving transistor DT, and is turned on and off by the second scan signal SCAN2 applied to the gate node. can be controlled.

이러한 제2 트랜지스터(T2)는 제2 스캔신호(SCAN2)에 의해 턴-온 되어 기준 전압 라인(RVL)으로부터 공급된 기준 전압(Vref)을 구동 트랜지스터(DT)의 제2 노드(N2)로 전달해줄 수 있다. The second transistor T2 is turned on by the second scan signal SCAN2 to transfer the reference voltage Vref supplied from the reference voltage line RVL to the second node N2 of the driving transistor DT. can do it

또한, 제2 트랜지스터(T2)는 제2 스캔신호(SCAN2)에 의해 턴-온 되어, 구동 트랜지스터(DT)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)으로 전달해줄 수도 있다. 이는, 각 서브픽셀(SP) 내 구동 트랜지스터(DT), 유기발광다이오드(OLED) 등의 회로 소자에 대한 특성치(예: 문턱전압, 이동도 등)를 센싱할 때 이루어지는 현상이다. Also, the second transistor T2 may be turned on by the second scan signal SCAN2 to transfer the voltage of the second node N2 of the driving transistor DT to the reference voltage line RVL. This is a phenomenon occurring when sensing characteristic values (eg, threshold voltage, mobility, etc.) of circuit elements such as the driving transistor DT and the organic light emitting diode (OLED) in each sub-pixel SP.

스토리지 캐패시터(C1)는 구동 트랜지스터(DT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어 한 프레임 시간 동안 일정 전압을 유지해주는 역할을 한다. The storage capacitor C1 is electrically connected between the first node N1 and the second node N2 of the driving transistor DT to maintain a constant voltage for one frame time.

이러한 스토리지 캐패시터(C1)는, 구동 트랜지스터(DT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)이다.The storage capacitor C1 is not a parasitic capacitor (eg, Cgs, Cgd) that is an internal capacitor existing between the first node N1 and the second node N2 of the driving transistor DT, It is an external capacitor intentionally designed outside the driving transistor DT.

구동 트랜지스터(DT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 n 타입의 트랜지스터일 수도 있고, p 타입의 트랜지스터일 수도 있다. The driving transistor DT, the first transistor T1 and the second transistor T2 may be an n-type transistor or a p-type transistor.

한편, 도 2를 참조하면, 제1 트랜지스터(T1)의 게이트 노드와 제2 트랜지스터(T2)의 게이트 노드는 동일한 게이트 라인(GL)에 연결될 수 있다. Meanwhile, referring to FIG. 2 , the gate node of the first transistor T1 and the gate node of the second transistor T2 may be connected to the same gate line GL.

이에 따라, 제1 트랜지스터(T1)의 게이트 노드에 인가되는 제1 스캔신호(SCAN1)와 제2 트랜지스터(T2)의 게이트 노드에 인가되는 제2 스캔신호(SCAN2)는 동일한 스캔신호(SCAN)일 수 있다. Accordingly, the first scan signal SCAN1 applied to the gate node of the first transistor T1 and the second scan signal SCAN2 applied to the gate node of the second transistor T2 are the same scan signal SCAN. can

도 2와 같이, 제1 트랜지스터(T1)의 게이트 노드와 제2 트랜지스터(T2)의 게이트 노드가 1개의 게이트 라인(GL)에 공통으로 연결된 경우, 서브픽셀(SP)은 "1 스캔 구조"를 갖는다고 한다. As shown in FIG. 2 , when the gate node of the first transistor T1 and the gate node of the second transistor T2 are commonly connected to one gate line GL, the subpixel SP has a “one scan structure”. said to have

다른 한편, 도 3을 참조하면, 제1 트랜지스터(T1)의 게이트 노드는 제1 게이트 라인(GL1)에 연결되고, 제2 트랜지스터(T2)의 게이트 노드는 제1 게이트 라인(GL1)과는 다른 제2 게이트 라인(GL2)에 연결될 수 있다. On the other hand, referring to FIG. 3 , the gate node of the first transistor T1 is connected to the first gate line GL1 , and the gate node of the second transistor T2 is different from the first gate line GL1 . It may be connected to the second gate line GL2 .

이에 따라, 제1 트랜지스터(T1)의 게이트 노드에 인가되는 제1 스캔신호(SCAN1)와 제2 트랜지스터(T2)의 게이트 노드에 인가되는 제2 스캔신호(SCAN2)는 별개의 신호이다. Accordingly, the first scan signal SCAN1 applied to the gate node of the first transistor T1 and the second scan signal SCAN2 applied to the gate node of the second transistor T2 are separate signals.

도 3과 같이, 제1 트랜지스터(T1)의 게이트 노드와 제2 트랜지스터(T2)의 게이트 노드가 2개의 게이트 라인(GL1, GL2)에 대응되어 연결된 경우, 서브픽셀(SP)은 "2 스캔 구조"를 갖는다고 한다. As shown in FIG. 3 , when the gate node of the first transistor T1 and the gate node of the second transistor T2 are connected to correspond to the two gate lines GL1 and GL2 , the subpixel SP has a “two scan structure”. " is said to have

한편, 구동 트랜지스터(DT) 등의 트랜지스터는 구동 시간이 길어짐에 따라 열화가 진행되어 문턱전압, 이동도 등의 특성치가 변할 수 있다. Meanwhile, the transistors such as the driving transistor DT may deteriorate as the driving time increases, and thus characteristics such as threshold voltage and mobility may change.

또한, 각 트랜지스터마다 구동 시간의 차이가 있기 때문에 열화 정도도 다를 수 있고, 각 트랜지스터 간의 특성치 변화도 서로 다를 수 있다. 이에 따라, 각 트랜지스터 간의 특성치 편차가 발생할 수 있다. In addition, since the driving time is different for each transistor, the degree of deterioration may be different, and the characteristic value change between the transistors may be different from each other. Accordingly, a characteristic value deviation between the respective transistors may occur.

각 트랜지스터 간의 특성치 편차는 유기발광표시패널(110)의 휘도 불균일을 초래하여 화상 품질을 크게 떨어뜨릴 수 있다. The deviation of the characteristic values between the respective transistors may cause non-uniformity in the luminance of the organic light emitting display panel 110 , thereby significantly reducing image quality.

이와 같이, 화상 품질 저하의 요인이 되는 트랜지스터의 특성치 변화는 빛에 의해서도 발생할 수 있다. As described above, a change in the characteristic value of a transistor, which is a factor of deterioration of image quality, may also be caused by light.

가령, 외부 광이 트랜지스터(특히, 채널 영역)에 닿으면, 트랜지스터의 문턱전압이 네거티브(-) 방향으로 쉬프트(Shift) 하는 현상이 발생하여 트랜지스터 소자 특성이 나빠지게 된다. For example, when external light hits the transistor (particularly, the channel region), a phenomenon in which the threshold voltage of the transistor is shifted in the negative (-) direction occurs, thereby deteriorating transistor device characteristics.

도 4는 본 실시예들에 따른 유기발광표시장치에서, 빛에 의해 트랜지스터의 특성치가 변화하는 현상을 방지하기 위하여, 차광 패턴(LS: Light Shield)을 트랜지스터의 하부에 형성한 것을 나타낸 도면이다. FIG. 4 is a diagram illustrating that a light shielding pattern (LS) is formed under the transistor in order to prevent the characteristic value of the transistor from being changed by light in the organic light emitting diode display according to the present embodiments.

도 4를 참조하면, 소스 노드(S), 드레인 노드(D) 및 게이트 노드(G) 등으로 이루어진 트랜지스터에 빛이 조사되는 경우, 특히, 트랜지스터의 채널에 빛이 조사되는 경우, 트랜지스터의 소자 특성(예: 문턱전압 등)이 크게 변할 수 있다. Referring to FIG. 4 , when light is irradiated to a transistor including a source node (S), a drain node (D), and a gate node (G), in particular, when light is irradiated to a channel of the transistor, device characteristics of the transistor (eg, threshold voltage, etc.) can vary greatly.

이에, 트랜지스터의 영역(예: 하부)에 차광 패턴(LS)을 형성해둔다. Accordingly, the light blocking pattern LS is formed in the region (eg, the lower portion) of the transistor.

이에 따라, 차광 패턴(LS)에 의해 트랜지스터에 빛이 닿는 것을 방지해줄 수 있고, 트랜지스터의 소자 특성 변화도 방지해줄 수 있다. Accordingly, it is possible to prevent light from reaching the transistor by the light blocking pattern LS, and to prevent a change in device characteristics of the transistor.

이러한 차광 패턴(LS)은 빛이 투과되는 것을 차단할 수 있는 금속 물질로 되어 있을 수 있다. The light blocking pattern LS may be made of a metal material capable of blocking light transmission.

한편, 차광 패턴(LS)은 트랜지스터의 게이트 노드(게이트 전극)의 하부에 절연층을 사이에 두고 위치하며, 트랜지스터의 바디(B)의 역할을 수 있다. Meanwhile, the light blocking pattern LS is positioned under the gate node (gate electrode) of the transistor with an insulating layer interposed therebetween, and may serve as the body B of the transistor.

도 5는 본 실시예들에 따른 유기발광표시장치(100)에서 각 서브픽셀(SP)의 회로 영역(CA: Circuit Area)에 형성된 차광 패턴(LS)과, 차광 패턴(LS)이 형성된 서브픽셀(SP)의 등가회로이다. 5 is a diagram illustrating a light blocking pattern LS formed in a circuit area CA of each sub-pixel SP in the organic light emitting diode display 100 according to the present exemplary embodiment, and a sub-pixel having a light blocking pattern LS formed therein. It is the equivalent circuit of (SP).

도 5를 참조하면, 각 서브픽셀(SP)은 유기발광다이오드(OLED)에 의해 발광하는 발광 영역(EA: Emission Area)과 유기발광다이오드(OLED)를 구동하기 위한 회로가 형성된 회로 영역(CA)으로 이루어진다. Referring to FIG. 5 , each subpixel SP includes an emission area (EA) emitting light by an organic light emitting diode (OLED) and a circuit area (CA) in which a circuit for driving the organic light emitting diode (OLED) is formed. is made of

도 5를 참조하면, 빛에 의해 트랜지스터 특성 변화를 방지하기 위하여, 차광 패턴(LS)을 트랜지스터들(DT, T1, T2)이 위치한 회로 영역(CA)의 전면에 패터닝 할 수 있다. Referring to FIG. 5 , a light blocking pattern LS may be patterned on the entire surface of the circuit area CA in which the transistors DT, T1, and T2 are located in order to prevent a change in transistor characteristics due to light.

이 경우, 차광 패턴(LS)은 전압이 인가되지 않는 플로팅 패턴(Floating Pattern)이다. In this case, the light blocking pattern LS is a floating pattern to which no voltage is applied.

한편, 전술한 바와 같이, 차광 패턴(LS)은 각 트랜지스터(DT, T1, T2)의 바디 역할을 한다. Meanwhile, as described above, the light blocking pattern LS serves as a body of each of the transistors DT, T1, and T2.

이에 따라, 차광 패턴(LS)은 각 트랜지스터(DT, T1, T2)의 또 다른 게이트 노드(일명, 뒷문 게이트 노드(Back Gate Node)라고도 함)의 역할을 할 수 있다. 이에 따라, 각 트랜지스터(DT, T1, T2)의 문턱전압이 변하거나 원하는 동작을 하지 못하는 현상이 발생할 수 있다. 이러한 현상을 "바디 효과(Body Effect)"라고 한다. Accordingly, the light blocking pattern LS may serve as another gate node (also called a back gate node) of each of the transistors DT, T1, and T2. Accordingly, the threshold voltage of each of the transistors DT, T1, and T2 may change or a phenomenon may occur in which a desired operation is not performed. This phenomenon is called "Body Effect".

도 6은 본 실시예들에 따른 유기발광표시장치(100)에서, 구동 트랜지스터(DT)의 동작 특성을 개선하기 위해, 차광 패턴(LS)을 구동 트랜지스터(DT)의 제2 노드(N2)에 연결한 싱글 차광 패턴 구조를 나타낸 도면이다. 6 illustrates a light blocking pattern LS applied to the second node N2 of the driving transistor DT in order to improve the operating characteristics of the driving transistor DT in the organic light emitting diode display 100 according to the present exemplary embodiment. It is a diagram showing the structure of the connected single light blocking pattern.

도 6을 참조하면, 각 서브픽셀(SP)의 전체 구동 특성에 큰 영향을 끼치는 구동 트랜지스터(DT)가 바디 효과의 영향을 받지 않도록 하고, 구동 트랜지스터(DT)의 동작 특성을 개선하기 위하여, 회로 영역(CA)의 전면에 패터닝 된 차광 패턴(LS)을 구동 트랜지스터(DT)의 제2 노드(N2)에 연결할 수 있다. Referring to FIG. 6 , in order to prevent the driving transistor DT, which has a significant influence on the overall driving characteristics of each subpixel SP, from being affected by the body effect, and to improve the operating characteristics of the driving transistor DT, a circuit The light blocking pattern LS patterned on the front surface of the area CA may be connected to the second node N2 of the driving transistor DT.

이러한 차광 패턴 구조는, 구동 트랜지스터(DT)의 제2 노드(N2)에 연결되는 차광 패턴(LS)이 각 서브픽셀(SP)마다 1개씩 존재하기 때문에, "싱글 차광 패턴 구조"라고 한다. This light blocking pattern structure is referred to as a "single light blocking pattern structure" because one light blocking pattern LS connected to the second node N2 of the driving transistor DT exists for each subpixel SP.

도 7 및 도 8은 본 실시예들에 따른 유기발광표시장치(100)에서, 싱글 차광 패턴 구조에 의해 발생할 수 있는 이상 구동 현상을 설명하기 위한 도면이다. 7 and 8 are diagrams for explaining an abnormal driving phenomenon that may occur due to a single light blocking pattern structure in the organic light emitting display device 100 according to the present exemplary embodiments.

도 7 및 도 8을 참조하면, 싱글 차광 패턴 구조에 따르면, 구동 트랜지스터(DT)의 제2 노드(N2)의 전압이 바이어스 전압(BV)으로서 차광 패턴(LS)에 인가된다. 7 and 8 , according to the single blocking pattern structure, the voltage of the second node N2 of the driving transistor DT is applied to the blocking pattern LS as the bias voltage BV.

도 7에 도시된 바와 같이, 제1 트랜지스터(T1)를 턴-오프 시키기 위하여, 제1 트랜지스터(T1)의 게이트 노드에 턴-오프 레벨 전압(VGL)에 해당하는 제1 스캔신호(SCAN1)를 인가한 경우, 차광 패턴(LS)에 인가된 바이어스 전압(BV)이 제1 트랜지스터(T1)의 또 다른 게이트 전압 역할을 하여, 바디 효과가 발생할 수 있고, 이에 따라, 제1 트랜지스터(T1)가 원치 않게 턴-온 될 수도 있다. 7 , in order to turn off the first transistor T1, the first scan signal SCAN1 corresponding to the turn-off level voltage VGL is applied to the gate node of the first transistor T1. When applied, the bias voltage BV applied to the light blocking pattern LS serves as another gate voltage of the first transistor T1 , and a body effect may occur, and accordingly, the first transistor T1 It may turn-on unintentionally.

또한, 도 8에 도시된 바와 같이, 제2 트랜지스터(T2)를 턴-오프 시키기 위하여, 제2 트랜지스터(T2)의 게이트 노드에 턴-오프 레벨 전압(VGL)에 해당하는 제2 스캔신호(SCAN2)를 인가한 경우, 차광 패턴(LS)에 인가된 바이어스 전압(BV)이 제2 트랜지스터(T2)의 또 다른 게이트 전압 역할을 하여, 바디 효과가 발생할 수 있고, 이에 따라, 제2 트랜지스터(T2)가 원치 않게 턴-온 될 수도 있다. Also, as shown in FIG. 8 , in order to turn off the second transistor T2 , the second scan signal SCAN2 corresponding to the turn-off level voltage VGL at the gate node of the second transistor T2 is ) is applied, the bias voltage BV applied to the light blocking pattern LS serves as another gate voltage of the second transistor T2 , and a body effect may occur, and thus, the second transistor T2 ) may be turned on undesirably.

도 7 및 도 8에 도시된 바와 같이, 바디 효과의 영향으로 인해, 제1 트랜지스터(T1) 및/또는 제2 트랜지스터(T2)가 원치 않게 턴-온 되는 상황은, 영상 구동 시에도 발생할 수 있고, 센싱 구동 시에도 발생할 수 있다. 7 and 8 , due to the effect of the body effect, a situation in which the first transistor T1 and/or the second transistor T2 is undesirably turned on may occur even when driving an image, and , it may also occur during sensing operation.

예를 들어, 턴-오프 되어야 하는 제1 트랜지스터(T1)가 턴-온 되는 경우, 이전 라인(이전 서브픽셀 행) 또는 다음 라인(다음 서브픽셀 행)에서의 서브픽셀에 공급되는 데이터 전압이 해당 제1 트랜지스터(T1)가 있는 서브픽셀로 공급되어, 화상 이상 현상이 발생할 수 있다. 이러한 현상을 데이터 섞임 현상이라고 한다. For example, when the first transistor T1 to be turned off is turned on, the data voltage supplied to the subpixels in the previous line (previous subpixel row) or the next line (next subpixel row) corresponds to the corresponding data voltage. It is supplied to the sub-pixel in which the first transistor T1 is located, so that an image abnormality may occur. This phenomenon is called data shuffling.

다른 예를 들어, 아날로그 디지털 컨버터(Analog to Digital)과 전기적으로 연결되어 센싱 라인 역할을 하는 기준 전압 라인(RVL)과 전기적으로 연결된 제1 서브픽셀에 대하여, 구동 트랜지스터(DT)의 문턱전압을 센싱하기 위한 센싱 구동이 진행되고 있는 동안, 다른 서브픽셀 행에서 기준 전압 라인(RVL)과 함께 전기적으로 연결된 제2 서브픽셀에서 턴-오프 되어야 하는 제2 트랜지스터(T2)가 불필요하게 턴-온 되면, 불필요하게 턴-온 된 제2 트랜지스터(T2)는, 구동 트랜지스터(DT)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)으로 전달한다. As another example, the threshold voltage of the driving transistor DT is sensed with respect to the first subpixel electrically connected to the reference voltage line RVL that is electrically connected to the analog to digital converter and serves as a sensing line. If the second transistor T2 to be turned off in the second subpixel electrically connected together with the reference voltage line RVL in another subpixel row is unnecessarily turned on while sensing driving for The unnecessary turned-on second transistor T2 transfers the voltage of the second node N2 of the driving transistor DT to the reference voltage line RVL.

이로 인해, 아날로그 디지털 컨버터는 제1 서브픽셀 내 구동 트랜지스터(DT)의 제2 노드(N2)의 전압을 정확하게 센싱하지 못하여, 센싱 오류가 발생할 수 있다. 이러한 센싱 오류는 문턱전압 편차에 대한 보상값 연산에도 오류를 발생시켜 화상 이상 현상을 발생시킬 수 있다. Accordingly, the analog-to-digital converter may not accurately sense the voltage of the second node N2 of the driving transistor DT in the first sub-pixel, and thus a sensing error may occur. Such a sensing error may also cause an error in the calculation of the compensation value for the threshold voltage deviation, thereby causing an image abnormality.

따라서, 본 실시예들은, 바디 효과의 영향으로 인한 제1 트랜지스터(T1) 및/또는 제2 트랜지스터(T2)의 이상 구동 현상(불필요하게 턴-온 되는 현상)을 방지해줄 수 있는 차광 패턴 구조를 제안한다. Accordingly, the present embodiments provide a light blocking pattern structure that can prevent abnormal driving (unnecessarily turned-on phenomenon) of the first transistor T1 and/or the second transistor T2 due to the effect of the body effect. suggest

먼저, 도 9 내지 도 15를 참조하여, 더블 차광 패턴 구조를 설명한다. 이어서, 도 16 내지 도 22를 참조하여, 트리플 차광 패턴 구조를 설명한다. First, a double light blocking pattern structure will be described with reference to FIGS. 9 to 15 . Next, the triple light blocking pattern structure will be described with reference to FIGS. 16 to 22 .

더블 차광 패턴 구조는, 1 스캔 구조에 적용될 수 있는 차광 패턴 구조로서, 서로 다른 지점에 연결되는 2가지의 차광 패턴(LS_SHORT, LS_LONG)을 갖는 구조이다. The double light blocking pattern structure is a light blocking pattern structure applicable to a single scan structure, and has two light blocking patterns LS_SHORT and LS_LONG connected to different points.

트리플 차광 패턴 구조는, 2 스캔 구조에 적용될 수 있는 차광 패턴 구조로서, 서로 다른 지점에 연결되는 3가지의 차광 패턴(LS_SHORT, LS_LONG1, LS_LONG2)을 갖는 구조이다. The triple light blocking pattern structure is a light blocking pattern structure applicable to a two-scan structure, and has three light blocking patterns LS_SHORT, LS_LONG1, and LS_LONG2 connected to different points.

도 9 내지 도 11은 본 실시예들에 따른 유기발광표시장치(100)의 각 서브픽셀(SP)이 1 스캔 구조를 갖는 경우, 이상 구동 현상을 방지하기 위한 더블 차광 패턴 구조를 나타낸 도면이다. 9 to 11 are views illustrating a double light blocking pattern structure for preventing abnormal driving when each subpixel SP of the organic light emitting diode display 100 has a one-scan structure according to the present exemplary embodiments.

도 9는 더블 차광 패턴 구조가 적용된 2개의 서브픽셀(SP1, SP2)의 등가회로이고, 도 10은 2개의 서브픽셀(SP1, SP2)에서 더블 차광 패턴(LS_SHORT, LS_LONG)을 나타낸 도면이다. 그리고, 도 11은 4개의 서브픽셀(SP1, SP2, SP3, SP4)에서 더블 차광 패턴(LS_SHORT, LS_LONG)을 나타낸 도면이다. 9 is an equivalent circuit of two sub-pixels SP1 and SP2 to which a double blocking pattern structure is applied, and FIG. 10 is a diagram illustrating double blocking patterns LS_SHORT and LS_LONG in the two sub-pixels SP1 and SP2. And, FIG. 11 is a diagram illustrating double blocking patterns LS_SHORT and LS_LONG in four sub-pixels SP1, SP2, SP3, and SP4.

도 9 내지 도 11을 참조하면, 1 스캔 구조의 각 서브픽셀은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DT)와, 게이트 라인(GL)을 통해 게이트 노드에 인가된 스캔신호(SCAN)에 의해 제어되며 구동 트랜지스터(DT)의 제1 노드(N1)와 데이터 라인(DL) 사이에 전기적으로 연결된 제1 트랜지스터(T1)와, 게이트 라인(GL)을 통해 게이트 노드에 인가된 스캔신호(SCAN)에 의해 제어되며, 구동 트랜지스터(DT)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결된 제2 트랜지스터(T2)와, 구동 트랜지스터(DT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(C1)를 포함하여 구성된다. 9 to 11 , each subpixel of the one scan structure is gated through an organic light emitting diode (OLED), a driving transistor DT for driving the organic light emitting diode (OLED), and a gate line GL. The first transistor T1 controlled by the scan signal SCAN applied to the node and electrically connected between the first node N1 of the driving transistor DT and the data line DL, and the gate line GL a second transistor T2 controlled by the scan signal SCAN applied to the gate node through the second transistor T2 and electrically connected between the second node N2 of the driving transistor DT and the reference voltage line RVL; and a storage capacitor C1 electrically connected between the first node N1 and the second node N2 of the DT.

도 9 내지 도 11을 참조하면, 각 서브픽셀의 구동 트랜지스터(DT)의 영역마다 쇼트 차광 패턴(Short Light Shield Pattern, LS_SHORT)이 위치한다. 9 to 11 , a short light shield pattern (LS_SHORT) is positioned in each region of the driving transistor DT of each subpixel.

각 서브픽셀 마다 1개씩 존재하는 쇼트 차광 패턴(LS_SHORT)은 해당 구동 트랜지스터(DT)의 제2 노드(N2)와 전기적으로 연결된다. The short blocking pattern LS_SHORT, which exists one for each subpixel, is electrically connected to the second node N2 of the corresponding driving transistor DT.

이러한 쇼트 차광 패턴(LS_SHORT)은 연결 패턴(CPS)을 통해 해당 구동 트랜지스터(DT)의 제2 노드(N2)와 연결될 수 있다. The short blocking pattern LS_SHORT may be connected to the second node N2 of the corresponding driving transistor DT through the connection pattern CPS.

도 9 내지 도 11을 참조하면, 각 서브픽셀 행마다 1개의 롱 차광 패턴(Long Light Shield Pattern, LS_LONG)이 행 방향으로 위치한다. 9 to 11 , one Long Light Shield Pattern (LS_LONG) is positioned in the row direction for each subpixel row.

각 서브픽셀 행마다 1개씩 존재하는 롱 차광 패턴(LS_LONG)은 해당 서브픽셀 행에 위치한 다수의 제1 트랜지스터(T1)의 영역과 다수의 제2 트랜지스터(T2)의 영역을 지나가면서 위치한다. One long blocking pattern LS_LONG, which is present in each subpixel row, is positioned while passing through the regions of the plurality of first transistors T1 and the regions of the plurality of second transistors T2 positioned in the corresponding subpixel row.

이러한 롱 차광 패턴(LS_LONG)은 해당 서브픽셀 행에 위치한 모든 제1 트랜지스터(T1)의 게이트 노드와 모든 제2 트랜지스터(T2)의 게이트 노드에 공통으로 연결된 게이트 라인(GL)과 넌-액티브 영역(N/A)에서 전기적으로 연결될 수 있다. The long blocking pattern LS_LONG includes the gate line GL and the non-active region ( N/A) can be electrically connected.

이러한 롱 차광 패턴(LS_LONG)은 해당 서브픽셀 행에 위치한 모든 제1 트랜지스터(T1)와 모든 제2 트랜지스터(T2)의 더블 게이트 동작을 가능하게 한다. The long blocking pattern LS_LONG enables the double gate operation of all the first transistors T1 and all the second transistors T2 positioned in the corresponding sub-pixel row.

또한, 이러한 롱 차광 패턴(LS_LONG)은 연결 패턴(CPL)을 통해 게이트 라인(GL)과 넌-액티브 영역(N/A)에서 전기적으로 연결될 수 있다. Also, the long blocking pattern LS_LONG may be electrically connected to the gate line GL and the non-active region N/A through the connection pattern CPL.

전술한 더블 차광 패턴 구조에 따르면, 구동 트랜지스터(DT)의 제2 노드(N2)의 전압에 따라 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 의도치 않게 턴-온 되는 현상이 방지될 수 있다, 즉, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 바디 효과의 영향을 적게 받게 된다. 이에 따라, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 이상 구동 현상(불필요하게 턴-온 되는 현상)을 방지해줄 수 있고, 이로 인해, 화상 이상 현상이 방지되어 화상 품질이 개선될 수 있다. According to the above-described double blocking pattern structure, a phenomenon in which the first transistor T1 and the second transistor T2 are unintentionally turned on according to the voltage of the second node N2 of the driving transistor DT can be prevented. That is, the first transistor T1 and the second transistor T2 are less affected by the body effect. Accordingly, it is possible to prevent an abnormal driving phenomenon (a phenomenon in which the first transistor T1 and the second transistor T2 are turned on unnecessarily), thereby preventing an image abnormality phenomenon and improving image quality. have.

또한, 더블 게이트 동작을 위해, 롱 차광 패턴(LS_LONG)이, 각 서브픽셀에서 제1 트랜지스터(T1)의 게이트 노드와 제2 트랜지스터(T2)의 게이트 노드와 개별적으로 연결되지 않고, 게이트 라인(GL)과 넌-액티브 영역(N/A)에서 1차례만 연결됨으로써, 액티브 영역(A/A)에서 연결 구조를 형성하지 않아도 된다. 이에 따라, 유기발광표시패널(110)의 개구율을 증가시킬 수 있다. In addition, for the double gate operation, the long blocking pattern LS_LONG is not individually connected to the gate node of the first transistor T1 and the gate node of the second transistor T2 in each sub-pixel, and the gate line GL ) and the non-active area N/A are connected only once, so that it is not necessary to form a connection structure in the active area A/A. Accordingly, the aperture ratio of the organic light emitting display panel 110 may be increased.

도 12는 본 실시예들에 따른 유기발광표시장치(100)의 각 서브픽셀(SP)이 1 스캔 구조를 갖는 경우, 더블 차광 패턴 구조에서, 롱 차광 패턴(LS_LONG)을 나타낸 도면이다. 12 is a diagram illustrating a long blocking pattern LS_LONG in a double blocking pattern structure when each subpixel SP of the organic light emitting diode display 100 according to the present exemplary embodiment has a single scan structure.

도 12를 참조하면, 롱 차광 패턴(LS_LONG)은, 해당 서브픽셀 행에서 행 방향으로 연장된 라인부(L)와, 라인부(L)에서 해당 서브픽셀 행에 위치한 각 제1 트랜지스터(T1)의 영역으로 돌출된 제1 돌출부(E1)와, 라인부(L)에서 해당 서브픽셀 행에 위치한 각 제2 트랜지스터(T2)의 영역으로 돌출된 제2 돌출부(E2)로 이루어질 수 있다. Referring to FIG. 12 , the long blocking pattern LS_LONG includes a line portion L extending from the corresponding subpixel row in the row direction, and each of the first transistors T1 positioned in the corresponding subpixel row in the line portion L. It may include a first protrusion E1 protruding to the region of , and a second protrusion E2 protruding from the line portion L to the region of each second transistor T2 positioned in a corresponding sub-pixel row.

전술한 바에 따르면, 1개의 롱 차광 패턴(LS_LONG)만으로도, 서브픽셀 행에 위치한 모든 제1 트랜지스터(T1) 및 모든 제2 트랜지스터(T2)의 영역에 차광 패턴 구조를 만들어줄 수 있다. As described above, with only one long blocking pattern LS_LONG, a light blocking pattern structure may be formed in the regions of all the first transistors T1 and all of the second transistors T2 positioned in the subpixel row.

도 13은 본 실시예들에 따른 유기발광표시장치(100)의 각 서브픽셀(SP)이 1 스캔 구조를 갖는 경우, 더블 차광 패턴 구조에서, 롱 차광 패턴(LS_LONG)과 게이트 라인(GL)의 배치 구조를 나타낸 도면이다. FIG. 13 is a diagram illustrating a long blocking pattern LS_LONG and a gate line GL in a double blocking pattern structure when each subpixel SP of the organic light emitting diode display 100 according to the present exemplary embodiment has a single scan structure. It is a drawing showing the arrangement structure.

도 13을 참조하면, 유기발광표시패널(110)은 화상이 표시되는 액티브 영역(A/A: Active Area)과, 액티브 영역(A/A)의 외곽 영역에 해당하며 화상이 표시되지 않는 넌-액티브 영역(N/A: Non-Active Area)으로 이루어진다. Referring to FIG. 13 , the organic light emitting display panel 110 corresponds to an active area (A/A) in which an image is displayed, and an area outside the active area (A/A), in which an image is not displayed. It consists of an active area (N/A: Non-Active Area).

유기발광표시패널(110)에는 다수의 서브픽셀 행(SPR1, … , SPRn)이 존재한다. A plurality of sub-pixel rows SPR1, ..., SPRn exist in the organic light emitting display panel 110 .

도 13을 참조하면, 1 스캔 구조의 경우, 1개의 서브픽셀 행마다 1개의 게이트 라인(GL)이 행 방향으로 배치될 수 있다. Referring to FIG. 13 , in the case of a one-scan structure, one gate line GL may be disposed in a row direction for every one subpixel row.

또한, 1 스캔 구조의 경우, 1개의 서브픽셀 행마다 1개의 롱 차광 패턴(LS_LONG)이 행 방향으로 배치될 수 있다. In addition, in the case of a one-scan structure, one long blocking pattern LS_LONG may be disposed in a row direction for every one subpixel row.

도 13을 참조하면, 1개의 서브픽셀 행마다 배치되는 게이트 라인(GL)과 롱 차광 패턴(LS_LONG)은, 넌-액티브 영역(N/A)에서 연결 패턴(CPL)을 통해 전기적으로 연결될 수 있다. Referring to FIG. 13 , the gate line GL and the long blocking pattern LS_LONG disposed in each subpixel row may be electrically connected to each other through the connection pattern CPL in the non-active region N/A. .

롱 차광 패턴(LS_LONG)은, 도 13에 도시된 바와 같이, 게이트 라인(GL)의 일단과 연결될 수도 있고, 게이트 라인(GL)의 양단과 연결될 수도 있다. 즉, 롱 차광 패턴(LS_LONG)의 연결 지점이 1개일 수도 있고 2개일 수도 있다. As shown in FIG. 13 , the long blocking pattern LS_LONG may be connected to one end of the gate line GL or may be connected to both ends of the gate line GL. That is, there may be one connection point or two connection points of the long blocking pattern LS_LONG.

도 13을 참조하면, 롱 차광 패턴(LS_LONG)은 게이트 라인(GL)과 대응되어 위치한다. Referring to FIG. 13 , the long blocking pattern LS_LONG is positioned to correspond to the gate line GL.

일 예로, 롱 차광 패턴(LS_LONG)은 게이트 라인(GL)의 아래에 위치할 수 있다. As an example, the long blocking pattern LS_LONG may be positioned below the gate line GL.

이에 따라, 롱 차광 패턴(LS_LONG)의 형성 공간을 줄일 수 있고, 짧은 연결 패턴(CPL)을 통해 게이트 라인(GL)과 롱 차광 패턴(LS_LONG)을 쉽게 연결해줄 수 있다. Accordingly, a space for forming the long blocking pattern LS_LONG may be reduced, and the gate line GL and the long blocking pattern LS_LONG may be easily connected through the short connection pattern CPL.

도 14 및 도 15는 본 실시예들에 따른 유기발광표시장치(100)의 각 서브픽셀(SP)이 1 스캔 구조를 갖는 경우, 더블 차광 패턴 구조에서, 롱 차광 패턴(LS_LONG)과 게이트 라인(GL) 간의 연결 구조를 나타낸 도면이다. 14 and 15 show a long blocking pattern LS_LONG and a gate line ( LS_LONG ) and a gate line ( LS_LONG ) in the double blocking pattern structure when each subpixel SP of the organic light emitting diode display 100 according to the present exemplary embodiment has a 1-scan structure. It is a diagram showing the connection structure between GL).

도 14는 도 13의 A 부분의 확대도이고, 도 15는 도 14의 A'의 단면도이다. 14 is an enlarged view of part A of FIG. 13 , and FIG. 15 is a cross-sectional view taken along line A' of FIG. 14 .

도 14 및 도 15를 참조하면, 롱 차광 패턴(LS_LONG)과 게이트 라인(GL)은 넌-액티브 영역(A/A)에서 연결 패턴(CPL)을 통해 연결된다. 14 and 15 , the long blocking pattern LS_LONG and the gate line GL are connected through the connection pattern CPL in the non-active area A/A.

도 14를 참조하면, 게이트 라인(GL)에 게이트 돌출부(GE)가 넌-액티브 영역(N/A)에 위치하고, 롱 차광 패턴(LS_LONG)에 컨택 돌출부(LE)가 넌-액티브 영역(N/A)에 위치한다. Referring to FIG. 14 , the gate protrusion GE is positioned in the non-active region N/A on the gate line GL, and the contact protrusion LE is positioned in the non-active region N/A in the long blocking pattern LS_LONG. It is located in A).

도 14 및 도 15를 참조하면, 게이트 라인(GL)의 게이트 돌출부(GE)와 롱 차광 패턴(LS_LONG)의 컨택 돌출부(LE)는 연결 패턴(CPL)을 통해 전기적으로 연결될 수 있다. 14 and 15 , the gate protrusion GE of the gate line GL and the contact protrusion LE of the long blocking pattern LS_LONG may be electrically connected through the connection pattern CPL.

이러한 돌출 연결 구조를 통해, 롱 차광 패턴(LS_LONG)과 게이트 라인(GL)을 쉽게 연결시킬 수 있다. Through such a protruding connection structure, the long blocking pattern LS_LONG and the gate line GL may be easily connected.

도 15를 참조하면, 기판(1510) 상에 하부 버퍼층(1520)이 위치한다. Referring to FIG. 15 , a lower buffer layer 1520 is positioned on a substrate 1510 .

게이트 라인(GL), 즉, 게이트 라인(GL)의 게이트 돌출부(GE)는, 하부 버퍼층(1520) 위에 위치한 게이트 절연층(1530) 상에 위치한다.The gate line GL, that is, the gate protrusion GE of the gate line GL, is disposed on the gate insulating layer 1530 disposed on the lower buffer layer 1520 .

롱 차광 패턴(LS_LONG), 즉, 롱 차광 패턴(LS_LONG)의 컨택 돌출부(LE)는 하부 버퍼층(1520) 위에 위치한다. The contact protrusion LE of the long blocking pattern LS_LONG, that is, the long blocking pattern LS_LONG, is positioned on the lower buffer layer 1520 .

이러한 롱 차광 패턴(LS_LONG)의 컨택 돌출부(LE) 상에 버퍼층(1540)이 위치한다. A buffer layer 1540 is positioned on the contact protrusion LE of the long blocking pattern LS_LONG.

버퍼층(1540)과, 게이트 라인(GL)의 게이트 돌출부(GE)의 위에는 층간 절연막(1550)이 위치한다. An interlayer insulating layer 1550 is disposed on the buffer layer 1540 and the gate protrusion GE of the gate line GL.

연결 패턴(CPL)은, 층간 절연막(155)의 홀을 통해, 게이트 라인(GL)의 게이트 돌출부(GE)와 롱 차광 패턴(LS_LONG)의 컨택 돌출부(LE)를 연결시켜준다. The connection pattern CPL connects the gate protrusion GE of the gate line GL and the contact protrusion LE of the long blocking pattern LS_LONG through the hole of the interlayer insulating layer 155 .

이러한 연결 패턴(CPL) 위에 패시베이션 층(1560)이 위치한다. A passivation layer 1560 is positioned on the connection pattern CPL.

도 15를 참조하면, 연결 패턴(CPL)은, 롱 차광 패턴(LS_LONG) 및 게이트 라인(GL)와는 다른 종류의 금속일 수 있다. 일 예로, 연결 패턴(CPL)은 소스-드레인 물질일 수 있다. Referring to FIG. 15 , the connection pattern CPL may be a different type of metal from the long blocking pattern LS_LONG and the gate line GL. For example, the connection pattern CPL may be a source-drain material.

유기발광표시패널(110)에서 게이트 물질 층 상에 위치하고 전압 배선 등에 사용되는 물질 층을 그대로 활용하여, 롱 차광 패턴(LS_LONG) 및 게이트 라인(GL)을 연결시켜주기 위한 연결 패턴(CPL)을 형성할 수 있다. In the organic light emitting display panel 110 , a connection pattern CPL for connecting the long light blocking pattern LS_LONG and the gate line GL is formed by using the material layer located on the gate material layer and used for voltage wiring as it is. can do.

아래에서는, 도 16 내지 도 22를 참조하여, 2 스캔 구조에 활용될 수 있는 트리플 차광 패턴 구조를 설명한다. Hereinafter, a triple light blocking pattern structure that can be utilized in a two-scan structure will be described with reference to FIGS. 16 to 22 .

도 16 내지 도 18은 본 실시예들에 따른 유기발광표시장치(100)의 각 서브픽셀(SP)이 2 스캔 구조를 갖는 경우, 이상 구동 현상을 방지하기 위한 트리플 차광 패턴 구조를 나타낸 도면이다. 16 to 18 are diagrams illustrating a triple light blocking pattern structure for preventing abnormal driving when each sub-pixel SP of the organic light emitting diode display 100 has a 2-scan structure according to the present exemplary embodiment.

도 16은 트리플 차광 패턴 구조가 적용된 2개의 서브픽셀(SP1, SP2)의 등가회로이고, 도 17은 2개의 서브픽셀(SP1, SP2)에서 트리플 차광 패턴(LS_SHORT, LS_LONG1, LS_LONG2)을 나타낸 도면이다. 그리고, 도 18은 4개의 서브픽셀(SP1, SP2, SP3, SP4)에서 트리플 차광 패턴(LS_SHORT, LS_LONG1, LS_LONG2)을 나타낸 도면이다. 16 is an equivalent circuit of two sub-pixels SP1 and SP2 to which a triple blocking pattern structure is applied, and FIG. 17 is a diagram illustrating triple blocking patterns LS_SHORT, LS_LONG1, LS_LONG2 in the two sub-pixels SP1 and SP2. . And, FIG. 18 is a diagram illustrating triple light blocking patterns LS_SHORT, LS_LONG1, and LS_LONG2 in four sub-pixels SP1, SP2, SP3, and SP4.

도 16 내지 도 18을 참조하면, 2 스캔 구조를 갖는 각 서브픽셀은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DT)와, 제1 게이트 라인(GL1)을 통해 게이트 노드에 인가된 제1 스캔신호(SCAN1)에 의해 제어되며, 구동 트랜지스터(DT)의 제1 노드(N1)와 데이터 라인(DL) 사이에 전기적으로 연결된 제1 트랜지스터(T1)와, 제2 게이트 라인(GL2)을 통해 게이트 노드에 인가된 제2 스캔신호(SCAN2)에 의해 제어되며, 구동 트랜지스터(DT)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결된 제2 트랜지스터(T2)와, 구동 트랜지스터(DT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(C1)를 포함하여 구성된다. 16 to 18 , each subpixel having a two-scan structure includes an organic light emitting diode (OLED), a driving transistor DT for driving the organic light emitting diode (OLED), and a first gate line GL1. A first transistor T1 controlled by the first scan signal SCAN1 applied to the gate node through It is controlled by the second scan signal SCAN2 applied to the gate node through the second gate line GL2 and is electrically connected between the second node N2 of the driving transistor DT and the reference voltage line RVL. It is configured to include a second transistor T2 and a storage capacitor C1 electrically connected between the first node N1 and the second node N2 of the driving transistor DT.

도 16 내지 도 18을 참조하면, 각 서브픽셀(SP)의 구동 트랜지스터(DT)의 영역마다 쇼트 차광 패턴(LS_SHORT)이 위치한다. 16 to 18 , a short blocking pattern LS_SHORT is positioned in each region of the driving transistor DT of each subpixel SP.

각 서브픽셀 마다 1개씩 존재하는 쇼트 차광 패턴(LS_SHORT)은 해당 구동 트랜지스터(DT)의 제2 노드(N2)와 연결 패턴(CPS)을 통해 전기적으로 연결될 수 있다. The short blocking pattern LS_SHORT, which exists one for each subpixel, may be electrically connected to the second node N2 of the corresponding driving transistor DT through the connection pattern CPS.

도 16 내지 도 18을 참조하면, 각 서브픽셀 행마다, 제1 롱 차광 패턴(LS_LONG1)과 제2 롱 차광 패턴(LS_LONG2)이 행 방향으로 위치한다. 16 to 18 , in each subpixel row, a first long blocking pattern LS_LONG1 and a second long blocking pattern LS_LONG2 are positioned in the row direction.

각 서브픽셀 행마다 1개씩 존재하는 제1 롱 차광 패턴(LS_LONG1)은 해당 서브픽셀 행에 위치한 다수의 제1 트랜지스터(T1)의 영역을 지나가면서 위치한다. One first long blocking pattern LS_LONG1 in each subpixel row is positioned while passing through regions of the plurality of first transistors T1 positioned in the corresponding subpixel row.

각 서브픽셀 행마다 1개식 존재하는 제2 롱 차광 패턴(LS_LONG2)은 해당 서브픽셀 행에 위치한 다수의 제2 트랜지스터(T2)의 영역을 지나가면서 위치한다. One second long blocking pattern LS_LONG2 in each subpixel row is positioned while passing through regions of the plurality of second transistors T2 positioned in the corresponding subpixel row.

제1 롱 차광 패턴(LS_LONG1)은, 해당 서브픽셀 행에 위치한 모든 제1 트랜지스터(T1)의 게이트 노드에 연결된 제1 게이트 라인(GL1)과 넌-액티브 영역(N/A)에서, 연결 패턴(CPL1)을 통해, 전기적으로 연결될 수 있다. The first long blocking pattern LS_LONG1 is a connection pattern ( Through CPL1), it can be electrically connected.

제2 롱 차광 패턴(LS_LONG2)은 해당 서브픽셀 행에 위치한 모든 제2 트랜지스터(T2)의 게이트 노드에 연결된 제2 게이트 라인(GL2)과 넌-액티브 영역(N/A) 에서, 연결 패턴(CPL2)을 통해, 전기적으로 연결될 수 있다. The second long blocking pattern LS_LONG2 is a connection pattern CPL2 in the second gate line GL2 connected to the gate nodes of all the second transistors T2 positioned in the corresponding sub-pixel row and the non-active region N/A. ) through which it can be electrically connected.

전술한 트리플 차광 패턴 구조에 따르면, 구동 트랜지스터(DT)의 제2 노드(N2)의 전압에 따라 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 의도치 않게 턴-온 되는 현상이 방지될 수 있다, 즉, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 바디 효과의 영향을 적게 받게 된다. 이에 따라, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 이상 구동 현상(불필요하게 턴-온 되는 현상)을 방지해줄 수 있고, 이로 인해, 화상 이상 현상이 방지되어 화상 품질이 개선될 수 있다. According to the above-described triple light blocking pattern structure, a phenomenon in which the first transistor T1 and the second transistor T2 are unintentionally turned on according to the voltage of the second node N2 of the driving transistor DT can be prevented. That is, the first transistor T1 and the second transistor T2 are less affected by the body effect. Accordingly, it is possible to prevent an abnormal driving phenomenon (a phenomenon in which the first transistor T1 and the second transistor T2 are turned on unnecessarily), thereby preventing an image abnormality phenomenon and improving image quality. have.

또한, 더블 게이트 동작을 위해, 제1 롱 차광 패턴(LS_LONG1)이, 각 서브픽셀에서 제1 트랜지스터(T1)의 게이트 노드와 개별적으로 연결되지 않고, 제1 게이트 라인(GL1)과 넌-액티브 영역(N/A)에서 1차례만 연결됨으로써, 액티브 영역(A/A)에서 연결 구조를 형성하지 않아도 된다. 이에 따라, 유기발광표시패널(110)의 개구율을 증가시킬 수 있다. 이와 마찬가지로, 더블 게이트 동작을 위해, 제2 롱 차광 패턴(LS_LONG2)이, 각 서브픽셀에서 제2 트랜지스터(T2)의 게이트 노드와 개별적으로 연결되지 않고, 제2 게이트 라인(GL2)과 넌-액티브 영역(N/A)에서 1차례만 연결됨으로써, 액티브 영역(A/A)에서 연결 구조를 형성하지 않아도 된다. 이에 따라, 유기발광표시패널(110)의 개구율을 증가시킬 수 있다. In addition, for the double gate operation, the first long blocking pattern LS_LONG1 is not individually connected to the gate node of the first transistor T1 in each subpixel, but is connected to the first gate line GL1 and the non-active region Since it is connected only once in (N/A), it is not necessary to form a connection structure in the active region (A/A). Accordingly, the aperture ratio of the organic light emitting display panel 110 may be increased. Similarly, for the double gate operation, the second long blocking pattern LS_LONG2 is not individually connected to the gate node of the second transistor T2 in each subpixel, but is non-active with the second gate line GL2 Since it is connected only once in the area N/A, it is not necessary to form a connection structure in the active area A/A. Accordingly, the aperture ratio of the organic light emitting display panel 110 may be increased.

도 19는 본 실시예들에 따른 유기발광표시장치(100)의 각 서브픽셀(SP)이 2 스캔 구조를 갖는 경우, 트리플 차광 패턴 구조에서, 제1 롱 차광 패턴(LS_LONG1) 및 제2 롱 차광 패턴(LS_LONG2)을 개략화하여 나타낸 도면이다. 19 is a diagram illustrating a first long blocking pattern LS_LONG1 and a second long blocking pattern in a triple blocking pattern structure when each subpixel SP of the organic light emitting diode display 100 according to the present exemplary embodiment has a 2-scan structure. It is a diagram schematically showing the pattern LS_LONG2.

도 19을 참조하면, 제1 롱 차광 패턴(LS_LONG1)은, 해당 서브픽셀 행에서 행 방향으로 연장된 제1 라인부(L1)와, 제1 라인부(L1)에서 해당 서브픽셀 행에 위치한 각 제1 트랜지스터(T1)의 영역으로 돌출된 제1 돌출부(E1)로 이루어질 수 있다. Referring to FIG. 19 , the first long blocking pattern LS_LONG1 includes a first line portion L1 extending in a row direction from a corresponding subpixel row, and an angle positioned in the corresponding subpixel row in the first line portion L1 . It may be formed of a first protrusion E1 protruding into the region of the first transistor T1 .

제2 롱 차광 패턴(LS_LONG2)은, 해당 서브픽셀 행에서 행 방향으로 연장된 제2 라인부(L2)와, 제2 라인부(L2)에서 해당 서브픽셀 행에 위치한 각 제2 트랜지스터(T2)의 영역으로 돌출된 제2 돌출부(E2)로 이루어질 수 있다. The second long blocking pattern LS_LONG2 includes a second line portion L2 extending from the corresponding subpixel row in the row direction, and each second transistor T2 positioned in the corresponding subpixel row in the second line portion L2 . It may be formed of a second protrusion E2 protruding into the area of .

전술한 바에 따르면, 1개의 제1 롱 차광 패턴(LS_LONG1)만으로도, 서브픽셀 행에 위치한 모든 제1 트랜지스터(T1)의 영역에 차광 패턴 구조를 만들어줄 수 있고, 1개의 제2 롱 차광 패턴(LS_LONG2)만으로도, 서브픽셀 행에 위치한 모든 제2 트랜지스터(T2)의 영역에 차광 패턴 구조를 만들어줄 수 있다. As described above, with only one first long blocking pattern LS_LONG1 , a light blocking pattern structure can be formed in the regions of all the first transistors T1 positioned in the subpixel row, and one second long blocking pattern LS_LONG2 ) alone, a light blocking pattern structure may be formed in the regions of all the second transistors T2 positioned in the subpixel row.

도 20은 본 실시예들에 따른 유기발광표시장치(100)의 각 서브픽셀(SP)이 2 스캔 구조를 갖는 경우, 트리플 차광 패턴 구조에서, 제1 롱 차광 패턴(LS_LONG1) 및 제1 게이트 라인(GL1) 간의 배치 구조와, 제2 롱 차광 패턴(LS_LONG2) 및 제2 게이트 라인(GL2) 간의 배치 구조를 나타낸 도면이다. 20 shows a first long blocking pattern LS_LONG1 and a first gate line in a triple blocking pattern structure when each subpixel SP of the organic light emitting diode display 100 according to the present exemplary embodiment has a 2-scan structure. A diagram illustrating an arrangement structure between GL1 and an arrangement structure between the second long light blocking pattern LS_LONG2 and the second gate line GL2 .

도 20을 참조하면, 유기발광표시패널(110)은 화상이 표시되는 액티브 영역(A/A: Active Area)과, 액티브 영역(A/A)의 외곽 영역에 해당하며 화상이 표시되지 않는 넌-액티브 영역(N/A: Non-Active Area)으로 이루어진다. Referring to FIG. 20 , the organic light emitting display panel 110 corresponds to an active area (A/A) in which an image is displayed, and an area outside of the active area (A/A), in which an image is not displayed. It consists of an active area (N/A: Non-Active Area).

유기발광표시패널(110)에는 다수의 서브픽셀 행(SPR1, … , SPRn)이 존재한다. A plurality of sub-pixel rows SPR1, ..., SPRn exist in the organic light emitting display panel 110 .

도 20을 참조하면, 2 스캔 구조의 경우, 1개의 서브픽셀 행마다 2개의 게이트 라인(GL1, GL2)이 행 방향으로 배치될 수 있다. Referring to FIG. 20 , in the case of the two-scan structure, two gate lines GL1 and GL2 may be disposed in a row direction for each one subpixel row.

또한, 2 스캔 구조의 경우, 1개의 서브픽셀 행마다 2개의 롱 차광 패턴(LS_LONG1, LS_LONG2)이 행 방향으로 배치될 수 있다. Also, in the case of a two-scan structure, two long blocking patterns LS_LONG1 and LS_LONG2 may be arranged in a row direction for each subpixel row.

도 20을 참조하면, 1개의 서브픽셀 행마다 배치되는 제1 게이트 라인(GL1)과 제1 롱 차광 패턴(LS_LONG1)은, 넌-액티브 영역(N/A)에서 연결 패턴(CPL1)을 통해 전기적으로 연결될 수 있다. Referring to FIG. 20 , the first gate line GL1 and the first long blocking pattern LS_LONG1 disposed in each subpixel row are electrically connected through the connection pattern CPL1 in the non-active region N/A. can be connected to

1개의 서브픽셀 행마다 배치되는 제2 게이트 라인(GL2)과 제2 롱 차광 패턴(LS_LONG2)은, 넌-액티브 영역(N/A)에서 연결 패턴(CPL2)을 통해 전기적으로 연결될 수 있다. The second gate line GL2 disposed in each subpixel row and the second long blocking pattern LS_LONG2 may be electrically connected to each other through the connection pattern CPL2 in the non-active region N/A.

이러한 제1 롱 차광 패턴(LS_LONG1)은, 도 20에 도시된 바와 같이, 제1 게이트 라인(GL1)의 일단과 연결될 수도 있고, 제1 게이트 라인(GL1)의 양단과 연결될 수도 있다. 즉, 제1 롱 차광 패턴(LS_LONG1)의 연결 지점이 1개일 수도 있고 2개일 수도 있다. As shown in FIG. 20 , the first long blocking pattern LS_LONG1 may be connected to one end of the first gate line GL1 or may be connected to both ends of the first gate line GL1 . That is, there may be one connection point or two connection points of the first long blocking pattern LS_LONG1.

이러한 제2 롱 차광 패턴(LS_LONG2)은, 도 20에 도시된 바와 같이, 제2 게이트 라인(GL2)의 일단과 연결될 수도 있고, 제2 게이트 라인(GL2)의 양단과 연결될 수도 있다. 즉, 제2 롱 차광 패턴(LS_LONG2)의 연결 지점이 1개일 수도 있고 2개일 수도 있다.As shown in FIG. 20 , the second long blocking pattern LS_LONG2 may be connected to one end of the second gate line GL2 or may be connected to both ends of the second gate line GL2 . That is, there may be one connection point or two connection points of the second long blocking pattern LS_LONG2.

도 20을 참조하면, 제1 롱 차광 패턴(LS_LONG1)은 제1 게이트 라인(GL1)과 대응되어 위치하고, 제2 롱 차광 패턴(LS_LONG2)은 제2 게이트 라인(GL2)과 대응되어 위치한다.Referring to FIG. 20 , the first long blocking pattern LS_LONG1 is located to correspond to the first gate line GL1 , and the second long blocking pattern LS_LONG2 is located to correspond to the second gate line GL2 .

일 예로, 제1 롱 차광 패턴(LS_LONG1)은 제1 게이트 라인(GL1)의 아래에 위치하고, 제2 롱 차광 패턴(LS_LONG2)은 제2 게이트 라인(GL2)의 아래에 위치할 수 있다. For example, the first long blocking pattern LS_LONG1 may be located under the first gate line GL1 , and the second long blocking pattern LS_LONG2 may be located below the second gate line GL2 .

이에 따라, 각 서브픽셀 행마다 존재하는 2개의 롱 차광 패턴(LS_LONG1, LS_LONG2)의 형성 공간을 줄일 수 있고, 짧은 연결 패턴(CPL1, CPL2)을 통해 2개의 게이트 라인(GL1, GL2)과 2개의 롱 차광 패턴(LS_LONG1, LS_LONG2)을 서로 대응시켜 쉽게 연결해줄 수 있다. Accordingly, the space for forming the two long blocking patterns LS_LONG1 and LS_LONG2 existing in each sub-pixel row can be reduced, and the two gate lines GL1 and GL2 and the two gate lines GL1 and GL2 through the short connection patterns CPL1 and CPL2 You can easily connect the long blocking patterns (LS_LONG1, LS_LONG2) to each other.

도 21 및 도 22는 본 실시예들에 따른 유기발광표시장치(100)의 각 서브픽셀(SP)이 2 스캔 구조를 갖는 경우, 트리플 차광 패턴 구조에서, 제1 롱 차광 패턴(LS_LONG1) 및 제1 게이트 라인(GL1) 간의 연결 구조와, 제2 롱 차광 패턴(LS_LONG2) 및 제2 게이트 라인(GL2) 간의 연결 구조를 나타낸 도면이다.21 and 22 show a first long blocking pattern LS_LONG1 and a second blocking pattern in the triple blocking pattern structure when each subpixel SP of the organic light emitting diode display 100 according to the present embodiments has a 2-scan structure. A diagram illustrating a connection structure between the first gate line GL1 and a connection structure between the second long blocking pattern LS_LONG2 and the second gate line GL2 .

도 21은 도 20의 B 부분의 확대도이고, 도 22는 도 21의 B'의 단면도이다. FIG. 21 is an enlarged view of part B of FIG. 20 , and FIG. 22 is a cross-sectional view taken along line B' of FIG. 21 .

도 21 및 도 22를 참조하면, 제1 게이트 라인(GL1)에 제1 게이트 돌출부(GE1)가 넌-액티브 영역(N/A)에 위치하고, 제1 롱 차광 패턴(LS_LONG1)에 제1 컨택 돌출부(LE1)가 넌-액티브 영역(N/A)에 위치한다. 21 and 22 , the first gate protrusion GE1 is positioned in the non-active region N/A of the first gate line GL1 , and the first contact protrusion is positioned in the first long blocking pattern LS_LONG1 . (LE1) is located in the non-active area (N/A).

제1 게이트 돌출부(GE1)와 제1 컨택 돌출부(LE1)는 제1 연결 패턴(CPL1)을 통해 전기적으로 연결된다. The first gate protrusion GE1 and the first contact protrusion LE1 are electrically connected through the first connection pattern CPL1 .

도 21 및 도 22를 참조하면, 제2 게이트 라인(GL2)에 제2 게이트 돌출부(GE2)가 넌-액티브 영역(N/A)에 위치하고, 제2 롱 차광 패턴(LS_LONG2)에 제2 컨택 돌출부(LE2)가 넌-액티브 영역(N/A)에 위치한다. 21 and 22 , the second gate protrusion GE2 is positioned in the non-active region N/A of the second gate line GL2 , and the second contact protrusion is positioned in the second long blocking pattern LS_LONG2 . (LE2) is located in the non-active area (N/A).

제2 게이트 돌출부(GE2)와 제2 컨택 돌출부(LE2)는 제2 연결 패턴(CPL2)을 통해 전기적으로 연결된다. The second gate protrusion GE2 and the second contact protrusion LE2 are electrically connected through the second connection pattern CPL2 .

이러한 돌출 연결 구조를 통해, 제1 롱 차광 패턴(LS_LONG1)과 제1 게이트 라인(GL1)을 쉽게 연결시킬 수 있고, 제2 롱 차광 패턴(LS_LONG2)과 제2 게이트 라인(GL1)을 쉽게 연결시킬 수 있다. Through this protruding connection structure, the first long blocking pattern LS_LONG1 and the first gate line GL1 can be easily connected, and the second long blocking pattern LS_LONG2 and the second gate line GL1 can be easily connected. can

제1 연결 패턴(CPL1) 및 제2 연결 패턴(CPL2)은, 제1 롱 차광 패턴(LS_LONG1) 및 제2 롱 차광 패턴(LS_LONG2)과, 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)과 다른 종류의 금속일 수 있다. 일 예로, 제1 연결 패턴(CPL1) 및 제2 연결 패턴(CPL2)은, 소스-드레인 물질일 수 있다. The first connection pattern CPL1 and the second connection pattern CPL2 include the first long blocking pattern LS_LONG1 and the second long blocking pattern LS_LONG2 , and the first gate line GL1 and the second gate line GL2 . ) and other types of metal. For example, the first connection pattern CPL1 and the second connection pattern CPL2 may be a source-drain material.

유기발광표시패널(110)에서 게이트 물질 층 상에 위치하고 전압 배선 등에 사용되는 물질 층을 그대로 활용하여, 제1, 제2 롱 차광 패턴(LS_LONG1, LS_LONG2) 및 제1, 제2 게이트 라인(GL1, GL2)을 연결시켜주기 위한 제1, 제2 연결 패턴(CPL1, CPL2)을 형성할 수 있다. In the organic light emitting display panel 110 , the first and second long blocking patterns LS_LONG1 and LS_LONG2 and the first and second gate lines GL1, The first and second connection patterns CPL1 and CPL2 for connecting the GL2 may be formed.

이상에서 설명한 바와 같은 본 실시예들에 의하면, 서브픽셀 내 트랜지스터의 특성 변화를 줄여주어 트랜지스터의 이상 구동을 방지할 수 있는 차광 패턴 구조를 갖는 유기발광표시패널(110) 및 유기발광표시장치(100)를 제공할 수 있다.According to the present exemplary embodiments as described above, the organic light emitting display panel 110 and the organic light emitting display device 100 having a light blocking pattern structure capable of preventing abnormal driving of the transistor by reducing the characteristic change of the transistor in the sub-pixel. ) can be provided.

또한, 본 실시예들에 의하면, 서브픽셀 내 트랜지스터의 하부에 차광 패턴을 위치시켜, 트랜지스터의 특성 변화를 저감시키면서도, 트랜지스터에서 발생될 수 있는 바디 효과(Body Effect)의 영향을 줄여줄 수 있는 차광 패턴 구조를 갖는 유기발광표시패널(110) 및 유기발광표시장치(100)를 제공할 수 있다.In addition, according to the present exemplary embodiments, a light blocking pattern is placed under the transistor in the subpixel to reduce a change in characteristics of the transistor while reducing the effect of a body effect that may occur in the transistor. The organic light emitting display panel 110 and the organic light emitting display device 100 having a pattern structure may be provided.

또한, 본 실시예들에 의하면, 서브픽셀 내 트랜지스터의 종류별로 차광 패턴의 형태 및 연결 위치를 다르게 하여, 바디 효과(Body Effect)의 영향을 효과적으로 줄여주고, 이를 통해, 화상 이상 현상을 방지해줄 수 있는 차광 패턴 구조를 갖는 유기발광표시패널(110) 및 유기발광표시장치(100)를 제공할 수 있다.In addition, according to the present embodiments, the effect of the body effect can be effectively reduced by varying the shape and connection position of the light blocking pattern for each type of transistor in the subpixel, thereby preventing image abnormalities. It is possible to provide an organic light emitting display panel 110 and an organic light emitting display device 100 having a light blocking pattern structure.

또한, 본 실시예들에 의하면, 서브픽셀이 구동 트랜지스터와 동일 게이트 라인에 연결된 제1, 제2 트랜지스터를 포함하여 구성되는 경우, 구동 트랜지스터의 영역에 쇼트 차광 패턴과 제1, 제2 트랜지스터의 영역에 롱 차광 패턴(들)을 포함하는 차광 패턴 구조를 가짐으로써, 트랜지스터 종류별로 이상 구동 현상을 효과적으로 방지해줄 수 있는 유기발광표시패널(110) 및 유기발광표시장치(100)를 제공할 수 있다.Further, according to the present exemplary embodiments, when the subpixel includes the driving transistor and the first and second transistors connected to the same gate line, the short blocking pattern and the first and second transistor regions are in the region of the driving transistor. It is possible to provide the organic light emitting display panel 110 and the organic light emitting display device 100 that can effectively prevent abnormal driving for each type of transistor by having a light blocking pattern structure including the long light blocking pattern(s).

또한, 본 실시예들에 의하면, 개구율을 높일 수 있는 차광 패턴 구조를 갖는 유기발광표시패널(110) 및 유기발광표시장치(100)를 제공할 수 있다.Also, according to the present embodiments, the organic light emitting display panel 110 and the organic light emitting display device 100 having a light blocking pattern structure capable of increasing the aperture ratio can be provided.

이상에서 설명한 차광 패턴 구조는, 구동 트랜지스터(DT) 및 제1 트랜지스터(T1)와 스토리지 캐패시터(C1)로 구성된 2T1C 서브픽셀 구조에도 적용될 수 있고, 3T1C 구조 및 2T1C 구조 이외에, 다양한 서브픽셀 구조에 적용될 수 있다. The above-described light blocking pattern structure may be applied to a 2T1C subpixel structure including the driving transistor DT, the first transistor T1, and the storage capacitor C1, and may be applied to various subpixel structures in addition to the 3T1C structure and the 2T1C structure. can

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다. The above description and the accompanying drawings are merely illustrative of the technical idea of the present invention, and those of ordinary skill in the art to which the present invention pertains may combine the configuration within a range that does not depart from the essential characteristics of the present invention. , various modifications and variations such as separation, substitution and alteration will be possible. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. The protection scope of the present invention should be construed by the following claims, and all technical ideas within the equivalent range should be construed as being included in the scope of the present invention.

100: 유기발광표시장치
110: 유기발광표시패널
120: 데이터 드라이버
130: 게이트 드라이버
140: 컨트롤러100: organic light emitting display device
110: organic light emitting display panel
120: data driver
130: gate driver
140: controller

Claims (12)

다수의 데이터 라인 및 다수의 게이트 라인에 의해 정의되는 다수의 서브픽셀이 매트릭스 타입으로 배열된 유기발광표시패널;
상기 다수의 데이터 라인을 구동하는 데이터 드라이버; 및
상기 다수의 게이트 라인을 구동하는 게이트 드라이버를 포함하고,
상기 각 서브픽셀은,
유기발광다이오드와, 상기 유기발광다이오드를 구동하는 구동 트랜지스터와, 게이트 라인을 통해 게이트 노드에 인가된 스캔신호에 의해 제어되며 상기 구동 트랜지스터의 제1 노드와 데이터 라인 사이에 전기적으로 연결된 제1 트랜지스터와, 상기 게이트 라인을 통해 게이트 노드에 인가된 상기 스캔신호에 의해 제어되며 상기 구동 트랜지스터의 제2 노드와 기준 전압 라인 사이에 전기적으로 연결된 제2 트랜지스터와, 상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하여 구성되고,
상기 각 서브픽셀의 구동 트랜지스터의 영역마다 쇼트 차광 패턴이 위치하고, 상기 쇼트 차광 패턴은 해당 구동 트랜지스터의 제2 노드와 전기적으로 연결되며,
각 서브픽셀 행마다 1개의 롱 차광 패턴이 행 방향으로 위치하고, 상기 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제1 트랜지스터의 영역과 다수의 제2 트랜지스터의 영역을 지나가면서 위치하며, 상기 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제1 트랜지스터의 게이트 노드와 다수의 제2 트랜지스터의 게이트 노드에 공통으로 연결된 상기 게이트 라인과 넌-액티브 영역에서 전기적으로 연결되는 유기발광표시장치. an organic light emitting display panel in which a plurality of sub-pixels defined by a plurality of data lines and a plurality of gate lines are arranged in a matrix type;
a data driver driving the plurality of data lines; and
a gate driver driving the plurality of gate lines;
Each sub-pixel is
An organic light emitting diode, a driving transistor for driving the organic light emitting diode, a first transistor controlled by a scan signal applied to a gate node through a gate line and electrically connected between a first node of the driving transistor and a data line; , a second transistor controlled by the scan signal applied to a gate node through the gate line and electrically connected between a second node of the driving transistor and a reference voltage line, and a first node and a second node of the driving transistor and a storage capacitor electrically connected therebetween;
A short blocking pattern is positioned in each region of the driving transistor of each subpixel, and the short blocking pattern is electrically connected to a second node of the corresponding driving transistor;
One long blocking pattern is positioned in a row direction for each subpixel row, and the long blocking pattern is positioned while passing through regions of the plurality of first transistors and regions of the plurality of second transistors positioned in the corresponding subpixel row, The light-shielding pattern is electrically connected to the gate line in a non-active region commonly connected to the gate nodes of the plurality of first transistors and the gate nodes of the plurality of second transistors positioned in the corresponding sub-pixel row. 제1항에 있어서,
상기 롱 차광 패턴은,
해당 서브픽셀 행에서 행 방향으로 연장된 라인부;
상기 라인부에서 해당 서브픽셀 행에 위치한 각 제1 트랜지스터의 영역으로 돌출된 제1 돌출부; 및
상기 라인부에서 해당 서브픽셀 행에 위치한 각 제2 트랜지스터의 영역으로 돌출된 제2 돌출부를 포함하는 유기발광표시장치. According to claim 1,
The long shading pattern is
a line portion extending in a row direction from a corresponding subpixel row;
a first protrusion protruding from the line portion to a region of each first transistor positioned in a corresponding subpixel row; and
and a second protrusion protruding from the line portion to a region of each second transistor positioned in a corresponding subpixel row. 제1항에 있어서,
상기 게이트 라인에 게이트 돌출부가 넌-액티브 영역에 위치하고,
상기 롱 차광 패턴에 컨택 돌출부가 넌-액티브 영역에 위치하며,
상기 게이트 돌출부와 상기 컨택 돌출부는 연결 패턴을 통해 전기적으로 연결되는 유기발광표시장치. According to claim 1,
a gate protrusion is located in a non-active region of the gate line;
A contact protrusion is located in a non-active area of the long light blocking pattern,
The gate protrusion and the contact protrusion are electrically connected to each other through a connection pattern. 제3항에 있어서,
상기 연결 패턴은,
상기 롱 차광 패턴 및 상기 게이트 라인과 다른 종류의 금속으로 된 유기발광표시장치. 4. The method of claim 3,
The connection pattern is
an organic light emitting diode display made of a metal different from that of the long blocking pattern and the gate line. 제1항에 있어서,
상기 롱 차광 패턴은 상기 게이트 라인의 아래에 위치하는 유기발광표시장치. According to claim 1,
The long blocking pattern is positioned below the gate line. 다수의 데이터 라인;
다수의 게이트 라인; 및
상기 다수의 데이터 라인 및 상기 다수의 게이트 라인에 의해 정의되고 매트릭스 타입으로 배열된 다수의 서브픽셀을 포함하고,
상기 각 서브픽셀에는,
유기발광다이오드와, 상기 유기발광다이오드를 구동하는 구동 트랜지스터와, 게이트 라인을 통해 게이트 노드에 인가된 스캔신호에 의해 제어되며, 상기 구동 트랜지스터의 제1 노드와 데이터 라인 사이에 전기적으로 연결된 제1 트랜지스터와, 상기 게이트 라인을 통해 게이트 노드에 인가된 상기 스캔신호에 의해 제어되며, 상기 구동 트랜지스터의 제2 노드와 기준 전압 라인 사이에 전기적으로 연결된 제2 트랜지스터와, 상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터가 배치되고,
상기 각 서브픽셀의 구동 트랜지스터의 영역마다 쇼트 차광 패턴이 위치하고, 상기 쇼트 차광 패턴은 해당 구동 트랜지스터의 제2 노드와 전기적으로 연결되며,
각 서브픽셀 행마다 1개의 롱 차광 패턴이 행 방향으로 위치하고, 상기 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제1 트랜지스터의 영역과 다수의 제2 트랜지스터의 영역을 지나가면서 위치하며, 상기 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제1 트랜지스터의 게이트 노드와 다수의 제2 트랜지스터의 게이트 노드에 공통으로 연결된 상기 게이트 라인과 넌-액티브 영역에서 전기적으로 연결되는 유기발광표시패널. multiple data lines;
multiple gate lines; and
a plurality of subpixels defined by the plurality of data lines and the plurality of gate lines and arranged in a matrix type;
In each sub-pixel,
A first transistor controlled by an organic light emitting diode, a driving transistor for driving the organic light emitting diode, and a scan signal applied to a gate node through a gate line, and electrically connected between a first node of the driving transistor and a data line a second transistor controlled by the scan signal applied to a gate node through the gate line and electrically connected between a second node of the driving transistor and a reference voltage line; Electrically connected storage capacitors are placed between the 2 nodes,
A short blocking pattern is positioned in each region of the driving transistor of each subpixel, and the short blocking pattern is electrically connected to a second node of the corresponding driving transistor;
One long blocking pattern is positioned in a row direction for each subpixel row, and the long blocking pattern is positioned while passing through regions of the plurality of first transistors and regions of the plurality of second transistors positioned in the corresponding subpixel row, The light blocking pattern is electrically connected to the gate lines commonly connected to the gate nodes of the plurality of first transistors and the gate nodes of the plurality of second transistors positioned in the corresponding sub-pixel row in the non-active region. 다수의 데이터 라인 및 다수의 게이트 라인에 의해 정의되는 다수의 서브픽셀이 매트릭스 타입으로 배열된 유기발광표시패널;
상기 다수의 데이터 라인을 구동하는 데이터 드라이버; 및
상기 다수의 게이트 라인을 구동하는 게이트 드라이버를 포함하고,
상기 각 서브픽셀은,
유기발광다이오드와, 상기 유기발광다이오드를 구동하는 구동 트랜지스터와, 제1 게이트 라인을 통해 게이트 노드에 인가된 제1 스캔신호에 의해 제어되며, 상기 구동 트랜지스터의 제1 노드와 데이터 라인 사이에 전기적으로 연결된 제1 트랜지스터와, 제2 게이트 라인을 통해 게이트 노드에 인가된 제2 스캔신호에 의해 제어되며, 상기 구동 트랜지스터의 제2 노드와 기준 전압 라인 사이에 전기적으로 연결된 제2 트랜지스터와, 상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하여 구성되고,
상기 각 서브픽셀의 구동 트랜지스터의 영역마다 쇼트 차광 패턴이 위치하고, 상기 쇼트 차광 패턴은 해당 구동 트랜지스터의 제2 노드와 전기적으로 연결되며,
각 서브픽셀 행마다 제1 롱 차광 패턴과 제2 롱 차광 패턴이 행 방향으로 위치하고,
상기 제1 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제1 트랜지스터의 영역을 지나가면서 위치하며, 상기 제2 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제2 트랜지스터의 영역을 지나가면서 위치하고,
상기 제1 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제1 트랜지스터의 게이트 노드에 연결된 상기 제1 게이트 라인과 넌-액티브 영역에서 전기적으로 연결되며, 상기 제2 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제2 트랜지스터의 게이트 노드에 연결된 상기 제2 게이트 라인과 넌-액티브 영역에서 전기적으로 연결되는 유기발광표시장치.an organic light emitting display panel in which a plurality of sub-pixels defined by a plurality of data lines and a plurality of gate lines are arranged in a matrix type;
a data driver driving the plurality of data lines; and
a gate driver driving the plurality of gate lines;
Each sub-pixel is
It is controlled by an organic light emitting diode, a driving transistor for driving the organic light emitting diode, and a first scan signal applied to a gate node through a first gate line, and is electrically connected between the first node of the driving transistor and a data line. a second transistor controlled by a first transistor connected and a second scan signal applied to a gate node through a second gate line, and electrically connected between a second node of the driving transistor and a reference voltage line; and a storage capacitor electrically connected between the first node and the second node of
A short blocking pattern is positioned in each region of the driving transistor of each subpixel, and the short blocking pattern is electrically connected to a second node of the corresponding driving transistor;
The first long blocking pattern and the second long blocking pattern are positioned in the row direction for each subpixel row,
The first long blocking pattern is positioned passing through regions of a plurality of first transistors positioned in a corresponding subpixel row, and the second long shielding pattern is positioned passing through regions of a plurality of second transistors positioned in a corresponding subpixel row. ,
The first long blocking pattern is electrically connected to the first gate lines connected to gate nodes of a plurality of first transistors located in a corresponding subpixel row in a non-active region, and the second long blocking pattern is in a corresponding subpixel row An organic light emitting diode display electrically connected to the second gate line connected to the gate nodes of a plurality of second transistors located in a non-active region. 제7항에 있어서,
상기 제1 롱 차광 패턴은,
해당 서브픽셀 행에서 행 방향으로 연장된 제1 라인부; 및
상기 제1 라인부에서 해당 서브픽셀 행에 위치한 각 제1 트랜지스터의 영역으로 돌출된 제1 돌출부를 포함하고,
상기 제2 롱 차광 패턴은,
해당 서브픽셀 행에서 행 방향으로 연장된 제2 라인부; 및
상기 제2 라인부에서 해당 서브픽셀 행에 위치한 각 제2 트랜지스터의 영역으로 돌출된 제2 돌출부를 포함하는 유기발광표시장치. 8. The method of claim 7,
The first long shading pattern,
a first line portion extending in a row direction from a corresponding subpixel row; and
a first protrusion protruding from the first line portion to a region of each first transistor positioned in a corresponding subpixel row;
The second long shading pattern,
a second line portion extending in a row direction from a corresponding subpixel row; and
and a second protrusion protruding from the second line portion to a region of each second transistor positioned in a corresponding subpixel row. 제7항에 있어서,
상기 제1 게이트 라인에 제1 게이트 돌출부가 넌-액티브 영역에 위치하고, 상기 제1 롱 차광 패턴에 제1 컨택 돌출부가 넌-액티브 영역에 위치하며, 상기 제1 게이트 돌출부와 상기 제1 컨택 돌출부는 제1 연결 패턴을 통해 전기적으로 연결되고,
상기 제2 게이트 라인에 제2 게이트 돌출부가 넌-액티브 영역에 위치하고, 상기 제2 롱 차광 패턴에 제2 컨택 돌출부가 넌-액티브 영역에 위치하며, 상기 제2 게이트 돌출부와 상기 제2 컨택 돌출부는 제2 연결 패턴을 통해 전기적으로 연결되는 유기발광표시장치. 8. The method of claim 7,
A first gate protrusion is positioned in a non-active region of the first gate line, a first contact protrusion is positioned in a non-active region of the first long blocking pattern, and the first gate protrusion and the first contact protrusion are positioned in a non-active region. electrically connected through a first connection pattern,
A second gate protrusion is positioned in a non-active region of the second gate line, a second contact protrusion is positioned in a non-active region of the second long blocking pattern, and the second gate protrusion and the second contact protrusion are positioned in a non-active region. An organic light emitting display device electrically connected through a second connection pattern. 제9항에 있어서,
상기 제1 연결 패턴 및 상기 제2 연결 패턴은,
상기 제1 롱 차광 패턴 및 상기 제2 롱 차광 패턴과, 상기 제1 게이트 라인 및 상기 제2 게이트 라인과 다른 종류의 금속으로 된 유기발광표시장치. 10. The method of claim 9,
The first connection pattern and the second connection pattern,
The organic light emitting display device includes the first long blocking pattern and the second long blocking pattern, and a metal different from that of the first gate line and the second gate line. 제7항에 있어서,
상기 제1 롱 차광 패턴은 상기 제1 게이트 라인의 아래에 위치하고,
상기 제2 롱 차광 패턴은 상기 제2 게이트 라인의 아래에 위치하는 유기발광표시장치. 8. The method of claim 7,
the first long blocking pattern is positioned under the first gate line;
The second long blocking pattern is positioned below the second gate line. 다수의 데이터 라인;
다수의 게이트 라인; 및
상기 다수의 데이터 라인 및 상기 다수의 게이트 라인에 의해 정의되고 매트릭스 타입으로 배열된 다수의 서브픽셀을 포함하고,
상기 각 서브픽셀에는,
유기발광다이오드와, 상기 유기발광다이오드를 구동하는 구동 트랜지스터와, 제1 게이트 라인을 통해 게이트 노드에 인가된 제1 스캔신호에 의해 제어되며, 상기 구동 트랜지스터의 제1 노드와 데이터 라인 사이에 전기적으로 연결된 제1 트랜지스터와, 제2 게이트 라인을 통해 게이트 노드에 인가된 제2 스캔신호에 의해 제어되며, 상기 구동 트랜지스터의 제2 노드와 기준 전압 라인 사이에 전기적으로 연결된 제2 트랜지스터와, 상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터가 배치되고,
상기 각 서브픽셀의 구동 트랜지스터의 영역마다 쇼트 차광 패턴이 위치하고, 상기 쇼트 차광 패턴은 해당 구동 트랜지스터의 제2 노드와 전기적으로 연결되며,
각 서브픽셀 행마다 제1 롱 차광 패턴과 제2 롱 차광 패턴이 행 방향으로 위치하고,
상기 제1 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제1 트랜지스터의 영역을 지나가면서 위치하며, 상기 제2 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제2 트랜지스터의 영역을 지나가면서 위치하고,
상기 제1 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제1 트랜지스터의 게이트 노드에 연결된 상기 제1 게이트 라인과 넌-액티브 영역에서 전기적으로 연결되며, 상기 제2 롱 차광 패턴은 해당 서브픽셀 행에 위치한 다수의 제2 트랜지스터의 게이트 노드에 연결된 상기 제2 게이트 라인과 넌-액티브 영역에서 전기적으로 연결되는 유기발광표시패널. multiple data lines;
multiple gate lines; and
a plurality of subpixels defined by the plurality of data lines and the plurality of gate lines and arranged in a matrix type;
In each sub-pixel,
It is controlled by an organic light emitting diode, a driving transistor for driving the organic light emitting diode, and a first scan signal applied to a gate node through a first gate line, and is electrically connected between the first node of the driving transistor and a data line. a second transistor controlled by a first transistor connected and a second scan signal applied to a gate node through a second gate line, and electrically connected between a second node of the driving transistor and a reference voltage line; A storage capacitor electrically connected between the first node and the second node of the
A short blocking pattern is positioned in each region of the driving transistor of each subpixel, and the short blocking pattern is electrically connected to a second node of the corresponding driving transistor;
The first long blocking pattern and the second long blocking pattern are positioned in the row direction for each subpixel row,
The first long blocking pattern is positioned passing through regions of a plurality of first transistors positioned in a corresponding subpixel row, and the second long shielding pattern is positioned passing through regions of a plurality of second transistors positioned in a corresponding subpixel row. ,
The first long blocking pattern is electrically connected to the first gate lines connected to gate nodes of a plurality of first transistors located in a corresponding subpixel row in a non-active region, and the second long blocking pattern is in a corresponding subpixel row An organic light emitting diode display panel electrically connected to the second gate line connected to the gate nodes of the plurality of second transistors located in a non-active region.
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